JP2008058200A - 半導体集積回路装置 - Google Patents

Abstract

【課題】 専用の試験装置を用いなくとも小振幅・高速動作の入出力部の実動作速度テストが可能な半導体集積回路装置を提供する。
【解決手段】 半導体集積回路装置１００は、小振幅・高速動作の出力バッファ１と、小振幅・高速動作の入力バッファ２と、出力バッファ１の出力端子と入力バッファ２の入力端子との間を接続する入出力接続回路３と、を有する。入出力接続回路３は、出力バッファ１の出力端子と入力バッファ２の入力端子との間に設けられたアナログスイッチ３１と、アナログスイッチ３１の導通を制御するスイッチ制御端子３２と、を備える。
【選択図】 図１

Description

本発明は、半導体集積回路装置に関し、特に小振幅・高速動作の入出力端子を備える半導体集積回路装置に関する。

近年、高速信号伝送の要求の高まりに応じて、ＬＶＤＳ（Low Voltage Differential Signaling）などの小振幅・高速伝送規格の入出力端子を備えたＬＳＩが開発されている。このような小振幅・高速動作の入出力端子を備えたＬＳＩの開発に当たっては、動作速度保証のために、小振幅・高速での入出力動作について、製造段階での実動作速度テストを要求されることが多い。

しかし、小振幅・高速動作の入出力端子の実動作速度での信号をＬＳＩテスターで直接測定することは、ＬＳＩテスターの負荷容量が大きいことなどから極めて困難である。

そこで、高速入出力装置を備えた半導体集積回路装置の外部出力端子と外部入力端子とを伝送線路で接続するループバック・パスを設けたロード・ボードを備えた試験装置が提案されている（例えば、特許文献１参照。）。この試験装置では、試験装置に搭載された半導体集積回路の外部出力端子の出力が外部入力端子へループバックされ、高速入出力装置の実動作速度での動作が半導体集積回路装置の内部で試験される。そして、その試験結果をＬＳＩテスターで検証することにより、ＬＳＩテスターによる実動作速度でのテストを可能にしている。

しかし、上述の方式では、半導体集積回路装置ごとに、その高速入出力端子位置にループバック・パスの位置を合わせたロード・ボードを用意する必要があり、半導体集積回路装置のテストコストが増大するという問題があった。
特開２００３−１６７０３４号公報 （第４ページ、図１）

そこで、本発明の目的は、専用の試験装置を用いなくとも小振幅・高速動作の入出力部の実動作速度テストが可能な半導体集積回路装置を提供することにある。

本発明の一態様によれば、小振幅・高速動作の出力バッファと、小振幅・高速動作の入力バッファと、テスト時の前記出力バッファの出力端子と前記入力バッファの入力端子との間を接続する入出力接続回路とを有することを特徴とする半導体集積回路装置が提供される。

また、本発明の別の一態様によれば、小振幅・高速動作の出力バッファと、小振幅・高速動作の入力バッファと、前記出力バッファの出力端子が接続される第１のパッドと、前記入力バッファの入力端子が接続される第２のパッドと、テスト時の前記第１のパッドと前記第２のパッドとの間を接続する入出力接続回路とを有することを特徴とする半導体集積回路装置が提供される。

本発明によれば、実動作速度でのテスト時に小振幅・高速動作の入出力間を直結する入出力接続回路を半導体集積回路に内蔵するので、専用の試験装置を用いることなく、小振幅・高速動作の入出力の実動作速度でのテストを行うことができる。専用の試験装置を用いる必要がないため、半導体集積回路装置のテストコストの増加を防止することができる。

以下、本発明の実施例を図面を参照して説明する。なお、以下の図では、表記の煩雑さを避けるために、出力バッファおよび入力バッファをシングルエンド型として表す。ＬＶＤＳなどの差動伝送型の場合は、２本の差動伝送線のそれぞれについて、以下に示す図と同様の構成をとるものとする。

図１は、本発明の実施例１に係る半導体集積回路装置の構成の概念を示すブロック図である。

本実施例の半導体集積回路装置１００は、小振幅・高速動作の出力バッファ１と、小振幅・高速動作の入力バッファ２と、出力バッファ１の出力端子と入力バッファ２の入力端子との間を接続する入出力接続回路３と、を有する。

入出力接続回路３は、出力バッファ１の出力端子と入力バッファ２の入力端子との間に設けられたアナログスイッチ３１と、アナログスイッチ３１の導通を制御するスイッチ制御端子３２と、を備える。

小振幅・高速動作の出力バッファ１および入力バッファ２は、通常振幅の信号レベルで動作するロジック回路との間で信号レベルの変換を行うため、一般に、半導体集積回路装置１００内のアナログ回路領域に配置される。

そこで、本実施例では、入出力接続回路３を、このアナログ回路領域内、もしくはその近傍に配置する。

出力バッファ１および入力バッファ２の実動作速度でのテストを行うときは、スイッチ制御端子３２の制御によりアナログスイッチ３１を導通させ、出力バッファ１の出力が入力バッファ１の入力となるようにする。

図２は、小振幅・高速動作の入出力バッファの実動作速度のテストを行うときの本実施例の半導体集積回路装置とＬＳＩテスターとの接続関係の例を示す図である。

ＬＳＩテスター１０００を用いて、半導体集積回路装置１００に含まれる小振幅・高速動作の出力バッファ１および小振幅・高速動作の入力バッファ２の実動作速度のテストを行うときは、まず、ＬＳＩテスター１０００からスイッチ制御端子３２へスイッチ制御信号を送り、アナログスイッチ３１を導通させる。

続いて、ＬＳＩテスター１０００は、半導体集積回路装置１００の内部回路１１０を介して出力バッファ１へテストデータを送る。このとき、ＬＳＩテスター１０００から内部回路１１０へのデータの入力は通常振幅で行われる。

出力バッファ１は、ＬＳＩテスター１０００から入力されたテストデータを小振幅の出力信号に変換し、実動作速度で出力する。この出力バッファ１から出力された信号は、アナログスイッチ３１が導通しているので、そのまま入力バッファ２へ入力される。

入力バッファ２は、入力された小振幅の信号を通常振幅の信号へ変換し、内部回路１１０へ出力する。

内部回路１１０は、入力バッファ２から入力されたデータをＬＳＩテスター１０００へ出力する。このとき、内部回路１１０からＬＳＩテスター１０００へのデータの出力は通常振幅で行われる。

ＬＳＩテスター１０００は、内部回路１１０から出力されたデータを期待値と比較する。その結果、期待値と一致していれば、出力バッファ１および入力バッファ２は、正常に動作していると判定される。

このような本実施例によれば、小振幅・高速動作の入出力バッファの実動作速度のテストを行うときに、小振幅・高速動作の入出力バッファをＬＳＩテスターと直接、接続する必要がない。そのため、ＬＳＩテスター接続による波形のひずみなどの影響を避けることができ、小振幅・高速動作の入出力バッファの実動作速度のテストを安定して行うことができる。その結果、テスト時間も短縮することができる。

また、小振幅・高速動作の入出力バッファの実動作速度テスト専用の試験装置が必要ないため、テストコストの増加を防止することができる。

図３は、本発明の実施例２に係る半導体集積回路装置の構成の概念を示すブロック図である。

本実施例の半導体集積回路装置２００は、小振幅・高速動作の出力バッファ１と、小振幅・高速動作の入力バッファ２と、出力バッファ１の出力端子が接続されるパッド１０と、入力バッファ２の入力端子が接続されるパッド２０と、パッド１０とパッド２０との間を接続する入出力接続回路３と、を有する。

入出力接続回路３は、パッド１０とパッド２０との間に設けられたアナログスイッチ３１と、アナログスイッチ３１の導通を制御するスイッチ制御端子３２と、を備える。

実施例１と同様、本実施例においても、出力バッファ１および入力バッファ２の実動作速度でのテストを行うときは、スイッチ制御端子３２の制御によりアナログスイッチ３１を導通させ、出力バッファ１の出力が入力バッファ２の入力となるようにする。

本実施例における小振幅・高速動作の入出力バッファの実動作速度のテストの方法は、実施例１と同じであるので、ここではその説明を省略する。

本実施例が実施例１と異なる点は、入出力接続回路３を、パッド１０およびパッド２０の近傍に配置する点である。一般的に、半導体集積回路装置２００のチップレイアウト上、パッドが配置されるチップ周辺領域は、チップ内部のアナログ回路領域等に比べて、スペースに余裕を取り易い。そこで、本実施例では、入出力接続回路３をスペースに余裕を取り易いチップ周辺領域に配置するようにしたものである。

このような本実施例によれば、小振幅・高速動作の入出力バッファ間接続用の入出力接続回路をスペースに余裕を取り易いチップ周辺領域に配置するので、半導体集積回路装置のチップレイアウトの最適化が図れるとともに、レイアウトを容易に行うことができる。

図４は、本発明の実施例３に係る半導体集積回路装置の構成の概念を示すブロック図である。

本実施例の半導体集積回路装置３００は、実施例１の半導体集積回路装置１００の入出力接続回路３を入出力接続回路４に置換したものである。

入出力接続回路４は、一端が出力バッファ１の出力端子に接続されたフューズ４１と、一端が入力バッファ２の入力端子に接続されたフューズ４２と、フューズ４１の他端とフューズ４１の他端とを接続する配線４３と、を備える。

この入出力接続回路４により、半導体集積回路装置３００を搭載したウェーハが製造された段階では、出力バッファ１と入力バッファ２とは接続されている。

そこで、半導体集積回路装置３００を搭載したウェーハのテスト時に、小振幅・高速動作の入出力バッファの実動作速度のテストを最初に行うようにする。

本実施例における小振幅・高速動作の入出力バッファの実動作速度のテストの方法は、実施例１で説明したテスト方法からアナログスイッチ３１を導通させる手順を除いたものとなる。したがって、ここではその詳細な説明を省略する。

小振幅・高速動作の入出力バッファの実動作速度のテスト終了後、小振幅・高速動作の入出力バッファの正常動作が確認されたチップについては、フューズ４１およびフューズ４２の切断を行う。このフューズの切断には、従来の手法であるレーザなどを用いる。

図５に、フューズ４１およびフューズ４２を切断した後の半導体集積回路装置３００の状態を示す。

フューズ４１およびフューズ４２の切断により、出力バッファ１と入力バッファ２とは分離される。したがって、これ以降、半導体集積回路装置３００に対する通常のテストが可能となる。

なお、フューズの切断は、フューズ４１あるいはフューズ４２のいずれか一方を切断するだけでもよいが、精密な動作を要求される小振幅・高速動作の入出力バッファに余分な負荷を残さないためには、両方のフューズを切断する方が望ましい。

このような本実施例によれば、小振幅・高速動作の入出力バッファの実動作速度テストのための入出力バッファ間の接続をフューズで行うため、チップレイアウト上、アナログスイッチを用いるよりも少ない面積で入出力バッファ間を接続することができる。

図６は、本発明の実施例４に係る半導体集積回路装置の構成の概念を示すブロック図である。

本実施例の半導体集積回路装置４００は、実施例２の半導体集積回路装置２００の入出力接続回路３を入出力接続回路４に置換したものである。

入出力接続回路４は、一端がパッド１０に接続されたフューズ４１と、一端がパッド２０に接続されたフューズ４２と、フューズ４１の他端とフューズ４１の他端とを接続する配線４３と、を備える。

この入出力接続回路４により、半導体集積回路装置４００を搭載したウェーハが製造された段階では、出力バッファ１と入力バッファ２とは接続されている。

そこで、本実施例においても、実施例３と同様、半導体集積回路装置４００を搭載したウェーハのテスト時に、小振幅・高速動作の入出力バッファの実動作速度のテストを最初に行うようにする。

そして、小振幅・高速動作の入出力バッファの実動作速度のテスト終了後、小振幅・高速動作の入出力バッファの正常動作が確認されたチップについては、実施例３と同様、フューズ４１およびフューズ４２の切断を行う。

このとき、本実施例のフューズ４１およびフューズ４２は、チップの周辺部に置かれているため、その周囲にスペースがあることが多い。フューズの周囲にスペースが少ない場合、周囲を誤切断する可能性もあり、フューズの切断面積を十分に取れないことがあり、フューズの切断不良を起こす可能性が高くなる。それに対して、フューズの周囲にスペースの余裕がある場合、フューズの切断面積を十分に取ることができ、フューズ切断の信頼性が向上する。

このような本実施例によれば、小振幅・高速動作の入出力バッファ間を接続するフューズをチップの周辺部に配置するためフューズの周囲に余裕を取り易く、フューズ切断の信頼性を向上させることができ、フューズ切断に伴う不良の発生を低減させることができる。

本発明の実施例１に係る半導体集積回路装置の構成の概念を示すブロック図。 実施例１の半導体集積回路装置のテストを説明するための図。 本発明の実施例２に係る半導体集積回路装置の構成の概念を示すブロック図。 本発明の実施例３に係る半導体集積回路装置の構成の概念を示すブロック図。 実施例３の半導体集積回路装置のフューズ切断後の様子を示す図。 本発明の実施例４に係る半導体集積回路装置の構成の概念を示すブロック図。

符号の説明

１ 出力バッファ
２ 入力バッファ
３、４ 入出力接続回路
１０、２０ パッド
３１ アナログスイッチ
３２ スイッチ制御端子
４１、４２ フューズ
４３ 配線
１００、２００、３００、４００ 半導体集積回路装置

Claims (5)

1. 小振幅・高速動作の出力バッファと、
   小振幅・高速動作の入力バッファと、
   テスト時の前記出力バッファの出力端子と前記入力バッファの入力端子との間を接続する入出力接続回路と
   を有することを特徴とする半導体集積回路装置。
2. 小振幅・高速動作の出力バッファと、
   小振幅・高速動作の入力バッファと、
   前記出力バッファの出力端子が接続される第１のパッドと、
   前記入力バッファの入力端子が接続される第２のパッドと、
   テスト時の前記第１のパッドと前記第２のパッドとの間を接続する入出力接続回路と
   を有することを特徴とする半導体集積回路装置。
3. 前記入出力接続回路が、
   アナログスイッチと、
   テスト時に前記アナログスイッチを導通させるように前記アナログスイッチの導通を制御するスイッチ制御端子と
   を備えることを特徴とする請求項１または２に記載の半導体集積回路装置。
4. 前記入出力接続回路が、フューズを備えることを特徴とする請求項１または２に記載の半導体集積回路装置。
5. 前記フューズが、テスト終了後に切断されることを特徴とする請求項４に記載の半導体集積回路装置。

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