JP4424206B2 - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
JP4424206B2
JP4424206B2 JP2005000902A JP2005000902A JP4424206B2 JP 4424206 B2 JP4424206 B2 JP 4424206B2 JP 2005000902 A JP2005000902 A JP 2005000902A JP 2005000902 A JP2005000902 A JP 2005000902A JP 4424206 B2 JP4424206 B2 JP 4424206B2
Authority
JP
Japan
Prior art keywords
lsi chip
sub
main
semiconductor device
chip
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2005000902A
Other languages
English (en)
Other versions
JP2006190781A (ja
Inventor
哲也 奥住
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NEC Corp filed Critical NEC Corp
Priority to JP2005000902A priority Critical patent/JP4424206B2/ja
Publication of JP2006190781A publication Critical patent/JP2006190781A/ja
Application granted granted Critical
Publication of JP4424206B2 publication Critical patent/JP4424206B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item

Landscapes

  • Semiconductor Integrated Circuits (AREA)

Description

本発明は、メインＬＳＩチップおよびサブＬＳＩチップからなる複数のＬＳＩチップが搭載された半導体装置に関する。
従来、メインＬＳＩチップおよびサブＬＳＩチップを１つのパッケージに入れ、これらのメインＬＳＩチップとサブＬＳＩチップ間の接続／切断を行って機能検査を行えるようにした半導体装置がある（例えば、特許文献１参照）。
特開２００３−４８０８号公報
しかしながら、上記のような従来の半導体装置では、複数のＬＳＩチップをパッケージングした後に、サブＬＳＩチップだけが故障した場合、故障したサブＬＳＩチップだけを取り替えることはできないため、メインＬＳＩチップが良品であっても、半導体装置としては不良品として扱われている。
本発明によれば、
切替スイッチが内蔵されたメインＬＳＩチップと、複数のサブＬＳＩチップとを備え、
前記サブＬＳＩチップの端子が前記メインＬＳＩチップに接続され、
前記サブＬＳＩチップへの入力信号および前記サブＬＳＩチップからの出力信号は前記メインＬＳＩチップを介して送られ、前記メインＬＳＩチップの切替スイッチにより、これらの信号の経路を制御するようにし、
前記メインＬＳＩチップに内蔵されたモニタにより前記サブＬＳＩチップの端子の電流値または電圧値を監視し、前記電流値または前記電圧値に異常があったとき、当該サブＬＳＩチップを不良と判断し、
前記メインＬＳＩチップは、前記サブＬＳＩチップのいずれかに動作不良が生じたとき、前記切替スイッチによる信号の経路の切り替えにより、当該サブＬＳＩチップの端子に接続している前記メインＬＳＩチップの端子を無効として当該サブＬＳＩチップを休止状態にし、他のサブＬＳＩチップが有効となるように前記他のサブＬＳＩチップの端子に接続している前記メインＬＳＩチップの端子を制御することを特徴とする半導体装置
が提供される。
本発明の半導体装置においては、複数のＬＳＩチップをパッケージングした後に、１つのサブＬＳＩチップが故障した場合、メインＬＳＩチップがこれを検出し、切替スイッチにより他の正常なサブＬＳＩチップに切替えることにより、正常な半導体装置として扱うことが可能となる。
以下、本発明の実施形態について、図面を用いて説明する。
図１は、本発明の実施形態に係わる半導体装置の回路構成図である。
本発明の実施形態による半導体装置は、切替スイッチ２が内蔵されたメインＬＳＩチップＡと、複数のサブＬＳＩチップＢ１、Ｂ２とを備えている。サブＬＳＩチップＢ１、Ｂ２のすべての端子は前記メインＬＳＩチップＡに接続されている。サブＬＳＩチップＢ１、Ｂ２への入力信号およびサブＬＳＩチップＢ１、Ｂ２からの出力信号は、メインＬＳＩチップＡを介して送られ、メインＬＳＩチップＡの切替スイッチ２により、これらの信号の経路を制御するように構成されている。
図１に示すように、半導体装置は、メインＬＳＩチップＡと、２個のサブＬＳＩチップＢ１，Ｂ２とがパッケージ１に収容されたものである。メインＬＳＩチップＡには、トランジスタによる切替スイッチ２およびモニタ３が内蔵されている。この半導体装置の入出力端子として１ｐｉｎ〜９ｐｉｎが設けられ、それぞれがメインＬＳＩチップＡの入力端子ｉｎ１、ｉｎ２、ｉｎ４、ｉｎ５および出力端子ｏｕｔ３、ｏｕｔ４、ｏｕｔ６〜ｏｕｔ８と接続されている。２個のサブＬＳＩチップＢ１とＢ２は、完全な同一回路構成のものであっても、あるいは機能の異なるものでもよい。
メインＬＳＩチップＡには、出力端子ｏｕｔおよび入力端子ｉｎが設けられ、メインＬＳＩチップＡのｏｕｔ端子はサブＬＳＩチップＢ１、Ｂ２のｉｎ端子と、メインＬＳＩチップＡのｉｎ端子はサブＬＳＩチップＢ１、Ｂ２のｏｕｔ端子とそれぞれ接続されている。すなわち、サブＬＳＩチップＢ１、Ｂ２の全ての端子は、メインＬＳＩチップＡと接続されており、以下のように、その入出力信号の経路は、メインＬＳＩチップＡの制御により任意に制御可能となっている。
２つのサブＬＳＩチップＢ１、Ｂ２が同一回路構成である場合は、以下のように、動作不良のサブＬＳＩチップを無効とし、正常なサブＬＳＩチップに切替える操作を行う。メインＬＳＩチップＡのモニタ３はサブＬＳＩチップＢ１、Ｂ２を監視している。いま、検査・テストモードの指定時、あるいは通電開始時等任意のタイミングで、メインＬＳＩチップＡのモニタ３が、例えば、サブＬＳＩチップＢ２の動作不良を検出したとすると、サブＬＳＩチップＢ２を無効とし、メインＬＳＩチップＡとサブＬＳＩチップＢ１を使用して動作させる。その場合は、サブＬＳＩチップＢ１を有効とする信号端子であるｉｎ７が有効となるようにメインＬＳＩチップＡのｏｕｔ１７端子を制御し、反対にｏｕｔ２７端子を無効することにより、サブＬＳＩチップＢ２を休止状態にするように、切替スイッチ２により切替えを行う。
同様に、メインＬＳＩチップＡのｏｕｔ１１、ｉｎ１２、ｏｕｔ１３、ｉｎ１４、ｏｕｔ１５、ｉｎ１６端子も有効となるようにし、ｏｕｔ２１、ｉｎ２２、ｏｕｔ２３、ｉｎ２４、ｏｕｔ２５、ｉｎ２６端子は無効となるようにメインＬＳＩチップＡが制御を行う。
また、サブＬＳＩチップＢ１を無効、サブＬＳＩチップＢ２を有効とする場合は、ｏｕｔ１１、ｏｕｔ１７、ｉｎ１２、ｏｕｔ１３、ｉｎ１４、ｏｕｔ１５、ｉｎ１６端子を無効とし、ｏｕｔ２１、ｏｕｔ２７、ｉｎ２２、ｏｕｔ２３、ｉｎ２４、ｏｕｔ２５、ｉｎ２６端子を有効とする。
なお、モニタ３は、例えばサブＬＳＩチップＢ１、Ｂ２の各入出力端子の電流値または電圧値を監視し、これらの値に異常があったとき、当該サブＬＳＩチップを不良と判断するものである。切替スイッチ２は、モニタ３の判定に基いて、サブＬＳＩチップＢ１からＢ２、またはその逆に信号経路を切替える、トランジスタによるスイッチング回路により構成されている。
以上のように、サブＬＳＩチップＢ１が動作不良となった場合は、メインＬＳＩチップＡのモニタ３の判断により、自動的にサブＬＳＩチップＢ２の信号経路が働くように制御し、また逆にサブＬＳＩチップＢ２が不良となった場合は、モニタ３の判断により、自動的にサブＬＳＩチップＢ１の信号経路が働くように切替制御することにより、１つのサブＬＳＩチップが故障しても正常な経路に切替えて、全体として正常な半導体装置として作動させることが可能となる。
動作不良の検出は、図示の実施形態のように、メインＬＳＩチップＡに内蔵のモニタ３による方法のほか、メインＬＳＩチップＡの外部に設けられた外部モニタ（図示せず）により監視する方法でもよい。この場合は、内蔵のモニタ３はなくてもよい。
サブＬＳＩチップＢ１およびサブＬＳＩチップＢ２は、上記のように完全な同一回路構成のものでもよいが、異なる機能を備えた構成でもよい。同一構成の場合は、上記のように、一方のサブＬＳＩチップＢ１（またはＢ２）が動作不良の際、他方のサブＬＳＩチップＢ２(またはＢ１)に切替スイッチ２により切替えることにより、正常な半導体装置として扱うことができる。
サブＬＳＩチップＢ１およびＢ２が異なる機能を持つ場合は、いずれかに切替えることにより、半導体装置としての機能変更をすることが可能となる。この場合は、メインＬＳＩチップＡに接続されている外部回路からの切替信号により所望のサブＬＳＩチップに切替えることができる。
図２は、本発明の第２実施形態を示す回路構成図、図３は、側面図である。
同図に示すように、メインＬＳＩチップＡの上面にサブＬＳＩチップＢ１およびサブＬＳＩチップＢ２を並べて搭載し、メインＬＳＩチップＡとサブＬＳＩチップＢ１およびサブＬＳＩチップＢ２をバンプパッド４で接続し、かつ、メインＬＳＩチップＡと外部端子５をボンディングワイヤ６により接続し、パッケージ１に収容したものである。このように構成することにより、パッケージ１のサイズを大きくすることなく、サブＬＳＩチップＢ１、Ｂ２の複数搭載が可能となる。
上記各実施形態では、２つのサブＬＳＩチップＢ１、Ｂ２で構成した例を示したが、任意の複数のサブＬＳＩチップで構成することも可能であり、その場合も、サブＬＳＩチップは同一回路構成のもの、あるいは機能の異なるものが使用できる。
第１実施形態に係る半導体装置の回路構成図である。 第２実施形態に係る半導体装置の回路構成図である。 第２実施形態に係る半導体装置の側面図である。
符号の説明
１ パッケージ
２ 切替スイッチ
３ モニタ
４ バンプパッド
５ 外部端子
６ ボンディングワイヤ
Ａ メインＬＳＩチップ
Ｂ１ サブＬＳＩチップ
Ｂ２ サブＬＳＩチップ

Claims (3)

  1. 切替スイッチが内蔵されたメインＬＳＩチップと、複数のサブＬＳＩチップとを備え、
    前記サブＬＳＩチップの端子が前記メインＬＳＩチップに接続され、
    前記サブＬＳＩチップへの入力信号および前記サブＬＳＩチップからの出力信号は前記メインＬＳＩチップを介して送られ、前記メインＬＳＩチップの切替スイッチにより、これらの信号の経路を制御するようにし、
    前記メインＬＳＩチップに内蔵されたモニタにより前記サブＬＳＩチップの端子の電流値または電圧値を監視し、前記電流値または前記電圧値に異常があったとき、当該サブＬＳＩチップを不良と判断し、
    前記メインＬＳＩチップは、前記サブＬＳＩチップのいずれかに動作不良が生じたとき、前記切替スイッチによる信号の経路の切り替えにより、当該サブＬＳＩチップの端子に接続している前記メインＬＳＩチップの端子を無効として当該サブＬＳＩチップを休止状態にし、他のサブＬＳＩチップが有効となるように前記他のサブＬＳＩチップの端子に接続している前記メインＬＳＩチップの端子を制御することを特徴とする半導体装置。
  2. 請求項１記載の半導体装置において、
    前記サブＬＳＩチップのすべての端子が前記メインＬＳＩチップに接続されていることを特徴とする半導体装置。
  3. 請求項１に記載の半導体装置において、
    前記複数のサブＬＳＩチップは機能の異なる回路構成であり、前記切替スイッチにより前記メインＬＳＩチップと前記サブＬＳＩチップの組み合わせを変更することにより、異なる機能に設定可能としたことを特徴とする半導体装置。
JP2005000902A 2005-01-05 2005-01-05 半導体装置 Expired - Fee Related JP4424206B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2005000902A JP4424206B2 (ja) 2005-01-05 2005-01-05 半導体装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2005000902A JP4424206B2 (ja) 2005-01-05 2005-01-05 半導体装置

Publications (2)

Publication Number Publication Date
JP2006190781A JP2006190781A (ja) 2006-07-20
JP4424206B2 true JP4424206B2 (ja) 2010-03-03

Family

ID=36797717

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2005000902A Expired - Fee Related JP4424206B2 (ja) 2005-01-05 2005-01-05 半導体装置

Country Status (1)

Country Link
JP (1) JP4424206B2 (ja)

Also Published As

Publication number Publication date
JP2006190781A (ja) 2006-07-20

Similar Documents

Publication Publication Date Title
JP2004281633A (ja) 積層モジュール
US8766678B2 (en) Semiconductor apparatus and method for controlling the same
JP2002313860A (ja) 半導体装置
JP2004028885A (ja) 半導体装置、半導体パッケージ及び半導体装置の試験方法
JP4424206B2 (ja) 半導体装置
KR20150026002A (ko) 반도체 집적회로
JP2006261504A (ja) 半導体装置及びその試験方法
JP5454994B2 (ja) 半導体集積回路ウエハ、半導体集積回路チップ及び半導体集積回路ウエハのテスト方法
US20080093597A1 (en) Semiconductor device
JP2010016122A (ja) 半導体集積回路
KR20120137855A (ko) 멀티 드롭 통신 회로의 데이터 라인 이상 감지회로
JP2003004808A (ja) 半導体装置および半導体装置のテスト方法
JP5029073B2 (ja) 半導体装置および半導体装置のテスト方法
JPH09211076A (ja) 回路基板検査装置および半導体回路
JPH03282270A (ja) 半導体集積回路の試験装置
KR20080038985A (ko) 메모리 소자의 테스트 패드 전환 회로
JP3783865B2 (ja) 半導体装置及びそのバーンインテスト方法、製造方法並びにバーンインテスト制御回路
KR20180138472A (ko) 테스트 회로를 포함하는 반도체 장치
JP2005228932A (ja) 半導体装置
JP2014099630A (ja) 半導体集積回路ウエハ、半導体集積回路チップ及び半導体集積回路ウエハのテスト方法
KR20070096764A (ko) 반도체 장치, 칩·온·칩 구조의 반도체 장치 및 반도체장치의 제조 방법
JPH11274395A (ja) 半導体パッケ−ジ
JPS6324175A (ja) 半導体論理集積回路
JPH05341014A (ja) 半導体モジュール装置、半導体モジュール単体及び試験方法
JPH05167020A (ja) 半導体理論集積回路

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20071212

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20090828

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20090901

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20091026

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20091117

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20091130

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20121218

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20121218

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20131218

Year of fee payment: 4

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313113

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees