JPH11274395A - 半導体パッケ−ジ - Google Patents
半導体パッケ−ジInfo
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- JPH11274395A JPH11274395A JP10077561A JP7756198A JPH11274395A JP H11274395 A JPH11274395 A JP H11274395A JP 10077561 A JP10077561 A JP 10077561A JP 7756198 A JP7756198 A JP 7756198A JP H11274395 A JPH11274395 A JP H11274395A
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- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/102—Material of the semiconductor or solid state bodies
- H01L2924/1025—Semiconducting materials
- H01L2924/10251—Elemental semiconductors, i.e. Group IV
- H01L2924/10253—Silicon [Si]
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Abstract
(57)【要約】
【課題】 本発明は、複数の半導体チップをパッケージ
のデバイスピン数増加や、品質の低下及び、複雑なテス
ト回路の追加なしで個々の半導体チップのテストを可能
とする半導体パッケージを提供することを目的とする。 【課題手段】 共通のデバイスピンに接続する２以上の
半導体チップを有する半導体パッケージに、制御信号に
基づき入出力端子と内部回路間の導通と非導通を制御可
能とするバッファを備える。
のデバイスピン数増加や、品質の低下及び、複雑なテス
ト回路の追加なしで個々の半導体チップのテストを可能
とする半導体パッケージを提供することを目的とする。 【課題手段】 共通のデバイスピンに接続する２以上の
半導体チップを有する半導体パッケージに、制御信号に
基づき入出力端子と内部回路間の導通と非導通を制御可
能とするバッファを備える。
Description
【０００１】
【発明の属する技術分野】本発明は複数の半導体チップ
をパッケージ内部に有する半導体パッケージに関する。
をパッケージ内部に有する半導体パッケージに関する。
【０００２】
【従来の技術】半導体素子は、通常、シリコンウェハー
からチップを製造した後、各チップをエポキシ樹脂等で
パッケージして電子部品として使用するが、電子部品の
小型化や趨勢に伴い半導体素子の高集積化が進められて
きており、パッケージ自体の小型化と、１つのパッケー
ジに複数のチップを包装する試みとが行われている。
からチップを製造した後、各チップをエポキシ樹脂等で
パッケージして電子部品として使用するが、電子部品の
小型化や趨勢に伴い半導体素子の高集積化が進められて
きており、パッケージ自体の小型化と、１つのパッケー
ジに複数のチップを包装する試みとが行われている。
【０００３】図６は、従来のパッケージ構造の１つであ
るスタックドパッケージである。このパッケージにおい
ては、上部チップ６１と下部チップ６２とを上下に配置
している。上部チップ６１および下部チップ６２は、そ
れぞれワイヤーボンディング６３によって図示しないチ
ップパッド（入出力端子）からデバイスピン６４に接続
されている。構造全体は、エホキシ樹脂等のモルディン
グコンパウンドで覆われている。
るスタックドパッケージである。このパッケージにおい
ては、上部チップ６１と下部チップ６２とを上下に配置
している。上部チップ６１および下部チップ６２は、そ
れぞれワイヤーボンディング６３によって図示しないチ
ップパッド（入出力端子）からデバイスピン６４に接続
されている。構造全体は、エホキシ樹脂等のモルディン
グコンパウンドで覆われている。
【０００４】このような構造のパッケージの場合、個々
の半導体チップをテストすることが非常に困難である。
例えば、従来のスタックドパッケージの構成例として、
上部チップがマイクロコンピュータチップ、下部チップ
がメモリーチップで構成されている場合がある。上記の
場合には、個々の半導体チップをテストする方法とし
て、２つの半導体チップの全てのデバイスピンを、半導
体パッケージのデバイスピンに出力することで個々の半
導体チップのテストを可能にする第１のテスト方法があ
る。
の半導体チップをテストすることが非常に困難である。
例えば、従来のスタックドパッケージの構成例として、
上部チップがマイクロコンピュータチップ、下部チップ
がメモリーチップで構成されている場合がある。上記の
場合には、個々の半導体チップをテストする方法とし
て、２つの半導体チップの全てのデバイスピンを、半導
体パッケージのデバイスピンに出力することで個々の半
導体チップのテストを可能にする第１のテスト方法があ
る。
【０００５】また、例えば上部マイクロコンピュータチ
ップの１つの出力端子と下部メモリーチップの１つの入
力端子がシステム構成の仕様上共通のデバイスピンにワ
イヤーボンディングされている場合があるが、この場
合、パッケージング後の出荷テストにおいて、システム
全体の基本動作のみのテストしかできず個々のチップの
テストが不可能である。そのため、これを回避するため
にそれぞれのチップに複雑なテスト回路を組み込み個々
に分離することでテスト可能とする第２のテスト方法が
ある。
ップの１つの出力端子と下部メモリーチップの１つの入
力端子がシステム構成の仕様上共通のデバイスピンにワ
イヤーボンディングされている場合があるが、この場
合、パッケージング後の出荷テストにおいて、システム
全体の基本動作のみのテストしかできず個々のチップの
テストが不可能である。そのため、これを回避するため
にそれぞれのチップに複雑なテスト回路を組み込み個々
に分離することでテスト可能とする第２のテスト方法が
ある。
【０００６】
【発明が解決しようとする課題】しかし、上記の第１の
テスト方法では、半導体チップの全ての入出力端子をパ
ッケージのデバイスピンに出力するため、パッケージに
設けるデバイスピン数の増加につながることとなってい
た。
テスト方法では、半導体チップの全ての入出力端子をパ
ッケージのデバイスピンに出力するため、パッケージに
設けるデバイスピン数の増加につながることとなってい
た。
【０００７】また、第２のテスト方法では、複雑なテス
ト回路の追加によって、デバイスピン数の削減や、品質
の低下を防ぐことは可能であるがチップサイズが増大す
る等の様々な問題が生じていた。
ト回路の追加によって、デバイスピン数の削減や、品質
の低下を防ぐことは可能であるがチップサイズが増大す
る等の様々な問題が生じていた。
【０００８】また、上部チップと下部チップの組み合わ
せがメモリーチップ同士のスタックドパッケージの場
合、各チップのそれぞれのバッファを一括して不動作状
態にするために、全てのバッファの構成を換え個々の半
導体チップのテストを可能としているが、この場合もチ
ップサイズが増大するという問題を生じていた。
せがメモリーチップ同士のスタックドパッケージの場
合、各チップのそれぞれのバッファを一括して不動作状
態にするために、全てのバッファの構成を換え個々の半
導体チップのテストを可能としているが、この場合もチ
ップサイズが増大するという問題を生じていた。
【０００９】また、システム全体としてテストを行う従
来の場合には、システムとしての全テストパターンを行
う必要があり、また期待値を新たに用意する必要があ
り、開発コストの上昇、テストコスト上昇となってい
た。
来の場合には、システムとしての全テストパターンを行
う必要があり、また期待値を新たに用意する必要があ
り、開発コストの上昇、テストコスト上昇となってい
た。
【００１０】本発明は、前記の問題点を解消するために
なされたものであって、複数の半導体チップを備える半
導体パッケージであって、デバイスピン数の増加や複雑
なテスト回路の追加なしで個々の半導体チップのテスト
を可能とする半導体パッケージを提供する事を目的とす
る。
なされたものであって、複数の半導体チップを備える半
導体パッケージであって、デバイスピン数の増加や複雑
なテスト回路の追加なしで個々の半導体チップのテスト
を可能とする半導体パッケージを提供する事を目的とす
る。
【００１１】
【課題を解決するための手段】本発明は、上記の目的を
達成するため、次の構成を有する。請求項１の発明は、
共通のデバイスピンに接続する２以上の半導体チップを
有する半導体パッケージであって、デバイスピンに印加
された制御信号に基づき前記デバイスピンと内部回路間
の導通と非導通を制御可能とするバッファ部を有する半
導体パッケージである。
達成するため、次の構成を有する。請求項１の発明は、
共通のデバイスピンに接続する２以上の半導体チップを
有する半導体パッケージであって、デバイスピンに印加
された制御信号に基づき前記デバイスピンと内部回路間
の導通と非導通を制御可能とするバッファ部を有する半
導体パッケージである。
【００１２】請求項２の発明は、共通のデバイスピンに
接続する２以上の半導体チップを有する半導体パッケー
ジであって、デバイスピンに印加された制御信号に基づ
き入出力端子と内部回路間の導通と非導通を制御可能と
するバッファと、テスト用スイッチとリセット用スイッ
チに接続する制御信号保持部とを備えた切り離し回路
を、入力出端子と内部回路との間に設け、テスト用スイ
ッチをＯＮし、リセットスイッチをＯＦＦすることでい
ずれかのバッファを導通とし、テスト用スイッチをＯＦ
Ｆし、リセットスイッチをＯＮすることで全バッファが
導通することとなる半導体パッケージである。
接続する２以上の半導体チップを有する半導体パッケー
ジであって、デバイスピンに印加された制御信号に基づ
き入出力端子と内部回路間の導通と非導通を制御可能と
するバッファと、テスト用スイッチとリセット用スイッ
チに接続する制御信号保持部とを備えた切り離し回路
を、入力出端子と内部回路との間に設け、テスト用スイ
ッチをＯＮし、リセットスイッチをＯＦＦすることでい
ずれかのバッファを導通とし、テスト用スイッチをＯＦ
Ｆし、リセットスイッチをＯＮすることで全バッファが
導通することとなる半導体パッケージである。
【００１３】請求項３の発明は、切り離し回路を内蔵し
た半導体チップを積層して設けたことを特徴とする請求
項２に記載の半導体パッケージである。
た半導体チップを積層して設けたことを特徴とする請求
項２に記載の半導体パッケージである。
【００１４】請求項４の発明は、リセット用スイッチを
第１導電型トランジスタで構成した半導体チップを一方
に積層し、リセット用スイッチを第２導電型トランジス
タで構成した半導体チップを他方に積層することを特徴
とする請求項３に記載の半導体パッケージである。
第１導電型トランジスタで構成した半導体チップを一方
に積層し、リセット用スイッチを第２導電型トランジス
タで構成した半導体チップを他方に積層することを特徴
とする請求項３に記載の半導体パッケージである。
【００１５】請求項１の発明によれば、制御信号に基づ
き共通のデバイスピンに接続される半導体チップを電気
的に切り離すことができる。共通のデバイスピンとの間
にバッファを設けない半導体チップとバッファを設けた
半導体チップがある場合には、バッファを非導通とする
ことでテストに必要なバッファを設けない半導体チップ
のみのテストが可能となる。共通のデバイスピンと内部
回路間に全てバッファを設けている場合には、テストを
行いたい半導体チップに設けたバッファを導通とし、そ
の他のバッファを非導通とすることで、１の半導体チッ
プまたは２以上の半導体チップを選択的に試験すること
が可能となる。また、共通のデバイスピンに接続された
半導体チップに設けた全バッファを導通とすることで半
導体パッケージを通常の動作が可能となる。
き共通のデバイスピンに接続される半導体チップを電気
的に切り離すことができる。共通のデバイスピンとの間
にバッファを設けない半導体チップとバッファを設けた
半導体チップがある場合には、バッファを非導通とする
ことでテストに必要なバッファを設けない半導体チップ
のみのテストが可能となる。共通のデバイスピンと内部
回路間に全てバッファを設けている場合には、テストを
行いたい半導体チップに設けたバッファを導通とし、そ
の他のバッファを非導通とすることで、１の半導体チッ
プまたは２以上の半導体チップを選択的に試験すること
が可能となる。また、共通のデバイスピンに接続された
半導体チップに設けた全バッファを導通とすることで半
導体パッケージを通常の動作が可能となる。
【００１６】これにより半導体パッケージにおいて複雑
なテスト回路を半導体チップ中に組み込むことなく、パ
ッケージ内部の共通のデバイスピンに接続される各半導
体チップを完全分離して個々の半導体チップの性能確
認、故障個所発見等の試験を実施できる。本発明では入
出力端子の外部接続状態を初期設定するルーチンが増え
るだけでテストパターンや期待値はウェハーテストに用
いたものを再利用できる。また、テスト終了時には、本
来の動作を行うため全てのバッファを導通可能であるの
で容易にテスト等が可能となる。
なテスト回路を半導体チップ中に組み込むことなく、パ
ッケージ内部の共通のデバイスピンに接続される各半導
体チップを完全分離して個々の半導体チップの性能確
認、故障個所発見等の試験を実施できる。本発明では入
出力端子の外部接続状態を初期設定するルーチンが増え
るだけでテストパターンや期待値はウェハーテストに用
いたものを再利用できる。また、テスト終了時には、本
来の動作を行うため全てのバッファを導通可能であるの
で容易にテスト等が可能となる。
【００１７】請求項２の発明によれば、共通のデバイス
ピンに接続した半導体チップの入出力端子と内部回路間
に切り離し回路を設けているから、共通のデバイスピン
に接続した各半導体チップを電気的にデバイスピンから
切り離すことが可能となった。共通のデバイスピンと各
内部回路間のいずれかに切り離し回路を設けた場合は、
該切り離し回路のバッファを非導通とすることで、切り
離し回路を設けていない半導体チップのテストを個別に
できる。共通のデバイスピンと各内部回路間の全てに切
り離し回路を設けている場合には、テストを行いたい半
導体チップに設けた切り離し回路のバッファを導通と
し、その他の切り離し回路のバッファを非導通とするこ
とで、１の半導体チップまたは２以上の半導体チップを
選択的に試験することが可能となる。また、共通のデバ
イスピンに接続された半導体チップに設けた切り離し回
路の全バッファを導通とすることで、半導体パッケージ
は通常の動作が可能となる。
ピンに接続した半導体チップの入出力端子と内部回路間
に切り離し回路を設けているから、共通のデバイスピン
に接続した各半導体チップを電気的にデバイスピンから
切り離すことが可能となった。共通のデバイスピンと各
内部回路間のいずれかに切り離し回路を設けた場合は、
該切り離し回路のバッファを非導通とすることで、切り
離し回路を設けていない半導体チップのテストを個別に
できる。共通のデバイスピンと各内部回路間の全てに切
り離し回路を設けている場合には、テストを行いたい半
導体チップに設けた切り離し回路のバッファを導通と
し、その他の切り離し回路のバッファを非導通とするこ
とで、１の半導体チップまたは２以上の半導体チップを
選択的に試験することが可能となる。また、共通のデバ
イスピンに接続された半導体チップに設けた切り離し回
路の全バッファを導通とすることで、半導体パッケージ
は通常の動作が可能となる。
【００１８】これにより半導体パッケージにおいて複雑
なテスト回路を半導体チップ中に組み込むことなく、パ
ッケージ内部の半導体チップを完全分離して個々の半導
体チップの性能確認、故障個所発見等の試験を実施でき
る。本発明では入出力端子の外部接続状態を初期設定す
るルーチンが増えるだけでテストパターンや期待値はウ
ェハーテストに用いたものを再利用できる。また、テス
ト終了時には、本来の動作を行うため全てのバッファを
導通可能であるので容易にテスト等が可能となる。
なテスト回路を半導体チップ中に組み込むことなく、パ
ッケージ内部の半導体チップを完全分離して個々の半導
体チップの性能確認、故障個所発見等の試験を実施でき
る。本発明では入出力端子の外部接続状態を初期設定す
るルーチンが増えるだけでテストパターンや期待値はウ
ェハーテストに用いたものを再利用できる。また、テス
ト終了時には、本来の動作を行うため全てのバッファを
導通可能であるので容易にテスト等が可能となる。
【００１９】請求項３の発明によれば、小型化を目的と
した積層した半導体チップに対して有効に性能試験等が
可能となる。
した積層した半導体チップに対して有効に性能試験等が
可能となる。
【００２０】請求項４の発明によれば、更に切り離し回
路のテスト状態と実動作状態の切り替えを共通のリセッ
ト信号による簡単な回路で行うことができるので、切り
離し回路が小スペースにて構成でき、限られた半導体チ
ップスペースにおいて内部回路の有効利用が図れること
となる。また、積層パッケージにおける個別チップテス
トのための端子数増大を最小限にできる。
路のテスト状態と実動作状態の切り替えを共通のリセッ
ト信号による簡単な回路で行うことができるので、切り
離し回路が小スペースにて構成でき、限られた半導体チ
ップスペースにおいて内部回路の有効利用が図れること
となる。また、積層パッケージにおける個別チップテス
トのための端子数増大を最小限にできる。
【００２１】
【発明の実施の形態】以下、図面を参照して本発明の実
施形態を詳細に説明する。 （第１の実施の形態）図１は、本発明に係る半導体パッ
ケージであるスタックドパッケージ内部の一部を示す斜
視図である。
施形態を詳細に説明する。 （第１の実施の形態）図１は、本発明に係る半導体パッ
ケージであるスタックドパッケージ内部の一部を示す斜
視図である。
【００２２】スタックドパッケージは、内部回路１Ａと
切り離し回路３Ａとパッド（入出力端子）４Ａを有する
半導体チップ２Ａと、同様に内部回路１Ｂと切り離し回
路３Ｂとパッド（入出力端子）４Ｂを形成する半導体チ
ップ２Ｂを、半導体チップ底面（素子形成面の反対面）
を向き合わせて設け、共通のデバイスピン５と各パッド
４Ａ，４Ｂをワイヤー８にをよりワイヤーボンディング
で接続し、同様に共通のリセット信号ピン６とテスト信
号ピン７も前記切り離し回路３Ａ，３Ｂにワイヤ８によ
り接続されている。
切り離し回路３Ａとパッド（入出力端子）４Ａを有する
半導体チップ２Ａと、同様に内部回路１Ｂと切り離し回
路３Ｂとパッド（入出力端子）４Ｂを形成する半導体チ
ップ２Ｂを、半導体チップ底面（素子形成面の反対面）
を向き合わせて設け、共通のデバイスピン５と各パッド
４Ａ，４Ｂをワイヤー８にをよりワイヤーボンディング
で接続し、同様に共通のリセット信号ピン６とテスト信
号ピン７も前記切り離し回路３Ａ，３Ｂにワイヤ８によ
り接続されている。
【００２３】図２に切り離し回路３Ａを、図３に切り離
し回路３Ｂの回路図を示す。図２に示す切り離し回路３
Ａは、バッファ９Ａとテスト信号用スイッチ１０とラッ
チ回路１２Ａとリセット用スイッチ１３Ａから構成され
ている。
し回路３Ｂの回路図を示す。図２に示す切り離し回路３
Ａは、バッファ９Ａとテスト信号用スイッチ１０とラッ
チ回路１２Ａとリセット用スイッチ１３Ａから構成され
ている。
【００２４】バッファ９Ａは、図４に示すようにラッチ
回路１２Ａと接続する信号線１２Ｌがローレベル時に動
作状態となる出力バッファ１６Ａと入力バッファ１７Ａ
から構成している。
回路１２Ａと接続する信号線１２Ｌがローレベル時に動
作状態となる出力バッファ１６Ａと入力バッファ１７Ａ
から構成している。
【００２５】テスト信号用スイッチ１０は、Ｎｃｈトラ
ンジスタであり、ゲート端子はテスト信号端子１１に接
続され、ドレイン端子がパッド４Ａに、ソース端子がラ
ッチ回路１２Ａに接続されている。テスト信号用スイッ
チ１０は、テスト信号端子１１に入力されたテスト信号
ピン７からのテスト信号により制御されるスイッチとし
て機能する。
ンジスタであり、ゲート端子はテスト信号端子１１に接
続され、ドレイン端子がパッド４Ａに、ソース端子がラ
ッチ回路１２Ａに接続されている。テスト信号用スイッ
チ１０は、テスト信号端子１１に入力されたテスト信号
ピン７からのテスト信号により制御されるスイッチとし
て機能する。
【００２６】ラッチ回路１２Ａは、図４に示すようイン
バータ２個から構成され、制御信号を保持する回路であ
る。ラッチ回路１２Ａは、信号線１２Ｌの信号レベルを
保持するものであり、テスト用スイッチ１０とバッファ
９Ａと後述するリセット用スイッチ１３Ａに接続されて
いる。
バータ２個から構成され、制御信号を保持する回路であ
る。ラッチ回路１２Ａは、信号線１２Ｌの信号レベルを
保持するものであり、テスト用スイッチ１０とバッファ
９Ａと後述するリセット用スイッチ１３Ａに接続されて
いる。
【００２７】リセット用スイッチ１３Ａは、Ｎｃｈトラ
ンジスタである。Ｎｃｈトランジスタ１０のゲート端子
は、リセット信号端子１４に接続され、ドレイン端子が
ラッチ回路１２Ａに、ソース端子が接地されている。リ
セット用スイッチ１３Ａは、リセット信号端子１４に入
力されたリセット信号ピン６からのリセット信号により
制御されるスイッチとして機能する。
ンジスタである。Ｎｃｈトランジスタ１０のゲート端子
は、リセット信号端子１４に接続され、ドレイン端子が
ラッチ回路１２Ａに、ソース端子が接地されている。リ
セット用スイッチ１３Ａは、リセット信号端子１４に入
力されたリセット信号ピン６からのリセット信号により
制御されるスイッチとして機能する。
【００２８】切り離し回路３Ｂは、図３に示すようにバ
ッファ９Ｂとテスト信号用スイッチ１０とラッチ回路１
２Ｂとリセット用スイッチ１３Ｂとインバータ１５から
構成されている。尚、テスト信号用スイッチ１０は、切
り離し回路３Ａに示したテスト信号用スイッチ１０と同
一であるので説明を省略する。バッファ９Ｂは、図５に
示すように信号線１２Ｌがハイレベル時に動作状態とな
る出力バッファ１６Ｂと入力バッファ１７Ｂから構成し
ている。
ッファ９Ｂとテスト信号用スイッチ１０とラッチ回路１
２Ｂとリセット用スイッチ１３Ｂとインバータ１５から
構成されている。尚、テスト信号用スイッチ１０は、切
り離し回路３Ａに示したテスト信号用スイッチ１０と同
一であるので説明を省略する。バッファ９Ｂは、図５に
示すように信号線１２Ｌがハイレベル時に動作状態とな
る出力バッファ１６Ｂと入力バッファ１７Ｂから構成し
ている。
【００２９】リセット用スイッチ１３Ｂは、Ｐｃｈトラ
ンジスタであり、ゲート端子はインバータ１５の出力側
に接続され、ドレインが図示しない電源に接続され、ソ
ース端子がラッチ回路１２Ｂに接続されている。リセッ
ト用スイッチ１３Ｂは、インバータ１５からのリセット
信号により制御されるスイッチとして機能するものであ
る。インバータ１５は、リセット信号ピン６とワイヤー
８で接続されたリセット信号端子１４からのリセット信
号レベルを反転して、Ｐｃｈトランジスタ１３Ｂのゲー
トに入力する。従って、リセット信号がハイレベルの場
合には、インバータ１５を介してローレベルリセット信
号となって、Ｐｃｈトランジスタであるリセット用スイ
ッチ１３Ｂがオン状態となり、逆にリセット信号がロー
レベルの場合にはインバータ１５を介してハイレベルが
Ｐｃｈトランジスタのゲートに印加されるのでリセット
用スイッチ１３Ｂはオフ状態となる。
ンジスタであり、ゲート端子はインバータ１５の出力側
に接続され、ドレインが図示しない電源に接続され、ソ
ース端子がラッチ回路１２Ｂに接続されている。リセッ
ト用スイッチ１３Ｂは、インバータ１５からのリセット
信号により制御されるスイッチとして機能するものであ
る。インバータ１５は、リセット信号ピン６とワイヤー
８で接続されたリセット信号端子１４からのリセット信
号レベルを反転して、Ｐｃｈトランジスタ１３Ｂのゲー
トに入力する。従って、リセット信号がハイレベルの場
合には、インバータ１５を介してローレベルリセット信
号となって、Ｐｃｈトランジスタであるリセット用スイ
ッチ１３Ｂがオン状態となり、逆にリセット信号がロー
レベルの場合にはインバータ１５を介してハイレベルが
Ｐｃｈトランジスタのゲートに印加されるのでリセット
用スイッチ１３Ｂはオフ状態となる。
【００３０】尚、本実施の形態では出力バッファ１６
Ａ、１６Ｂ及び入力バッファ１７Ａ、１７Ｂの入出力構
成としているが、出力バッファ１６Ａ、１６Ｂのみの構
成でも本発明は適用可能である。
Ａ、１６Ｂ及び入力バッファ１７Ａ、１７Ｂの入出力構
成としているが、出力バッファ１６Ａ、１６Ｂのみの構
成でも本発明は適用可能である。
【００３１】（半導体チップ２Ａの試験を行う場合）次
に、半導体チップ２Ａの試験を行う場合の動作を説明す
る。半導体チップ２Ａを試験する場合、まず、リセット
信号ピン６からリセット端子１４に入力されるリセット
信号ＲＳをローレベルとし、テスト信号ピン７からテス
ト端子１１に入力されるテスト信号ＴＳをハイレベルと
し、更にデバイスピン５からチップパッド４Ａ、チップ
パッド４Ｂに入力される信号ＤＳをローレベルとして入
力する。このときチップパッド４Ａ、チップパッド４Ｂ
から入力された信号ＤＳとバッファ９Ａ、９Ｂの出力デ
ータの衝突を防ぐためバッファ９Ａ、バッファ９Ｂは不
動作状態でなければならない。
に、半導体チップ２Ａの試験を行う場合の動作を説明す
る。半導体チップ２Ａを試験する場合、まず、リセット
信号ピン６からリセット端子１４に入力されるリセット
信号ＲＳをローレベルとし、テスト信号ピン７からテス
ト端子１１に入力されるテスト信号ＴＳをハイレベルと
し、更にデバイスピン５からチップパッド４Ａ、チップ
パッド４Ｂに入力される信号ＤＳをローレベルとして入
力する。このときチップパッド４Ａ、チップパッド４Ｂ
から入力された信号ＤＳとバッファ９Ａ、９Ｂの出力デ
ータの衝突を防ぐためバッファ９Ａ、バッファ９Ｂは不
動作状態でなければならない。
【００３２】以上の信号を入力することで、テスト用ス
イッチ１０はオン状態となり、チップパッド４Ａ、チッ
プパッド４Ｂに入力されたローレベル信号ＤＳはラッチ
回路１２Ａ，１２Ｂに保持される。
イッチ１０はオン状態となり、チップパッド４Ａ、チッ
プパッド４Ｂに入力されたローレベル信号ＤＳはラッチ
回路１２Ａ，１２Ｂに保持される。
【００３３】つぎにテスト信号ＴＳをローレベルに遷移
させることによりテスト用スイッチ１０はオフ状態とな
る。各ラッチ回路１２Ａ，１２Ｂは、ローレベルを保持
した状態となり、出力バッファ１６Ａはオン状態、出力
バッファ１６Ｂはオフ状態となり半導体チップ２Ｂが共
通のデバイスピンから切り離され、半導体チップ２Ａの
個別の試験が可能となる。
させることによりテスト用スイッチ１０はオフ状態とな
る。各ラッチ回路１２Ａ，１２Ｂは、ローレベルを保持
した状態となり、出力バッファ１６Ａはオン状態、出力
バッファ１６Ｂはオフ状態となり半導体チップ２Ｂが共
通のデバイスピンから切り離され、半導体チップ２Ａの
個別の試験が可能となる。
【００３４】（半導体チップ２Ｂの試験を行う場合）次
に、半導体チップ２Ｂの試験を行う場合の動作を説明す
る。半導体チップ２Ｂを試験する場合、まず、リセット
信号ＲＳをローレベルとし、テスト信号ＴＳをハイレベ
ルとし、デバイスピンかたの信号ＤＳをハイレベルとし
てを入力する。尚、信号ＤＳとバッファ９Ａ，９Ｂの出
力データの衝突を防ぐためバッファ９Ａ、バッファ９Ｂ
は不動作状態でなければならない。
に、半導体チップ２Ｂの試験を行う場合の動作を説明す
る。半導体チップ２Ｂを試験する場合、まず、リセット
信号ＲＳをローレベルとし、テスト信号ＴＳをハイレベ
ルとし、デバイスピンかたの信号ＤＳをハイレベルとし
てを入力する。尚、信号ＤＳとバッファ９Ａ，９Ｂの出
力データの衝突を防ぐためバッファ９Ａ、バッファ９Ｂ
は不動作状態でなければならない。
【００３５】これによりテスト用スイッチ１０はオン状
態となり、チップパッド４Ａ、チップパッド４Ｂに入力
されたハイレベル信号ＤＳは各ラッチ回路１２Ａ，１２
Ｂに保持される。
態となり、チップパッド４Ａ、チップパッド４Ｂに入力
されたハイレベル信号ＤＳは各ラッチ回路１２Ａ，１２
Ｂに保持される。
【００３６】つぎにテスト信号ＴＳをローレベルに遷移
させることによりテスト用スイッチ１０はオフ状態とな
る。ラッチ回路１２Ａ，１２Ｂはハイレベルを保持した
状態となり、出力バッファ１６Ａはオフ状態、出力バッ
ファ１６Ｂはオン状態となりチップ１Ａが共通のデバイ
スピン５から切り離され、チップ２Ａの個別の試験が可
能となる。
させることによりテスト用スイッチ１０はオフ状態とな
る。ラッチ回路１２Ａ，１２Ｂはハイレベルを保持した
状態となり、出力バッファ１６Ａはオフ状態、出力バッ
ファ１６Ｂはオン状態となりチップ１Ａが共通のデバイ
スピン５から切り離され、チップ２Ａの個別の試験が可
能となる。
【００３７】（各チップの試験ではなく実動作状態の場
合）次に、各チップの試験ではなく実動作状態の場合に
ついて説明する。実動作の場合、まず、テスト信号ピン
７にローレベルのテスト信号ＴＳを入力する。これによ
り各テスト用スイッチ１０はオフ状態となる。
合）次に、各チップの試験ではなく実動作状態の場合に
ついて説明する。実動作の場合、まず、テスト信号ピン
７にローレベルのテスト信号ＴＳを入力する。これによ
り各テスト用スイッチ１０はオフ状態となる。
【００３８】次に、リセット信号ピン６にハイレベルの
リセット信号ＲＳを入力することで、各リセットスイッ
チ１３Ａ ，１３Ｂはそれぞれオン状態となり、ラッチ
回路１２Ａはローレベル、ラッチ１２Ｂは電源電圧によ
るハイレベルを保持した状態となり、出力バッファ１６
Ａ、出力バッファ１６Ｂは共にオン状態となる。すなわ
ち実動作状態でのバッファ９Ａ、９Ｂとして機能するこ
ととなる。
リセット信号ＲＳを入力することで、各リセットスイッ
チ１３Ａ ，１３Ｂはそれぞれオン状態となり、ラッチ
回路１２Ａはローレベル、ラッチ１２Ｂは電源電圧によ
るハイレベルを保持した状態となり、出力バッファ１６
Ａ、出力バッファ１６Ｂは共にオン状態となる。すなわ
ち実動作状態でのバッファ９Ａ、９Ｂとして機能するこ
ととなる。
【００３９】（第２の実施の形態）図６は、スタックド
パッケージ内の半導体チップ２Ｃがマイクロコンピュー
タチップ、半導体チップ２Ｄがメモリーチップである場
合のスタックドパッケージ内部の一部斜視図である。な
お、第１の実施の形態と同一構成については同一符号を
付して説明を省略する。
パッケージ内の半導体チップ２Ｃがマイクロコンピュー
タチップ、半導体チップ２Ｄがメモリーチップである場
合のスタックドパッケージ内部の一部斜視図である。な
お、第１の実施の形態と同一構成については同一符号を
付して説明を省略する。
【００４０】４Ａは、マイクロコンピュータチップ２Ｃ
のメモリリード出力信号用のパッド４Ａであり、４Ｂは
メモリーチップ２Ｄのアウトプットイネーブル信号用の
パッド４Ｂである。前記２端子４Ａ，４Ｂは、システム
構成の仕様上、共通のデバイスピン５にワイヤーボンデ
ィング可能である。
のメモリリード出力信号用のパッド４Ａであり、４Ｂは
メモリーチップ２Ｄのアウトプットイネーブル信号用の
パッド４Ｂである。前記２端子４Ａ，４Ｂは、システム
構成の仕様上、共通のデバイスピン５にワイヤーボンデ
ィング可能である。
【００４１】また、外部ペリフェラル制御信号などの共
通でないデバイスピン５Ｂにワイヤーボンディングされ
るパッド４Ｅとデバイスピン５Ｃにワイヤーボンディン
グされるパッド４Ｆが設けてある。
通でないデバイスピン５Ｂにワイヤーボンディングされ
るパッド４Ｅとデバイスピン５Ｃにワイヤーボンディン
グされるパッド４Ｆが設けてある。
【００４２】本第２の実施の形態においても、マイクロ
コンピュータ内部回路１Ｃとパッド４Ａ間に切り離し回
路３Ａを設け、またメモリー内部回路１Ｄとパッド４Ｂ
間に切り離し回路３Ｂを設けることによりテスト信号Ｔ
Ｓ、リセット信号ＲＳの状態によって、共通のデバイス
ピン５にワイヤーボンディングされるマイクロコンピュ
ータチップ２Ｃのパッド４Ａとメモリーチップ２Ｄのパ
ッド４Ｂは電気的に切り離される。
コンピュータ内部回路１Ｃとパッド４Ａ間に切り離し回
路３Ａを設け、またメモリー内部回路１Ｄとパッド４Ｂ
間に切り離し回路３Ｂを設けることによりテスト信号Ｔ
Ｓ、リセット信号ＲＳの状態によって、共通のデバイス
ピン５にワイヤーボンディングされるマイクロコンピュ
ータチップ２Ｃのパッド４Ａとメモリーチップ２Ｄのパ
ッド４Ｂは電気的に切り離される。
【００４３】従って、デバイスピン５に加える信号ＤＳ
とリセット信号ピン６に加えるリセット信号ＲＳ及びテ
スト信号ピン７に加えるテスト信号ＴＳの状態により、
マイクロコンピュータチップ２Ｃとメモリーチップ２Ｄ
の動作確認等のテストを個別に行うモ−ドと、両チップ
を適切に有機的に関連づけて実際の使用モ−ドに簡単に
切り換えることができた。
とリセット信号ピン６に加えるリセット信号ＲＳ及びテ
スト信号ピン７に加えるテスト信号ＴＳの状態により、
マイクロコンピュータチップ２Ｃとメモリーチップ２Ｄ
の動作確認等のテストを個別に行うモ−ドと、両チップ
を適切に有機的に関連づけて実際の使用モ−ドに簡単に
切り換えることができた。
【００４４】また、パッド４Ｅとパッド４Ｆは個別にデ
バイスピン５Ｂとデバイスピン５Ｃを有するため、内部
で電気的に切り離す必要がない場合には、内部回路であ
る各チップ１Ｃ，１Ｄとパッド４Ｅ，４Ｆ間に切り離し
回路を設ける必要なく、より効率のよい半導体チップの
パッケ−ジを提供できる。
バイスピン５Ｂとデバイスピン５Ｃを有するため、内部
で電気的に切り離す必要がない場合には、内部回路であ
る各チップ１Ｃ，１Ｄとパッド４Ｅ，４Ｆ間に切り離し
回路を設ける必要なく、より効率のよい半導体チップの
パッケ−ジを提供できる。
【００４５】なお、上記の実施の形態例では、本発明の
好適例を説明したが、本発明はこれに限定されないこと
はもちろんである。
好適例を説明したが、本発明はこれに限定されないこと
はもちろんである。
【００４６】例えば、上記実施の形態では、半導体パッ
ケ−ジ内に２個のチップを備える場合について説明して
いるが、２個以上の複数個の半導体チップを備えて、切
り離し回路内のテスト用スイッチのトランジスタスイッ
チのしきい値の異なる切り離し回路を設け、テスト信号
に印加する電圧レベルを制御して切り換え回路を選択す
る機能を付加して複数個の半導体チップ内の１のチップ
のみを選択的に試験等できることも可能であり、本発明
の技術的範囲に含まれるものである。
ケ−ジ内に２個のチップを備える場合について説明して
いるが、２個以上の複数個の半導体チップを備えて、切
り離し回路内のテスト用スイッチのトランジスタスイッ
チのしきい値の異なる切り離し回路を設け、テスト信号
に印加する電圧レベルを制御して切り換え回路を選択す
る機能を付加して複数個の半導体チップ内の１のチップ
のみを選択的に試験等できることも可能であり、本発明
の技術的範囲に含まれるものである。
【００４７】かかる形態とすることで、半導体チップの
小型化によりパッケ−ジ内に複数の半導体チップを含め
ることができる場合、例えば２層以上の積層チップや同
一平面に複数の内部回路や半導体チップを配置する等に
も、適切に各チップの機能等の試験を可能となり信頼性
向上に寄与するものとなる。
小型化によりパッケ−ジ内に複数の半導体チップを含め
ることができる場合、例えば２層以上の積層チップや同
一平面に複数の内部回路や半導体チップを配置する等に
も、適切に各チップの機能等の試験を可能となり信頼性
向上に寄与するものとなる。
【００４８】また切り離し回路を構成するテスト用スイ
ッチであるトランジスタ、導通と非導通を制御するバッ
ファ、制御信号を保持するラッチ回路等も限定するもの
でなく、同様の効果を奏するものであればよい。
ッチであるトランジスタ、導通と非導通を制御するバッ
ファ、制御信号を保持するラッチ回路等も限定するもの
でなく、同様の効果を奏するものであればよい。
【００４９】
【発明の効果】以上説明した通り、請求項１、２に記載
の発明によれば、共通のデバイスピンに２以上のチップ
が接続されている半導体パッケ−ジにおいて、複雑な回
路を追加することなく、パッケージ内部の個々の半導体
チップを機能的に完全分離することができる。これによ
り半導体チップ各々個別の試験プログラム資産の活用が
可能で試験が容易になる。例えば、ウェハーテストのプ
ログラムの再利用ができる。
の発明によれば、共通のデバイスピンに２以上のチップ
が接続されている半導体パッケ−ジにおいて、複雑な回
路を追加することなく、パッケージ内部の個々の半導体
チップを機能的に完全分離することができる。これによ
り半導体チップ各々個別の試験プログラム資産の活用が
可能で試験が容易になる。例えば、ウェハーテストのプ
ログラムの再利用ができる。
【００５０】また、デバイスピンごとにバッファの動作
／不動作状態が設定可能なので、切り離しが必要な半導
体チップにのみバッファ等を追加すればよいので、テス
ト回路追加によるオーバーヘッドを最小限に押さえるこ
とができる。
／不動作状態が設定可能なので、切り離しが必要な半導
体チップにのみバッファ等を追加すればよいので、テス
ト回路追加によるオーバーヘッドを最小限に押さえるこ
とができる。
【００５１】更に、入出力端子毎に個別に分離できるの
で、半導体チップの種類を問わず、それぞれのチップの
テストプログラム資産の再利用が可能となる。
で、半導体チップの種類を問わず、それぞれのチップの
テストプログラム資産の再利用が可能となる。
【００５２】請求項３の発明によれば、小型化に適した
半導体パッケ−ジへの適用が可能となり、また更に請求
項４の発明によれば共通のリセット信号等により半導体
チップのテスト状態と実動作状態の切り替えを簡単な回
路で効率よく行うことが可能となり、必要不可欠な性能
確認、故障判断等を行うにあたり有益なものとなる。ま
た、テスト状態設定信号のための端子の数を最小限にで
きる。
半導体パッケ−ジへの適用が可能となり、また更に請求
項４の発明によれば共通のリセット信号等により半導体
チップのテスト状態と実動作状態の切り替えを簡単な回
路で効率よく行うことが可能となり、必要不可欠な性能
確認、故障判断等を行うにあたり有益なものとなる。ま
た、テスト状態設定信号のための端子の数を最小限にで
きる。
【図１】本発明の第１の実施形態に係る半導体パッケ−
ジ内の１部の斜視図である。
ジ内の１部の斜視図である。
【図２】本発明の第１の実施形態に係る一方の切り離し
回路の説明図である。
回路の説明図である。
【図３】本発明の第１の実施形態に係る他方の切り離し
回路の説明図である。
回路の説明図である。
【図４】本発明の第１の実施形態に係る一方の切り離し
回路の説明図である。
回路の説明図である。
【図５】本発明の第１の実施形態に係る他方の切り離し
回路の説明図である。
回路の説明図である。
【図６】本発明の第２の実施形態に係る半導体パッケ−
ジ内の１部の斜視図である。
ジ内の１部の斜視図である。
【図７】従来の半導体パッケ−ジの断面図である。
１Ａ、１Ｂ 内部回路 ２Ａ、２Ｂ 半導体チップ ３Ａ、３Ｂ 切り離し回路 ４Ａ、４Ｂ パッド ５ デバイスピン ９Ａ、９Ｂ バッファ １０ テスト用スイッチ １２Ａ、１２Ｂ ラッチ回路 １３Ａ、１３Ｂ リセット用スイッチ １Ｃ、１Ｄ 内部回路 ２Ｃ、２Ｄ 半導体チップ
Claims (4)
- 【請求項１】 共通のデバイスピンに接続する２以上の
半導体チップを有する半導体パッケージであって、 デバイスピンに印加された制御信号に基づき前記デバイ
スピンと内部回路間の導通と非導通を制御可能とするバ
ッファ部を有する半導体パッケージ。 - 【請求項２】 共通のデバイスピンに接続する２以上の
半導体チップを有する半導体パッケージであって、 デバイスピンに印加された制御信号に基づき入出力端子
と内部回路間の導通と非導通を制御可能とするバッファ
部と、 テスト用スイッチとリセット用スイッチに接続する制御
信号保持部とを備えた切り離し回路を、入力出端子と内
部回路との間に設け、 テスト用スイッチをＯＮし、リセット用スイッチをＯＦ
Ｆすることでいずれかのバッファ部を導通とし、 テスト用スイッチをＯＦＦし、リセット用スイッチをＯ
Ｎすることで全バッファ部が導通することとなる半導体
パッケージ。 - 【請求項３】 切り離し回路を内蔵した半導体チップを
積層して設けたことを特徴とする請求項２に記載の半導
体パッケージ。 - 【請求項４】 リセット用スイッチを第１導電型トラン
ジスタで構成した半導体チップを一方に積層し、リセッ
ト用スイッチを第２導電型トランジスタで構成した半導
体チップを他方に積層することを特徴とする請求項３に
記載の半導体パッケージ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP07756198A JP3447553B2 (ja) | 1998-03-25 | 1998-03-25 | 半導体パッケ−ジ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP07756198A JP3447553B2 (ja) | 1998-03-25 | 1998-03-25 | 半導体パッケ−ジ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11274395A true JPH11274395A (ja) | 1999-10-08 |
| JP3447553B2 JP3447553B2 (ja) | 2003-09-16 |
Family
ID=13637439
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP07756198A Expired - Fee Related JP3447553B2 (ja) | 1998-03-25 | 1998-03-25 | 半導体パッケ−ジ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3447553B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100690992B1 (ko) * | 2000-07-18 | 2007-03-08 | 주식회사 하이닉스반도체 | 데이터 입/출력 버퍼 회로 |
| US7414320B2 (en) | 2000-03-17 | 2008-08-19 | Oki Electric Industry Co., Ltd. | Semiconductor device and method of manufacturing same |
| US7466158B2 (en) | 2004-10-21 | 2008-12-16 | Elpida Memory, Inc. | Multilayer semiconductor device |
| JP2009260373A (ja) * | 2009-07-27 | 2009-11-05 | Fujitsu Microelectronics Ltd | 半導体装置及びその製造方法及び半導体基板 |
-
1998
- 1998-03-25 JP JP07756198A patent/JP3447553B2/ja not_active Expired - Fee Related
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7414320B2 (en) | 2000-03-17 | 2008-08-19 | Oki Electric Industry Co., Ltd. | Semiconductor device and method of manufacturing same |
| KR100690992B1 (ko) * | 2000-07-18 | 2007-03-08 | 주식회사 하이닉스반도체 | 데이터 입/출력 버퍼 회로 |
| US7466158B2 (en) | 2004-10-21 | 2008-12-16 | Elpida Memory, Inc. | Multilayer semiconductor device |
| US7880491B2 (en) | 2004-10-21 | 2011-02-01 | Elpida Memory, Inc. | Multilayer semiconductor device |
| JP2009260373A (ja) * | 2009-07-27 | 2009-11-05 | Fujitsu Microelectronics Ltd | 半導体装置及びその製造方法及び半導体基板 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3447553B2 (ja) | 2003-09-16 |
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