JP2003264240A - 集積回路、半導体装置及びデータプロセシングシステム - Google Patents
集積回路、半導体装置及びデータプロセシングシステムInfo
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- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】集積回路装置を提供する。
【解決手段】本発明の集積回路はスイッチング回路群が
集積された基板を含む。スイッチング回路群は基板上の
対称形のパッドに対する信号経路を選択的に設定する。
第１及び第２信号経路のうちの少なくとも一つが対応す
るパッドと前記スイッチング回路との間で直列に連結さ
れたバッファを有する。
集積された基板を含む。スイッチング回路群は基板上の
対称形のパッドに対する信号経路を選択的に設定する。
第１及び第２信号経路のうちの少なくとも一つが対応す
るパッドと前記スイッチング回路との間で直列に連結さ
れたバッファを有する。
Description
【０００１】
【発明の属する技術分野】本発明は、集積回路、半導体
装置及びデータプロセシングシステムに関する。
装置及びデータプロセシングシステムに関する。
【０００２】
【従来の技術】通常の集積回路は、多様な種類の能動素
子及び受動素子を含む。能動素子としてはダイオードま
たはトランジスタがあり、受動素子としてはキャパシタ
または抵抗がある。
子及び受動素子を含む。能動素子としてはダイオードま
たはトランジスタがあり、受動素子としてはキャパシタ
または抵抗がある。
【０００３】基板上に集積された電気素子は、互いに有
機的に連結されて電気的な機能を実行する。例えば、集
積された要素は、ＤＲＡＭやＳＲＡＭとして動作するよ
うに構成されうる。また、そのように集積されたメモリ
チップを一つに組み立てることにより、大容量を有する
メモリモジュールが作られる。
機的に連結されて電気的な機能を実行する。例えば、集
積された要素は、ＤＲＡＭやＳＲＡＭとして動作するよ
うに構成されうる。また、そのように集積されたメモリ
チップを一つに組み立てることにより、大容量を有する
メモリモジュールが作られる。
【０００４】大部分のメモリモジュールは、印刷回路基
板（プリント回路基板）のようなモジュールボードの両
面に搭載された様々な集積回路を使用する。例えば、チ
ップスケール、ガルウィング、フリップチップ、ボール
グリッドアレイまたは他のパッケージ形態で様々なメモ
リチップがモジュールボードの両面に搭載される。モジ
ュールボードは、集積回路を物理的に支える役割を果た
す。また、モジュールボードは、搭載された集積回路を
外部回路に電気的に連結するターミナルになる。
板（プリント回路基板）のようなモジュールボードの両
面に搭載された様々な集積回路を使用する。例えば、チ
ップスケール、ガルウィング、フリップチップ、ボール
グリッドアレイまたは他のパッケージ形態で様々なメモ
リチップがモジュールボードの両面に搭載される。モジ
ュールボードは、集積回路を物理的に支える役割を果た
す。また、モジュールボードは、搭載された集積回路を
外部回路に電気的に連結するターミナルになる。
【０００５】デュアルインラインメモリモジュール（Ｄ
ＩＭＭ）は、印刷回路基板の両面に多数のメモリチップ
を搭載する。互いに向き合う面での結線構造は、互いに
対称になるピン配列を有している。一つの面のチップ
は、反対側の面の対応するチップと互いに対称になるタ
ーミナル（またはピン）構造を有する。このような形態
のチップを“鏡形の対”（対称形の対）ということがで
きる。
ＩＭＭ）は、印刷回路基板の両面に多数のメモリチップ
を搭載する。互いに向き合う面での結線構造は、互いに
対称になるピン配列を有している。一つの面のチップ
は、反対側の面の対応するチップと互いに対称になるタ
ーミナル（またはピン）構造を有する。このような形態
のチップを“鏡形の対”（対称形の対）ということがで
きる。
【０００６】モジュールボード上においてチップを互い
に対称に配置する際に、モジュールボードの両面で互い
に対称にされるチップのターミナルは、実質的に同一の
位置で互いに連結される。したがって、モジュールボー
ドのレイアウトを簡単に設計することができ、導電線の
長さを短く配列することができる。
に対称に配置する際に、モジュールボードの両面で互い
に対称にされるチップのターミナルは、実質的に同一の
位置で互いに連結される。したがって、モジュールボー
ドのレイアウトを簡単に設計することができ、導電線の
長さを短く配列することができる。
【０００７】
【発明が解決しようとする課題】集積回路の密度が増加
することによって、チップ間の連結と信号の伝達は幾何
学的にさらに難しくなり、また、ＲＣ遅延または伝達遅
延などの問題がさらに深化される。集積密度が高くなる
ことにもかかわらず、同一の伝達遅延、例えば、チップ
の内部入出力ラインとボード−パッケージ間のインタフ
ェースによる伝達遅延を小さくすることが重要である。
多様な種類のインタフェース条件において電気的な遅延
が実質的に同一に維持されれば、より速い動作スピード
と、さらに大きい入出力容量を有するチップを製造する
ことが可能である。これはマルチビットまたは同期式デ
ータ伝送のためのメモリモジュールの開発において、重
要なキーポイントになる。
することによって、チップ間の連結と信号の伝達は幾何
学的にさらに難しくなり、また、ＲＣ遅延または伝達遅
延などの問題がさらに深化される。集積密度が高くなる
ことにもかかわらず、同一の伝達遅延、例えば、チップ
の内部入出力ラインとボード−パッケージ間のインタフ
ェースによる伝達遅延を小さくすることが重要である。
多様な種類のインタフェース条件において電気的な遅延
が実質的に同一に維持されれば、より速い動作スピード
と、さらに大きい入出力容量を有するチップを製造する
ことが可能である。これはマルチビットまたは同期式デ
ータ伝送のためのメモリモジュールの開発において、重
要なキーポイントになる。
【０００８】
【課題を解決するための手段】本発明の１つの側面によ
ると、集積回路装置は、回路群が集積された基板を備え
る。スイッチング回路が第１及び第２パッドの各々に対
する第１及び第２信号経路を選択的に動作させる。前記
第１及び第２パッドは、前記基板を中心に互いに対称で
ある。選択信号に従って、前記スイッチング回路は、前
記第１パッドと第１及び第２内部ノードのうち一つのノ
ードとの間に配置された第１信号経路と、前記第２パッ
ドと前記第１及び第２ノードのうち他の一つのノードと
の間に配置された前記第２信号経路を選択的に構成す
る。前記第１及び第２信号経路のうちの少なくとも一つ
は、前記スイッチング回路と前記第１及び第２パッドの
各々と間に直列に連結されたバッファを含む。
ると、集積回路装置は、回路群が集積された基板を備え
る。スイッチング回路が第１及び第２パッドの各々に対
する第１及び第２信号経路を選択的に動作させる。前記
第１及び第２パッドは、前記基板を中心に互いに対称で
ある。選択信号に従って、前記スイッチング回路は、前
記第１パッドと第１及び第２内部ノードのうち一つのノ
ードとの間に配置された第１信号経路と、前記第２パッ
ドと前記第１及び第２ノードのうち他の一つのノードと
の間に配置された前記第２信号経路を選択的に構成す
る。前記第１及び第２信号経路のうちの少なくとも一つ
は、前記スイッチング回路と前記第１及び第２パッドの
各々と間に直列に連結されたバッファを含む。
【０００９】本発明の望ましい実施形態において、前記
バッファはＴＴＬレベルの信号をＣＭＯＳレベルの信号
に変換する信号変換回路を含む。
バッファはＴＴＬレベルの信号をＣＭＯＳレベルの信号
に変換する信号変換回路を含む。
【００１０】他の望ましい実施形態によると、前記バッ
ファは前記第１または第２パッドに連結された伝送経路
に対するインピーダンス整合機能を提供する。
ファは前記第１または第２パッドに連結された伝送経路
に対するインピーダンス整合機能を提供する。
【００１１】更に他の実施形態において、対称形で配置
された複数の第１及び第２パッドの鏡型ピンからなるボ
ールグリッドアレイと対応して配列される。
された複数の第１及び第２パッドの鏡型ピンからなるボ
ールグリッドアレイと対応して配列される。
【００１２】上述の実施形態で示した本発明の手段また
は方法に準じて本発明の技術分野で通常の知識を持つ者
は本発明の範囲内で本発明の変形及び応用が可能であ
る。
は方法に準じて本発明の技術分野で通常の知識を持つ者
は本発明の範囲内で本発明の変形及び応用が可能であ
る。
【００１３】ここで使用される“基板”または基板アセ
ンブリという用語は、半導体ウェハのダイ（ｄｉｅ）を
も含む意味であるものとする。そのようなダイは、基板
内にまたは基板上に形成された一つまたはそれ以上の層
を有する。その層は、回路集積のための素子（例えば、
トランジスタ、ダイオード、キャパシタ、連結配線な
ど）を作るためにパターニングされる。そのような素子
の形成において、一つまたはそれ以上のパターニングさ
れた層は、多様な高さの表面形状を有する。“集積回
路”という用語は、基板上または基板内に共に形成され
た回路の集積された状態またはそれによる素子を包括す
る。
ンブリという用語は、半導体ウェハのダイ（ｄｉｅ）を
も含む意味であるものとする。そのようなダイは、基板
内にまたは基板上に形成された一つまたはそれ以上の層
を有する。その層は、回路集積のための素子（例えば、
トランジスタ、ダイオード、キャパシタ、連結配線な
ど）を作るためにパターニングされる。そのような素子
の形成において、一つまたはそれ以上のパターニングさ
れた層は、多様な高さの表面形状を有する。“集積回
路”という用語は、基板上または基板内に共に形成され
た回路の集積された状態またはそれによる素子を包括す
る。
【００１４】ここで使用される“集積回路”という用語
はまた、与えられたパッケージ形状のための追加的な工
程または組み立ての後に得られる装置をも包括する。パ
ッケージは、チップスケール、ボールグリッドアレイ、
フリップチップ、ガルウィング、Ｊ−リード、リードフ
レーム及びそれと類似する多様な種類であり得る。ま
た、前記集積回路という用語は、‘半導体集積回路装
置’または単純に‘チップ’のような用語の組み合わせ
をも包括する。すなわち、追加的なパッケージ工程及び
組み立て過程が付加されたとしても、その中間段階の
“集積回路”は上位概念として通用される。
はまた、与えられたパッケージ形状のための追加的な工
程または組み立ての後に得られる装置をも包括する。パ
ッケージは、チップスケール、ボールグリッドアレイ、
フリップチップ、ガルウィング、Ｊ−リード、リードフ
レーム及びそれと類似する多様な種類であり得る。ま
た、前記集積回路という用語は、‘半導体集積回路装
置’または単純に‘チップ’のような用語の組み合わせ
をも包括する。すなわち、追加的なパッケージ工程及び
組み立て過程が付加されたとしても、その中間段階の
“集積回路”は上位概念として通用される。
【００１５】“チップ”とは、半導体ダイを意味する。
或いは、“チップ”は、フリップチップ形状の“チップ
スケールパッケージ”のような形態で呼ばれうる。より
具体的な意味は関連した状況の前後関係に従って明確に
なる。
或いは、“チップ”は、フリップチップ形状の“チップ
スケールパッケージ”のような形態で呼ばれうる。より
具体的な意味は関連した状況の前後関係に従って明確に
なる。
【００１６】
【発明の実施の形態】図面中において実質的に同一の構
成と機能を有する構成要素については、同一の参照符号
を使用する。
成と機能を有する構成要素については、同一の参照符号
を使用する。
【００１７】図１を参照すると、集積回路１５０のボー
ルグリッドアレイは、第１信号配列１００に従って多様
な信号に割り当てられたピン群（例えば、１４４ピン）
１１０からなる。図１において、ピン群１１０に割り当
てられた信号群は、メモリ装置とインタフェースし、動
作させるための信号を示す。アレイ１００のピンまたは
パッドは、行Ａ〜Ｍと列１〜１２に沿って配置される。
各ピン／パッドは、行と列のインデックスとして参照さ
れる。例えば、最も左側の最も下に配置されたピンは１
１０（Ａ，１）として、最も下の行に沿って配置された
ピンは１１０（Ａ）として、４番目の列のピンは１１０
（４）として参照される。
ルグリッドアレイは、第１信号配列１００に従って多様
な信号に割り当てられたピン群（例えば、１４４ピン）
１１０からなる。図１において、ピン群１１０に割り当
てられた信号群は、メモリ装置とインタフェースし、動
作させるための信号を示す。アレイ１００のピンまたは
パッドは、行Ａ〜Ｍと列１〜１２に沿って配置される。
各ピン／パッドは、行と列のインデックスとして参照さ
れる。例えば、最も左側の最も下に配置されたピンは１
１０（Ａ，１）として、最も下の行に沿って配置された
ピンは１１０（Ａ）として、４番目の列のピンは１１０
（４）として参照される。
【００１８】アレイ１００の一部のピン、例えば１１０
（Ｆ、２〜３）及び１１０（Ｆ、１０〜１１）はＮＣと
して割当られる。ＮＣは、集積回路装置の内部に連結さ
れないターミナルであることを意味する。リードフレー
ム形態のパッケージにおいて、ＮＣは特定リードに対す
るワイヤボンディングが形成されていないことを意味す
る。
（Ｆ、２〜３）及び１１０（Ｆ、１０〜１１）はＮＣと
して割当られる。ＮＣは、集積回路装置の内部に連結さ
れないターミナルであることを意味する。リードフレー
ム形態のパッケージにおいて、ＮＣは特定リードに対す
るワイヤボンディングが形成されていないことを意味す
る。
【００１９】ここで、“ピン”という用語は、外部回路
とインタフェースする集積回路のターミナルを意味す
る。ボールグリッドアレイの場合、ピンという用語は、
集積回路のパッドに接触する導電性を有する“ボール”
を含む。或いは、ターミナルという用語は、集積回路か
ら突出したパッドまたは陥没したパッドを含む。突出ま
たは陥没したパッドは、印刷回路基板、または他の外部
回路に組まれた回路網に電気的に連結される。
とインタフェースする集積回路のターミナルを意味す
る。ボールグリッドアレイの場合、ピンという用語は、
集積回路のパッドに接触する導電性を有する“ボール”
を含む。或いは、ターミナルという用語は、集積回路か
ら突出したパッドまたは陥没したパッドを含む。突出ま
たは陥没したパッドは、印刷回路基板、または他の外部
回路に組まれた回路網に電気的に連結される。
【００２０】図２を参照すると、ボールグリッド形状の
集積回路１５０'は、図１の第１信号配列１００と対称
なピン−信号配列１００'からなるピン１１０を含む。
配列１００'の信号割り当て状態は、配列１００の信号
割り当て状態と互いに鏡に映ったように対称（以下、単
に“対称”という）になっている。例えば、ピン１１０
（Ａ、１）及び１１０（Ａ、１２）は、図２の配列１０
０'においてアドレスビットＡ７及びＡ０に各々割り当
てられている。これは、図１の配列１００においてＡ０
及びＡ７が同一のピンに割り当てられた状態と対称であ
る。したがって、メモリコントローラから伝送されたア
ドレスビットＡ０は、図１のピン１１０（Ａ、１）を通
じて図３のアドレスＡ０パッド３１０（１２４）に印加
される一方、図２のピン１１０（Ａ、１２）を通じて図
３のアドレスパッド３１０（９０）に印加される。しか
し、アドレスＡ７パッド３１０（９０）に印加されたア
ドレスビットＡ０は、対称形のパッケージ内のスイッチ
ング回路ＭＵＸを通じてアドレス信号Ａ０として内部回
路に伝送される。
集積回路１５０'は、図１の第１信号配列１００と対称
なピン−信号配列１００'からなるピン１１０を含む。
配列１００'の信号割り当て状態は、配列１００の信号
割り当て状態と互いに鏡に映ったように対称（以下、単
に“対称”という）になっている。例えば、ピン１１０
（Ａ、１）及び１１０（Ａ、１２）は、図２の配列１０
０'においてアドレスビットＡ７及びＡ０に各々割り当
てられている。これは、図１の配列１００においてＡ０
及びＡ７が同一のピンに割り当てられた状態と対称であ
る。したがって、メモリコントローラから伝送されたア
ドレスビットＡ０は、図１のピン１１０（Ａ、１）を通
じて図３のアドレスＡ０パッド３１０（１２４）に印加
される一方、図２のピン１１０（Ａ、１２）を通じて図
３のアドレスパッド３１０（９０）に印加される。しか
し、アドレスＡ７パッド３１０（９０）に印加されたア
ドレスビットＡ０は、対称形のパッケージ内のスイッチ
ング回路ＭＵＸを通じてアドレス信号Ａ０として内部回
路に伝送される。
【００２１】メモリコントローラから伝送されたアドレ
ス信号Ａ７は、図１のピン１１０（Ａ、１２）を通じて
図３のパッド３１０（９０）に印加される一方、図２の
ピン１１０（Ａ、１）を通じて図３のアドレスパッド３
１０（１２４）に印加される。しかし、アドレスパッド
１３０（１２４）に印加されるアドレス信号Ａ７は、対
称形のパッケージ内のスイッチング回路ＭＵＸを通じて
アドレス信号Ａ７として内部回路に伝送される。
ス信号Ａ７は、図１のピン１１０（Ａ、１２）を通じて
図３のパッド３１０（９０）に印加される一方、図２の
ピン１１０（Ａ、１）を通じて図３のアドレスパッド３
１０（１２４）に印加される。しかし、アドレスパッド
１３０（１２４）に印加されるアドレス信号Ａ７は、対
称形のパッケージ内のスイッチング回路ＭＵＸを通じて
アドレス信号Ａ７として内部回路に伝送される。
【００２２】すなわち、図１のピン１１０（Ａ、１）と
図２のピン１１０（Ａ，１２）は、メモリコントローラ
から外部アドレス信号Ａ０を取り込むが、図１のピン１
１０（Ａ、１）が図３のアドレスパッド３１０（１２
４）に連結される一方、図２のピン１１０（Ａ，１２）
は、図１の１１０（Ａ，１２）のように、図３のアドレ
スパッド１３０（９０）に連結される。
図２のピン１１０（Ａ，１２）は、メモリコントローラ
から外部アドレス信号Ａ０を取り込むが、図１のピン１
１０（Ａ、１）が図３のアドレスパッド３１０（１２
４）に連結される一方、図２のピン１１０（Ａ，１２）
は、図１の１１０（Ａ，１２）のように、図３のアドレ
スパッド１３０（９０）に連結される。
【００２３】同じように、図１のピン１１０（Ａ、１
２）と図２のピン１１０（Ａ、１）は、メモリコントロ
ーラから外部アドレス信号Ａ７を取り込むが、図１のピ
ン１１０（Ａ、１２）が図３のアドレスパッド３１０
（９０）に連結される一方、図２のピン１１０（Ａ，
１）は、図１の１１０（Ａ、１２）のように、図３のア
ドレスパッド３１０（１２４）に連結される。
２）と図２のピン１１０（Ａ、１）は、メモリコントロ
ーラから外部アドレス信号Ａ７を取り込むが、図１のピ
ン１１０（Ａ、１２）が図３のアドレスパッド３１０
（９０）に連結される一方、図２のピン１１０（Ａ，
１）は、図１の１１０（Ａ、１２）のように、図３のア
ドレスパッド３１０（１２４）に連結される。
【００２４】外部アドレス信号Ａ７を受信する図２のピ
ン１１０（Ａ、１）が図３のアドレスパッド２１０（１
２４）に連結されても、外部アドレス信号Ａ７は信号Ｓ
ＥＬに応答して図４のスイッチング回路４５０を通じて
アドレス信号Ａ７として内部回路に伝送される。
ン１１０（Ａ、１）が図３のアドレスパッド２１０（１
２４）に連結されても、外部アドレス信号Ａ７は信号Ｓ
ＥＬに応答して図４のスイッチング回路４５０を通じて
アドレス信号Ａ７として内部回路に伝送される。
【００２５】図２のピン１１０（Ａ、１）が外部アドレ
ス信号Ａ７を受信する理由は、基本型のピン配列形態と
対称形のピン配列形態が図５のようなチップパッケージ
に実装された場合に、ピン１１０（Ａ、１２）の位置と
同一であるからである。同じように、図２のピン１１０
（Ａ，２）が外部アドレス信号Ａ０を受信する理由は、
基本型のピン配列形態と対称形のピン配列形態が図５の
ようなチップパッケージに実装された場合に、ピン１１
０（Ａ、１）の位置と同一であるからである。
ス信号Ａ７を受信する理由は、基本型のピン配列形態と
対称形のピン配列形態が図５のようなチップパッケージ
に実装された場合に、ピン１１０（Ａ、１２）の位置と
同一であるからである。同じように、図２のピン１１０
（Ａ，２）が外部アドレス信号Ａ０を受信する理由は、
基本型のピン配列形態と対称形のピン配列形態が図５の
ようなチップパッケージに実装された場合に、ピン１１
０（Ａ、１）の位置と同一であるからである。
【００２６】同様に、データビットＤＱＳ３、ＤＱＳ０
は、配列１００'では、ピン１１０（Ｍ、１）、１１０
（Ｍ、１２）に各々割り当てられ、配列１００では、そ
れと対称形に各々のピンに割り当てられる。
は、配列１００'では、ピン１１０（Ｍ、１）、１１０
（Ｍ、１２）に各々割り当てられ、配列１００では、そ
れと対称形に各々のピンに割り当てられる。
【００２７】したがって、図２の配列１００'でのピン
−信号割り当ては、図１の配列１００でのピン−信号割
り当てに対して対称である。“対称形”及び“基本型”
という用語は、説明の便宜のためのものであり、図１の
配列１００が基本型の配列１００'に対して対称形（互
いに鏡に映った形状の状態）になると表現することがで
きる。
−信号割り当ては、図１の配列１００でのピン−信号割
り当てに対して対称である。“対称形”及び“基本型”
という用語は、説明の便宜のためのものであり、図１の
配列１００が基本型の配列１００'に対して対称形（互
いに鏡に映った形状の状態）になると表現することがで
きる。
【００２８】図１及び図２を再び参照すると、対称軸１
２０は、ピン１１０（６）及び１１０（７）に相当する
６番目の列と７番目の列との間で集積回路１５０を横切
る。対称軸１２０を中心として、図１の配列１００にお
けるピン−信号割り当ては、図２の配列１００'と互い
に対称的である。集積回路１５０のパッドまたはピン１
１０の位置は、軸１２０に対して互いに物理的に対称で
あることが分かる。例えば、ピン１１０（Ａ、６）の物
理的な位置は、軸１２０を中心としてピン１１０（Ａ、
７）の位置と対称である。同じように、他の対称な対の
ピンも、軸１２０を中心として、物理的に互いに対称で
ある。
２０は、ピン１１０（６）及び１１０（７）に相当する
６番目の列と７番目の列との間で集積回路１５０を横切
る。対称軸１２０を中心として、図１の配列１００にお
けるピン−信号割り当ては、図２の配列１００'と互い
に対称的である。集積回路１５０のパッドまたはピン１
１０の位置は、軸１２０に対して互いに物理的に対称で
あることが分かる。例えば、ピン１１０（Ａ、６）の物
理的な位置は、軸１２０を中心としてピン１１０（Ａ、
７）の位置と対称である。同じように、他の対称な対の
ピンも、軸１２０を中心として、物理的に互いに対称で
ある。
【００２９】また、本発明の実施形態では、対称な対を
なす各ピンには、同一の種類の信号が割り当てられてい
る。図１を参照すると、ピン対１１０（Ａ、１＆１２）
のピンは、アドレス信号Ａ０及びＡ７に各々割り当てら
れ、ピン対１１０（Ｂ、１＆１２）のピンは、電圧信号
ＶＲＥＦに割り当てられ、ピン対１１０（Ｃ、１＆１
２）のピンは、データ信号ＤＱ２３及びＤＱ８に各々割
り当てられる。このような類似の信号の割り当ては、本
実施形態のために示したものであり、必ずしも、同種の
信号（例えば、制御信号、アドレス信号、データ信号及
び電圧信号）を互いに対称なピンに割り当てる必要はな
い。
なす各ピンには、同一の種類の信号が割り当てられてい
る。図１を参照すると、ピン対１１０（Ａ、１＆１２）
のピンは、アドレス信号Ａ０及びＡ７に各々割り当てら
れ、ピン対１１０（Ｂ、１＆１２）のピンは、電圧信号
ＶＲＥＦに割り当てられ、ピン対１１０（Ｃ、１＆１
２）のピンは、データ信号ＤＱ２３及びＤＱ８に各々割
り当てられる。このような類似の信号の割り当ては、本
実施形態のために示したものであり、必ずしも、同種の
信号（例えば、制御信号、アドレス信号、データ信号及
び電圧信号）を互いに対称なピンに割り当てる必要はな
い。
【００３０】一般的に、ピンの配置を対称的にすること
は、モジュールボードのレイアウトと配線を単純化する
ことに有利である。ボード上の配線処理を単純にするこ
とは、対称的に配列された多様な種類のピンに対する信
号伝達チャネルの特性を向上させる。
は、モジュールボードのレイアウトと配線を単純化する
ことに有利である。ボード上の配線処理を単純にするこ
とは、対称的に配列された多様な種類のピンに対する信
号伝達チャネルの特性を向上させる。
【００３１】もし、そのような対称形（または鏡形）ピ
ンの配置を利用しなければ、異なる種類の集積回路の間
で、同一のピンに対するインタフェースが複雑になる
か、信号伝達の長さが異なるようになる。例えば、ボー
ドの一面に搭載された集積回路のピンをインタフェース
ための配線の長さがボードの他の面に搭載された集積回
路のピンをインタフェースするための配線の長さと異な
るようになり、信号伝達の特性を低下させる。
ンの配置を利用しなければ、異なる種類の集積回路の間
で、同一のピンに対するインタフェースが複雑になる
か、信号伝達の長さが異なるようになる。例えば、ボー
ドの一面に搭載された集積回路のピンをインタフェース
ための配線の長さがボードの他の面に搭載された集積回
路のピンをインタフェースするための配線の長さと異な
るようになり、信号伝達の特性を低下させる。
【００３２】例えば、第１の集積回路と第２の集積回路
が対向して配置されている場合において、アドレス信号
は第２の集積回路の該当するピンに到達する前に、第１
の集積回路のより近いピンに先に到達しうる。このよう
な伝達時間の差は、同期方式で動作すべきチップを搭載
したメモリモジュールの全体において、望ましくない影
響を与える。
が対向して配置されている場合において、アドレス信号
は第２の集積回路の該当するピンに到達する前に、第１
の集積回路のより近いピンに先に到達しうる。このよう
な伝達時間の差は、同期方式で動作すべきチップを搭載
したメモリモジュールの全体において、望ましくない影
響を与える。
【００３３】さらに、短い配線長は、他の集積回路に伝
達される信号の特性に影響を及ぼすような反響作用を誘
発しうる。同様に、長い配線長は、より近い集積回路に
対して望ましくないインピーダンスの不連続性（impeda
nce discontinuity）を誘発させうる。そのようなイン
ピーダンスの不連続性、例えば、二つの伝送線が接する
ところでの不連続性は、集積回路により受信または送信
される信号の特性に悪影響を及ぶ。
達される信号の特性に影響を及ぼすような反響作用を誘
発しうる。同様に、長い配線長は、より近い集積回路に
対して望ましくないインピーダンスの不連続性（impeda
nce discontinuity）を誘発させうる。そのようなイン
ピーダンスの不連続性、例えば、二つの伝送線が接する
ところでの不連続性は、集積回路により受信または送信
される信号の特性に悪影響を及ぶ。
【００３４】信号の伝達遅延の差を補正するための多様
な方法の１つとして、より短い配線に別途の信号線を追
加することがある。しかし、別途の信号線を追加して配
線を延長することは、より大きなボードスペースを要求
したり、外部のノイズに対して弱くしたり、モジュール
の他の領域への望ましくない信号を伝達したり、モジュ
ールの外部への放射を誘発したりしうる。対称形のピン
配列は、このような問題点を克服する。
な方法の１つとして、より短い配線に別途の信号線を追
加することがある。しかし、別途の信号線を追加して配
線を延長することは、より大きなボードスペースを要求
したり、外部のノイズに対して弱くしたり、モジュール
の他の領域への望ましくない信号を伝達したり、モジュ
ールの外部への放射を誘発したりしうる。対称形のピン
配列は、このような問題点を克服する。
【００３５】図１及び図２を参照すると、１つの例示的
な実施形態としての対称形のピン対を有する集積回路１
００及び１００'は、同一のパッド１００（Ａ−Ｍ，１
−１２）の配列を有する。したがって、互いに向き合う
集積回路のピンは、ボード上で実質的に同一の位置に置
かれた同一の信号線に連結される。このような連結は、
互いに向き合う集積回路の間で同一に割り当てられた信
号を伝達する際の配線長の差を最小化することができ
る。
な実施形態としての対称形のピン対を有する集積回路１
００及び１００'は、同一のパッド１００（Ａ−Ｍ，１
−１２）の配列を有する。したがって、互いに向き合う
集積回路のピンは、ボード上で実質的に同一の位置に置
かれた同一の信号線に連結される。このような連結は、
互いに向き合う集積回路の間で同一に割り当てられた信
号を伝達する際の配線長の差を最小化することができ
る。
【００３６】本発明の実施形態によると、集積回路内に
あるスイッチング回路は、分離されたパッド−ピン配列
構造において、パッドとピンを選択的に連結させる動作
を実行する。このように、互いに異なるピン−信号配列
構造を単一集積回路に形成することによって、同一の工
程を通じて集積回路を組み立てることが可能である。そ
うでなければ、基本型の配列構造と対称形の配列構造の
ために各々別途の工程を実施しなければならない。
あるスイッチング回路は、分離されたパッド−ピン配列
構造において、パッドとピンを選択的に連結させる動作
を実行する。このように、互いに異なるピン−信号配列
構造を単一集積回路に形成することによって、同一の工
程を通じて集積回路を組み立てることが可能である。そ
うでなければ、基本型の配列構造と対称形の配列構造の
ために各々別途の工程を実施しなければならない。
【００３７】図３を参照すると、組み立て工程の中間段
階における集積回路３００（または基板３００）は、そ
のエッジに配置されたパッド３１０を含む。複数のパッ
ド３１０（１〜１６６）は、基板のエッジまたは端部３
２０に沿って配置される。このような形態のパッド配列
を“エッジパッド配列”または“エッジパッド構造”と
いうことができる。この状態で、組み立て工程をさらに
進めると、基板３００は、後に形成される図１及び図２
に示したボールグリッドアレイ配列１００及び１００'
のピン１１０にパッド３１０を連結する付加的な伝送線
が形成される。
階における集積回路３００（または基板３００）は、そ
のエッジに配置されたパッド３１０を含む。複数のパッ
ド３１０（１〜１６６）は、基板のエッジまたは端部３
２０に沿って配置される。このような形態のパッド配列
を“エッジパッド配列”または“エッジパッド構造”と
いうことができる。この状態で、組み立て工程をさらに
進めると、基板３００は、後に形成される図１及び図２
に示したボールグリッドアレイ配列１００及び１００'
のピン１１０にパッド３１０を連結する付加的な伝送線
が形成される。
【００３８】図３に示したように、本発明の実施形態に
よると、集積回路３００の内部回路は、集積回路２００
の互いに異なるボンディングパッド３１０の間で、二種
類の異なる信号を選択的に伝送する。基板３００の互い
に異なるボンディングパッド３１０は、ボールグリッド
アレイ１００及び１００'（図１及び図２）に示した各
々の対称形のピン１１０に結合される。例えば、中間層
（例えば、半導体物質、誘電物質、金属、連結用の開口
など）は、集積回路３００の表面と集積回路１５０及び
１５０'のボールグリッドアレイ１００及び１００'に置
かれたピン１１０との間で電気的な連結をするための媒
介機能を果たす。
よると、集積回路３００の内部回路は、集積回路２００
の互いに異なるボンディングパッド３１０の間で、二種
類の異なる信号を選択的に伝送する。基板３００の互い
に異なるボンディングパッド３１０は、ボールグリッド
アレイ１００及び１００'（図１及び図２）に示した各
々の対称形のピン１１０に結合される。例えば、中間層
（例えば、半導体物質、誘電物質、金属、連結用の開口
など）は、集積回路３００の表面と集積回路１５０及び
１５０'のボールグリッドアレイ１００及び１００'に置
かれたピン１１０との間で電気的な連結をするための媒
介機能を果たす。
【００３９】特に、本発明の実施形態では、図１乃至図
３に示したように、アドレス信号Ａ７のためのボンディ
ングパッド３１０（９０）がボールグリッドアレイ１０
０のピン１１０（Ａ，１２）に中間層（図示せず）を通
じて連結されて、外部のアドレス信号Ａ７を受信するよ
うになっている。同じように、アドレス信号Ａ０のため
の集積回路３００のボンディングパッド３１０（１２
４）は、基本型のボールグリッドアレイ１００のピン１
１０（Ａ、１）に連結されて外部のアドレス信号Ａ０を
受信する。
３に示したように、アドレス信号Ａ７のためのボンディ
ングパッド３１０（９０）がボールグリッドアレイ１０
０のピン１１０（Ａ，１２）に中間層（図示せず）を通
じて連結されて、外部のアドレス信号Ａ７を受信するよ
うになっている。同じように、アドレス信号Ａ０のため
の集積回路３００のボンディングパッド３１０（１２
４）は、基本型のボールグリッドアレイ１００のピン１
１０（Ａ、１）に連結されて外部のアドレス信号Ａ０を
受信する。
【００４０】一方、対称形の配列１００'において、集
積回路３００のボンディングパッド３１０（９０）はピ
ン１１０（Ａ、１２）に連結され、図１のピン１１０
（Ａ、１）と共に外部アドレス信号Ａ０を受信する。そ
して、基板３００のボンディングパッド３１０（１２
４）は、ピン１１０（Ａ、１）に連結されて、図１のピ
ン１１０（Ａ、１２）と共に外部アドレス信号Ａ７を受
信する。集積回路の内部で選択的な信号伝送を制御する
回路は、ボンディングパッド（例えば、３１０（９０）
及び３１０（１２４））と、ピン（例えば１１０（Ａ、
１２）及び１１０（Ａ、１））に対する信号割り当てを
決める。
積回路３００のボンディングパッド３１０（９０）はピ
ン１１０（Ａ、１２）に連結され、図１のピン１１０
（Ａ、１）と共に外部アドレス信号Ａ０を受信する。そ
して、基板３００のボンディングパッド３１０（１２
４）は、ピン１１０（Ａ、１）に連結されて、図１のピ
ン１１０（Ａ、１２）と共に外部アドレス信号Ａ７を受
信する。集積回路の内部で選択的な信号伝送を制御する
回路は、ボンディングパッド（例えば、３１０（９０）
及び３１０（１２４））と、ピン（例えば１１０（Ａ、
１２）及び１１０（Ａ、１））に対する信号割り当てを
決める。
【００４１】メモリモジュールにおいて、データ、電源
電圧及び接地電圧用のピンは、基本型のピン配列構造と
対称形のピン配列構造との間で再経路設定をする必要が
ない場合がある。例えば、図１に示したように、接地電
圧Ｖｓｓはピン１１０（Ｄ、５）、１１０（Ｄ、６）及
び１１０（Ｄ、８）に割り当てられる。そのような信号
割り当ては、基本型のピン配列構造と対称形のピン配列
構造に対して同一に適用される。データビットに対して
も同一である。一方、メモリ装置内において、与えられ
たワードの特定データビットに対する正確な列の位置は
重要でない可能性もある。したがって、パッケージまた
は集積回路のピンに割り当てられるデータワードの特定
データビットは、基本型のピン配列と対称形のピン配列
の間で再経路設定を必要としない場合がある。
電圧及び接地電圧用のピンは、基本型のピン配列構造と
対称形のピン配列構造との間で再経路設定をする必要が
ない場合がある。例えば、図１に示したように、接地電
圧Ｖｓｓはピン１１０（Ｄ、５）、１１０（Ｄ、６）及
び１１０（Ｄ、８）に割り当てられる。そのような信号
割り当ては、基本型のピン配列構造と対称形のピン配列
構造に対して同一に適用される。データビットに対して
も同一である。一方、メモリ装置内において、与えられ
たワードの特定データビットに対する正確な列の位置は
重要でない可能性もある。したがって、パッケージまた
は集積回路のピンに割り当てられるデータワードの特定
データビットは、基本型のピン配列と対称形のピン配列
の間で再経路設定を必要としない場合がある。
【００４２】データビットは、ある実施形態では互いに
対称的に割り当てられなくてもよいが、図１及び図２の
実施形態に示した配列１００及び１００'では、データ
ビットが対称的になっている。データビットが対称的な
配列は、データ伝送のためのタイミング管理を厳密にす
べきである場合、例えば、高速動作または同期式のデー
タ伝送を要する場合に有利である。
対称的に割り当てられなくてもよいが、図１及び図２の
実施形態に示した配列１００及び１００'では、データ
ビットが対称的になっている。データビットが対称的な
配列は、データ伝送のためのタイミング管理を厳密にす
べきである場合、例えば、高速動作または同期式のデー
タ伝送を要する場合に有利である。
【００４３】アドレス及び制御信号については、データ
信号に比べて、集積回路内の指定された内部回路への経
路設定に対する要求が強い。基本型のピン配列構造また
は対称形のピン配列構造において、もし指定された信号
を受信するために内部回路を選択的にスイッチングする
回路がないとすると、前述した媒介層（または中間層）
のみによってチップパッドレイアウトから基本型のピン
配列構造または対称形のピン配列構造に至る再経路設定
をしなければならない。
信号に比べて、集積回路内の指定された内部回路への経
路設定に対する要求が強い。基本型のピン配列構造また
は対称形のピン配列構造において、もし指定された信号
を受信するために内部回路を選択的にスイッチングする
回路がないとすると、前述した媒介層（または中間層）
のみによってチップパッドレイアウトから基本型のピン
配列構造または対称形のピン配列構造に至る再経路設定
をしなければならない。
【００４４】媒介構造が有する短所としては、基本型の
ピン配列または鏡形のピン配列の集積回路を各々別個の
組み立て工程により製作しなければならないことであ
る。例えば、基本型のピン配列と対称形のピン配列とで
は、互いに異なる媒介層の構造（図示せず）を通じてボ
ンディングパッドとピンが互いに電気的に連結される。
そして、ピンの数が増加すれば、媒介層からなる再経路
設定の回路の構成がさらに複雑になる。
ピン配列または鏡形のピン配列の集積回路を各々別個の
組み立て工程により製作しなければならないことであ
る。例えば、基本型のピン配列と対称形のピン配列とで
は、互いに異なる媒介層の構造（図示せず）を通じてボ
ンディングパッドとピンが互いに電気的に連結される。
そして、ピンの数が増加すれば、媒介層からなる再経路
設定の回路の構成がさらに複雑になる。
【００４５】さらに、そのような媒介層を有する半導体
装置の電気的な特性は、動作周波数の増加に従って影響
を受ける。動作周波数が増加すると、入出力ライン間の
長さの差による影響が顕著になる。その結果、鏡形のピ
ン−信号配列を設定するための媒介構造を有する半導体
装置の内部回路に対する信号遅延は、基本型のピン−信
号配列の半導体装置の内部回路に対する信号遅延との間
に差が生じる。一方、本発明の実施形態では、内部のス
イッチング回路が内部回路のピンに対して割り当てられ
た信号を選択的に設定する。したがって、本発明の実施
形態では、前述の媒介用の回路が必要ではなく、配線の
長さの差、信号の相互カップリング及びノイズなどを誘
発する媒介構造による問題を解消することができる。
装置の電気的な特性は、動作周波数の増加に従って影響
を受ける。動作周波数が増加すると、入出力ライン間の
長さの差による影響が顕著になる。その結果、鏡形のピ
ン−信号配列を設定するための媒介構造を有する半導体
装置の内部回路に対する信号遅延は、基本型のピン−信
号配列の半導体装置の内部回路に対する信号遅延との間
に差が生じる。一方、本発明の実施形態では、内部のス
イッチング回路が内部回路のピンに対して割り当てられ
た信号を選択的に設定する。したがって、本発明の実施
形態では、前述の媒介用の回路が必要ではなく、配線の
長さの差、信号の相互カップリング及びノイズなどを誘
発する媒介構造による問題を解消することができる。
【００４６】しかし、動作周波数が増加することによっ
て、広い動作周波数領域にわたって集積回路またはメモ
リモジュールの動作性を維持するために、前述のよう
に、媒介構造の採用を考慮する必要がある。
て、広い動作周波数領域にわたって集積回路またはメモ
リモジュールの動作性を維持するために、前述のよう
に、媒介構造の採用を考慮する必要がある。
【００４７】集積回路の内部の入出力ラインは、信号の
特性と信号伝達構造に影響を及ぼす。集積回路の内部回
路に信号が到達するために、信号は、入出力インタフェ
ース、入出力インタフェースからスイッチング回路に至
る第１経路、スイッチング回路とスイッチング回路から
内部回路に至る他の経路を通過する。そして、媒介用の
配線の間またはボードレイアウトでの電気的な配線の長
さの差が基本型及び鏡形のピン配列の半導体装置の内部
回路に到達する信号の特性に影響を与えるので、集積回
路の内部経路を設定することに関する困難性が存在す
る。このような経路上の差は、信号のスルーレート（ｓ
ｌｅｗ ｒａｔｅ）、信号伝達上の不整合（ｍｉｓｃｏ
ｒｒｅｌａｔｉｏｎ）、信号反射特性の不一致、インピ
ーダンスの不連続性、伝達損失または予想外のＲ／Ｃ遅
延などを誘発する。
特性と信号伝達構造に影響を及ぼす。集積回路の内部回
路に信号が到達するために、信号は、入出力インタフェ
ース、入出力インタフェースからスイッチング回路に至
る第１経路、スイッチング回路とスイッチング回路から
内部回路に至る他の経路を通過する。そして、媒介用の
配線の間またはボードレイアウトでの電気的な配線の長
さの差が基本型及び鏡形のピン配列の半導体装置の内部
回路に到達する信号の特性に影響を与えるので、集積回
路の内部経路を設定することに関する困難性が存在す
る。このような経路上の差は、信号のスルーレート（ｓ
ｌｅｗ ｒａｔｅ）、信号伝達上の不整合（ｍｉｓｃｏ
ｒｒｅｌａｔｉｏｎ）、信号反射特性の不一致、インピ
ーダンスの不連続性、伝達損失または予想外のＲ／Ｃ遅
延などを誘発する。
【００４８】図４を参照すると、本発明の実施形態にお
いては、内部回路１５０に属する第１及び第２内部回路
４１０及び４２０は、スイッチング回路４５０の選択状
態にしたがってパッド４３０及び４４０または４４０及
び４３０を各々通じて信号を取り込む。本実施形態で
は、スイッチング回路４５０がマルチプレクサ４５０Ａ
及び４５０Ｂからなる。マルチプレクサ４５０Ａは、第
１内部回路４１０の入力４６０Ａに連結されていて、制
御線４７０の制御信号に従ってパッド４３０またはパッ
ド４４０の信号を取り込む。マルチプレクサ４５０Ｂ
は、第２内部回路４２０の入力４６０Ｂに連結されてい
て、制御線４７０の制御信号に従ってパッド４４０また
はパッド４３０の信号を取り込む。制御回路４８０は、
マルチプレクサ４５０Ａ及び４５０Ｂの駆動状態を設定
するための制御信号を発生する。
いては、内部回路１５０に属する第１及び第２内部回路
４１０及び４２０は、スイッチング回路４５０の選択状
態にしたがってパッド４３０及び４４０または４４０及
び４３０を各々通じて信号を取り込む。本実施形態で
は、スイッチング回路４５０がマルチプレクサ４５０Ａ
及び４５０Ｂからなる。マルチプレクサ４５０Ａは、第
１内部回路４１０の入力４６０Ａに連結されていて、制
御線４７０の制御信号に従ってパッド４３０またはパッ
ド４４０の信号を取り込む。マルチプレクサ４５０Ｂ
は、第２内部回路４２０の入力４６０Ｂに連結されてい
て、制御線４７０の制御信号に従ってパッド４４０また
はパッド４３０の信号を取り込む。制御回路４８０は、
マルチプレクサ４５０Ａ及び４５０Ｂの駆動状態を設定
するための制御信号を発生する。
【００４９】図４において、バッファ４９０及び４９６
は、スイッチング回路４５０とパッド４３０及び４４０
との間の信号経路上に直列に配置される。本実施形態の
１つの特徴によると、バッファ４９０及び４９６は、入
出力パッド４３０及び４４０に近い位置に配置される。
例えば、パッド４３０とそれに対応するバッファ４５０
との間の伝送線４９２の長さは、数μｍより短く設計さ
れることが望ましい。一方、バッファ４９０とスイッチ
ング回路４５０との間の伝送線の長さは、数μｍより長
く設計されうる。本実施形態では、バッファがスイッチ
ング回路よりパッドに電気的により近い位置に配置され
るようにする。すなわち、バッファ４９６は、スイッチ
ング回路４５０よりもパッド４４０に近い位置に配置す
る。
は、スイッチング回路４５０とパッド４３０及び４４０
との間の信号経路上に直列に配置される。本実施形態の
１つの特徴によると、バッファ４９０及び４９６は、入
出力パッド４３０及び４４０に近い位置に配置される。
例えば、パッド４３０とそれに対応するバッファ４５０
との間の伝送線４９２の長さは、数μｍより短く設計さ
れることが望ましい。一方、バッファ４９０とスイッチ
ング回路４５０との間の伝送線の長さは、数μｍより長
く設計されうる。本実施形態では、バッファがスイッチ
ング回路よりパッドに電気的により近い位置に配置され
るようにする。すなわち、バッファ４９６は、スイッチ
ング回路４５０よりもパッド４４０に近い位置に配置す
る。
【００５０】パッド４３０及び４４０は、ボールグリッ
ドアレイの配列内で互いに対称になっている（例えば、
図１及び図２のパッド１１０に相当する）。また、前記
パッドは、エッジ形のパッド配列の基板のエッジに沿っ
て配列されうる（図３のパッド３１０に該当する）。ま
た、エッジ形のパッドは、基板の対称軸（または鏡軸）
を中心として互いに対称に配置されうる。
ドアレイの配列内で互いに対称になっている（例えば、
図１及び図２のパッド１１０に相当する）。また、前記
パッドは、エッジ形のパッド配列の基板のエッジに沿っ
て配列されうる（図３のパッド３１０に該当する）。ま
た、エッジ形のパッドは、基板の対称軸（または鏡軸）
を中心として互いに対称に配置されうる。
【００５１】基本型の配列構造のパッケージのために、
マルチプレクサ４５０Ａは、バッファ４９０を通過する
パッド４３０の信号に連結されて第１内部回路４１０へ
の経路を設定するように配置される。また、マルチプレ
クサ４５０Ｂは、バッファ４９６を通過するパッド４４
０の信号に連結されて第２内部回路４２０への経路を設
定するように配置される。
マルチプレクサ４５０Ａは、バッファ４９０を通過する
パッド４３０の信号に連結されて第１内部回路４１０へ
の経路を設定するように配置される。また、マルチプレ
クサ４５０Ｂは、バッファ４９６を通過するパッド４４
０の信号に連結されて第２内部回路４２０への経路を設
定するように配置される。
【００５２】対称形の配列を設定するために、制御回路
４８０は、制御線４７０に制御信号を提供し、マルチプ
レクサ４５０Ａ及び４５０Ｂは、互いに選択的に動作す
る。マルチプレクサ４５０Ａがパッド４３０からの信号
を第２内部回路４２０に伝達する一方、マルチプレクサ
４５０Ｂはパッド４４０からの信号を第１内部回路４１
０に伝達する。
４８０は、制御線４７０に制御信号を提供し、マルチプ
レクサ４５０Ａ及び４５０Ｂは、互いに選択的に動作す
る。マルチプレクサ４５０Ａがパッド４３０からの信号
を第２内部回路４２０に伝達する一方、マルチプレクサ
４５０Ｂはパッド４４０からの信号を第１内部回路４１
０に伝達する。
【００５３】バッファ４９０及び４９６は、電圧コンバ
ーターを含みうる。バッファは、集積回路の外部から提
供されるＴＴＬレベルの信号をＣＭＯＳレベルに変換し
て内部回路を駆動する。外部の信号源から入力される信
号は信号レベルが低いかもしれないので、ボード上の集
積回路で使用されるためには、バッファリングが必要で
あるかもしれない。
ーターを含みうる。バッファは、集積回路の外部から提
供されるＴＴＬレベルの信号をＣＭＯＳレベルに変換し
て内部回路を駆動する。外部の信号源から入力される信
号は信号レベルが低いかもしれないので、ボード上の集
積回路で使用されるためには、バッファリングが必要で
あるかもしれない。
【００５４】内部回路４１０（または４２０）からの入
出力信号経路４９２及び４９４〜４６０Ａ（または４９
４〜４６０Ｂ）は、内部回路の他の回路の近くの領域に
おいて交差するように、または長く配置されうる。これ
らの他の回路は、入出力経路上の信号に容量性または誘
導性の結合によって影響を及ぼしうる。入出力経路に対
するノイズの結合成分は、集積回路に到達する信号の特
性を低下させる。入出力パッドに近い領域で信号をバッ
ファリングすることによって、単一ボード上の集積回路
から伝送される信号レベルをさらに大きい駆動能力で提
供することが可能である。
出力信号経路４９２及び４９４〜４６０Ａ（または４９
４〜４６０Ｂ）は、内部回路の他の回路の近くの領域に
おいて交差するように、または長く配置されうる。これ
らの他の回路は、入出力経路上の信号に容量性または誘
導性の結合によって影響を及ぼしうる。入出力経路に対
するノイズの結合成分は、集積回路に到達する信号の特
性を低下させる。入出力パッドに近い領域で信号をバッ
ファリングすることによって、単一ボード上の集積回路
から伝送される信号レベルをさらに大きい駆動能力で提
供することが可能である。
【００５５】前記バッファはまた、逆方向の信号遮断の
機能を提供する。内部回路に提供される信号（例えば、
集積回路の外部のローレベル信号に比較してハイレベル
である）は、内部回路内で一定のレベルに維持される。
もし、バッファを使用しなければ、他の伝送線にカップ
リングされた内部信号が、集積回路の外部回路に連結さ
れた該伝送線に通って外部に伝搬されうる。結果的に、
信号経路上に配置されたバッファは、そのような（ノイ
ズ成分の）信号が外部に伝達される程度を減らすための
逆遮断機能を提供する。
機能を提供する。内部回路に提供される信号（例えば、
集積回路の外部のローレベル信号に比較してハイレベル
である）は、内部回路内で一定のレベルに維持される。
もし、バッファを使用しなければ、他の伝送線にカップ
リングされた内部信号が、集積回路の外部回路に連結さ
れた該伝送線に通って外部に伝搬されうる。結果的に、
信号経路上に配置されたバッファは、そのような（ノイ
ズ成分の）信号が外部に伝達される程度を減らすための
逆遮断機能を提供する。
【００５６】前述の実施形態において、集積回路の内部
回路に送られる入出力パッド（例えば、４３０及び４４
０）からの信号をバッファリングするものとして説明し
た。しかし、本発明の範囲は他の種類のバッファも含
む。例えば、バッファは、内部から信号を受けた後に、
入出力パッドを通じて集積回路の外部に信号を伝達する
ように構成されることができる。このような場合に、バ
ッファは、ＣＭＯＳレベルの内部信号をＴＴＬレベルの
外部信号に変換しうる。また、この場合においても、集
積回路の外部から入出力信号経路を通じて集積回路の内
部に流入されるノイズ成分の信号に対する遮断機能を果
たす。
回路に送られる入出力パッド（例えば、４３０及び４４
０）からの信号をバッファリングするものとして説明し
た。しかし、本発明の範囲は他の種類のバッファも含
む。例えば、バッファは、内部から信号を受けた後に、
入出力パッドを通じて集積回路の外部に信号を伝達する
ように構成されることができる。このような場合に、バ
ッファは、ＣＭＯＳレベルの内部信号をＴＴＬレベルの
外部信号に変換しうる。また、この場合においても、集
積回路の外部から入出力信号経路を通じて集積回路の内
部に流入されるノイズ成分の信号に対する遮断機能を果
たす。
【００５７】図１及び図２及び図４及び図５を参照する
と、基本型１５０または対称形のピン−信号配列１５
０'の半導体装置または集積回路は、ボード５１０の両
面に搭載される。ここで、各集積回路１５０または１５
０'で互いに対称なピン１１０（Ｋ、５）及び１１０
（Ｋ、８）は、互いに向き合っており、ボード５１０に
より互いに連結される。
と、基本型１５０または対称形のピン−信号配列１５
０'の半導体装置または集積回路は、ボード５１０の両
面に搭載される。ここで、各集積回路１５０または１５
０'で互いに対称なピン１１０（Ｋ、５）及び１１０
（Ｋ、８）は、互いに向き合っており、ボード５１０に
より互いに連結される。
【００５８】ボード５１０は、集積回路１５０及び１５
０'のピン１１０に対する電気的なインタフェースのた
めのパッド（例えば、図６及び図７の５６０及び５６
２）を搭載している。伝送線５２２、５２４、５３０及
び５３２は、基本型及び対称形の配列１００及び１０
０'において割り当てられたピンに対して互いに異なる
信号を伝達する。例えば、信号ＤＱ１は、図５に示した
メモリコントローラ５４０で発生される。ボード５１０
は、信号ＤＱ１を伝送線５３０を通して基本型及び対称
形の配列１００及び１００'の該当するピン１１０
（Ｋ、５）及び１１０（Ｋ、８）に各々伝達する。図６
を参照すると、ボードに搭載されたパッド５６０及び５
６２は、対称形の対の集積回路の対称形のピンを各々イ
ンタフェースする。パッド５６０及び５６２は、対向し
たピンに近い位置に配置された導電性の物質を通じて互
いに連結される。すなわち、対称形のピンのためのパッ
ド５６０及び５６２は、ボードを貫通する連結通路５３
１により互いに連結される。
０'のピン１１０に対する電気的なインタフェースのた
めのパッド（例えば、図６及び図７の５６０及び５６
２）を搭載している。伝送線５２２、５２４、５３０及
び５３２は、基本型及び対称形の配列１００及び１０
０'において割り当てられたピンに対して互いに異なる
信号を伝達する。例えば、信号ＤＱ１は、図５に示した
メモリコントローラ５４０で発生される。ボード５１０
は、信号ＤＱ１を伝送線５３０を通して基本型及び対称
形の配列１００及び１００'の該当するピン１１０
（Ｋ、５）及び１１０（Ｋ、８）に各々伝達する。図６
を参照すると、ボードに搭載されたパッド５６０及び５
６２は、対称形の対の集積回路の対称形のピンを各々イ
ンタフェースする。パッド５６０及び５６２は、対向し
たピンに近い位置に配置された導電性の物質を通じて互
いに連結される。すなわち、対称形のピンのためのパッ
ド５６０及び５６２は、ボードを貫通する連結通路５３
１により互いに連結される。
【００５９】図７はモジュールボード上でパッドを連結
するための、図６の構造と類似した連結通路５６４を示
す。本実施形態において、ピン１１０（Ｋ、８）及び１
１０（Ｋ、５）は、図１及び図２と関連して先に説明し
たように、配列１００及び１００'の信号ＤＱ１に結合
される図６のガルウィング（ｇｕｌｌ ｗｉｎｇ）形態
のパッケージにおけるピンを示すためである。配列１０
０のＤＱ１（Ｋ、５）は、図３のＤＱ１パッド３１０
（８）に連結され、配列１００'のＤＱ１（Ｋ、８）
は、図１のＤＱ３０（Ｋ、８）のようにＤＱ３０パッド
３１０（３８）に連結される。
するための、図６の構造と類似した連結通路５６４を示
す。本実施形態において、ピン１１０（Ｋ、８）及び１
１０（Ｋ、５）は、図１及び図２と関連して先に説明し
たように、配列１００及び１００'の信号ＤＱ１に結合
される図６のガルウィング（ｇｕｌｌ ｗｉｎｇ）形態
のパッケージにおけるピンを示すためである。配列１０
０のＤＱ１（Ｋ、５）は、図３のＤＱ１パッド３１０
（８）に連結され、配列１００'のＤＱ１（Ｋ、８）
は、図１のＤＱ３０（Ｋ、８）のようにＤＱ３０パッド
３１０（３８）に連結される。
【００６０】このようなボードでの結合構造により、基
本型及び対称形の配列１００及び１００'における対称
形のピンは、互いに電気的に連結されて、信号原、例え
ば、メモリコントローラ５４０または他のチップセット
から実質的に同一の位置で同一の信号を受信することが
できる。基本型及び対称形の配列１００及び１００'に
おいて、各信号経路上の伝達距離は実質的に同一に維持
される。本実施形態では、連結通路による多少の差があ
る（すなわち、経路５３０と各パッド５６０及び５６２
との間の連結構造が少し異なる）。また、回路ボード
（例えば、薄い層からなるボード）内の中間層の経路５
３０は、ほぼ中間で連結通路５３１と結合する。
本型及び対称形の配列１００及び１００'における対称
形のピンは、互いに電気的に連結されて、信号原、例え
ば、メモリコントローラ５４０または他のチップセット
から実質的に同一の位置で同一の信号を受信することが
できる。基本型及び対称形の配列１００及び１００'に
おいて、各信号経路上の伝達距離は実質的に同一に維持
される。本実施形態では、連結通路による多少の差があ
る（すなわち、経路５３０と各パッド５６０及び５６２
との間の連結構造が少し異なる）。また、回路ボード
（例えば、薄い層からなるボード）内の中間層の経路５
３０は、ほぼ中間で連結通路５３１と結合する。
【００６１】図５〜７に示したように、対称形の対１５
０及び１５０'の集積回路の基本型及び対称形の配列を
構成するために、各装置の制御回路４８０（図４参照）
は、基本型及び対称形の制御信号を設定するようにプロ
グラムされる。集積回路１５０の制御回路４８０は、基
本型の配列構造のための制御信号を発生するようにプロ
グラムされる。伝送線４７０上の制御信号は、マルチプ
レクサ４５０Ａを選択的に駆動して内部回路４１０の入
力４６０Ａとピン４３０との間の信号経路を設定する。
マルチプレクサ４５０Ｂは、内部回路４２０の入力４６
０Ｂとピン４４０との間の第２信号経路を設定する。
０及び１５０'の集積回路の基本型及び対称形の配列を
構成するために、各装置の制御回路４８０（図４参照）
は、基本型及び対称形の制御信号を設定するようにプロ
グラムされる。集積回路１５０の制御回路４８０は、基
本型の配列構造のための制御信号を発生するようにプロ
グラムされる。伝送線４７０上の制御信号は、マルチプ
レクサ４５０Ａを選択的に駆動して内部回路４１０の入
力４６０Ａとピン４３０との間の信号経路を設定する。
マルチプレクサ４５０Ｂは、内部回路４２０の入力４６
０Ｂとピン４４０との間の第２信号経路を設定する。
【００６２】互いに向き合う集積回路の制御回路は、対
称形の配列１００'の信号−ピン割り当て状態を設定す
るようにプログラムされる。伝送線４７０上の対称形の
制御信号を利用して、マルチプレクサ４５０Ａは、内部
回路４１０の入力４６０Ａとピン４４０との間の信号経
路を設定し、マルチプレクサ４５０Ｂは、内部回路４２
０の入力４６０Ｂとピン４３０との間の信号経路を設定
する。
称形の配列１００'の信号−ピン割り当て状態を設定す
るようにプログラムされる。伝送線４７０上の対称形の
制御信号を利用して、マルチプレクサ４５０Ａは、内部
回路４１０の入力４６０Ａとピン４４０との間の信号経
路を設定し、マルチプレクサ４５０Ｂは、内部回路４２
０の入力４６０Ｂとピン４３０との間の信号経路を設定
する。
【００６３】図８を参照すると、マルチプレクサ４５０
Ａ及び４５０Ｂの各々は、二つの伝送ゲートと一つのイ
ンバーターで構成される。例えば、マルチプレクサ４５
０Ａは、２：１の選択比を有する伝送ゲート６１０及び
６２０を含む。伝送ゲート６１０は、第１内部回路４１
０の入力になるノード４６０Ａとバッファ４９０の出力
に連結されるノード４９４との間に連結されるゲート制
御型のチャネルを有する。伝送ゲート６２０は、ノード
４６０ａとバッファ４９６との間の信号経路に直列に連
結されたチャネルを有する。伝送ゲート６１０のＰ型の
チャネルは制御信号に直接的に接続され、Ｎ型のチャネ
ルはインバーター６５０を通じて前記制御信号に接続さ
れる。伝送線４７０の制御信号は、伝送ゲート６１０と
相補的な方式により伝送ゲート６２０を駆動する。すな
わち、伝送ゲート６２０のＮ型のチャネルは制御信号に
直接的に接続され、Ｐ型のチャネルはインバーター６５
０を通じて前記制御信号に接続される。
Ａ及び４５０Ｂの各々は、二つの伝送ゲートと一つのイ
ンバーターで構成される。例えば、マルチプレクサ４５
０Ａは、２：１の選択比を有する伝送ゲート６１０及び
６２０を含む。伝送ゲート６１０は、第１内部回路４１
０の入力になるノード４６０Ａとバッファ４９０の出力
に連結されるノード４９４との間に連結されるゲート制
御型のチャネルを有する。伝送ゲート６２０は、ノード
４６０ａとバッファ４９６との間の信号経路に直列に連
結されたチャネルを有する。伝送ゲート６１０のＰ型の
チャネルは制御信号に直接的に接続され、Ｎ型のチャネ
ルはインバーター６５０を通じて前記制御信号に接続さ
れる。伝送線４７０の制御信号は、伝送ゲート６１０と
相補的な方式により伝送ゲート６２０を駆動する。すな
わち、伝送ゲート６２０のＮ型のチャネルは制御信号に
直接的に接続され、Ｐ型のチャネルはインバーター６５
０を通じて前記制御信号に接続される。
【００６４】同様に、マルチプレクサ４５０Ｂは、二つ
の伝送ゲート６３０及び６４０と一つのインバーター６
６０で構成され、出力４６０Ｂと二つの入力（バッファ
４９０からの入力及びバッファ４９６からの入力）に対
して２：１の選択比で動作する。伝送ゲート６３０は、
ノード４６０Ｂとバッファ４９６との間に直列に連結さ
れており、伝送ゲート６４０は、ノード４６０Ｂとバッ
ファ４９０との間に直列に連結されている。伝送ゲート
６３０及び６４０のＰ型及びＮ型のチャネルは、前述の
伝送ゲート６１０及び６２０の場合のように、伝送線４
７０上の制御信号により駆動される。
の伝送ゲート６３０及び６４０と一つのインバーター６
６０で構成され、出力４６０Ｂと二つの入力（バッファ
４９０からの入力及びバッファ４９６からの入力）に対
して２：１の選択比で動作する。伝送ゲート６３０は、
ノード４６０Ｂとバッファ４９６との間に直列に連結さ
れており、伝送ゲート６４０は、ノード４６０Ｂとバッ
ファ４９０との間に直列に連結されている。伝送ゲート
６３０及び６４０のＰ型及びＮ型のチャネルは、前述の
伝送ゲート６１０及び６２０の場合のように、伝送線４
７０上の制御信号により駆動される。
【００６５】図８を参照すると、本実施形態では、ハイ
レベルの制御信号は、入出力パッド４４０と内部ノード
４６０Ａとの間の第１信号経路と、入出力パッド４３０
と内部ノード４６０Ｂとの間の第２信号経路を設定す
る。一方、ローレベルの制御信号は、入出力パッド４３
０と内部ノード４６０Ａとの間の第１信号経路と、入出
力パッド４４０と内部ノード４６０Ｂとの間の第２信号
経路を設定する。
レベルの制御信号は、入出力パッド４４０と内部ノード
４６０Ａとの間の第１信号経路と、入出力パッド４３０
と内部ノード４６０Ｂとの間の第２信号経路を設定す
る。一方、ローレベルの制御信号は、入出力パッド４３
０と内部ノード４６０Ａとの間の第１信号経路と、入出
力パッド４４０と内部ノード４６０Ｂとの間の第２信号
経路を設定する。
【００６６】図９及び図１１を参照すると、制御回路４
８０（図４参照）は、スイッチング回路（すなわち、マ
ルチプレクサ４５０）を選択的に駆動する制御信号を設
定するためのプログラム可能な回路要素を含む。このプ
ログラム要素は、ウェハ段階、パッケージ段階、モジュ
ール段階、またはこれらの結合段階でプログラムされ
る。例えば、プログラム要素は、ボンディングワイヤ、
ヒューズ、オッション回路、ラッチ、フラッシュセルま
たはそれと類似なものを含む。
８０（図４参照）は、スイッチング回路（すなわち、マ
ルチプレクサ４５０）を選択的に駆動する制御信号を設
定するためのプログラム可能な回路要素を含む。このプ
ログラム要素は、ウェハ段階、パッケージ段階、モジュ
ール段階、またはこれらの結合段階でプログラムされ
る。例えば、プログラム要素は、ボンディングワイヤ、
ヒューズ、オッション回路、ラッチ、フラッシュセルま
たはそれと類似なものを含む。
【００６７】図９を参照すると、配線（またはボンディ
ングワイヤ）７４０は、伝送線に連結されるワイヤボン
ド構造になっている。ボンディングワイヤがボンディン
グパッド７１０に連結されると、制御信号は、インバー
ター７１４を通じてローレベルになる。一方、ボンディ
ングワイヤが接地パッド７３０に連結されると、制御信
号は、インバーター７１４を通じてハイレベルになる。
ングワイヤ）７４０は、伝送線に連結されるワイヤボン
ド構造になっている。ボンディングワイヤがボンディン
グパッド７１０に連結されると、制御信号は、インバー
ター７１４を通じてローレベルになる。一方、ボンディ
ングワイヤが接地パッド７３０に連結されると、制御信
号は、インバーター７１４を通じてハイレベルになる。
【００６８】図９において、配線７４０は、他の形態の
連結構造、例えばソルダを通じて形成されることができ
る。集積回路１５０（図９の点線で表示された部分）
は、モジュール５１０Ｂの一面に置かれたパッド７３０
に連結されるピン７２０を含む。パッド７３０は、接地
電圧のようなローレベルのバイアス電圧に連結されてい
る。一方、集積回路がメモリモジュール５１０Ａの他の
面に搭載された場合には、ピン７２０はパッド７１０に
連結されて電源電圧Ｖｃｃが提供される。集積回路（す
なわち、基本型または対称形）の配列は、集積回路が搭
載されるモジュールボードの面に応じて変更されうる。
モジュールボード５１０Ａの一面では、導電線７１２
は、第１レベルバイアスＶＣＣに連結される。モジュー
ルボード５１０Ｂの他の面では、導電線７３２が他のレ
ベルのバイアスＧＮＤに連結される。
連結構造、例えばソルダを通じて形成されることができ
る。集積回路１５０（図９の点線で表示された部分）
は、モジュール５１０Ｂの一面に置かれたパッド７３０
に連結されるピン７２０を含む。パッド７３０は、接地
電圧のようなローレベルのバイアス電圧に連結されてい
る。一方、集積回路がメモリモジュール５１０Ａの他の
面に搭載された場合には、ピン７２０はパッド７１０に
連結されて電源電圧Ｖｃｃが提供される。集積回路（す
なわち、基本型または対称形）の配列は、集積回路が搭
載されるモジュールボードの面に応じて変更されうる。
モジュールボード５１０Ａの一面では、導電線７１２
は、第１レベルバイアスＶＣＣに連結される。モジュー
ルボード５１０Ｂの他の面では、導電線７３２が他のレ
ベルのバイアスＧＮＤに連結される。
【００６９】図１０を参照すると、制御回路４８０は、
ヒューズ７５２に直列に連結されたゲート制御型のチャ
ネルを有するＰＭＯＳＦＥＴ７５０を含む。ヒューズ７
５２は接地電圧に連結され、ＰＭＯＳＦＥＴ７５０のソ
ースは電源電圧ＶＣＣに連結される。ＰＭＯＳＦＥＴ７
５０のドレインはヒューズ７５２とラッチ回路の入力に
連結される。前記ラッチ回路はヒューズ７５２とＰＭＯ
ＳＦＥＴ７５０により決められる信号の論理状態をラッ
チする。前記ラッチ回路は、プログラム可能なヒューズ
７５２の状態（切断されているか否か）に従って選択信
号ＳＥＬを出力ノード４７０に送る。
ヒューズ７５２に直列に連結されたゲート制御型のチャ
ネルを有するＰＭＯＳＦＥＴ７５０を含む。ヒューズ７
５２は接地電圧に連結され、ＰＭＯＳＦＥＴ７５０のソ
ースは電源電圧ＶＣＣに連結される。ＰＭＯＳＦＥＴ７
５０のドレインはヒューズ７５２とラッチ回路の入力に
連結される。前記ラッチ回路はヒューズ７５２とＰＭＯ
ＳＦＥＴ７５０により決められる信号の論理状態をラッ
チする。前記ラッチ回路は、プログラム可能なヒューズ
７５２の状態（切断されているか否か）に従って選択信
号ＳＥＬを出力ノード４７０に送る。
【００７０】図１０に示したように、前記ラッチ回路
は、ＰＭＯＳＦＥＴで構成されたフィードバック用のＭ
ＯＳＦＥＴに結合されたインバーター７１４を含む。制
御回路４８０に最初に電源電圧ＶＣＣが供給されると、
ＰＭＯＳＦＥＴ７５０のゲートは電源電圧ＶＣＣに遅延
して応答する。制御回路の動作に関するグラフに示した
ように、電源電圧ＶＣＣ（点線で表示される）が上昇す
る時に、ゲートの制御信号ＶＣＣＨＢは初期にはローレ
ベルを維持する。ヒューズが切られていなければ、ラッ
チの入力レベルはローレベルを維持し、ラッチはローレ
ベルの入力をラッチし、ハイレベルの制御信号ＳＥＬを
出力する。これはラッチのＰＭＯＳＦＥＴフィードバッ
クトランジスタをターンオフさせる。
は、ＰＭＯＳＦＥＴで構成されたフィードバック用のＭ
ＯＳＦＥＴに結合されたインバーター７１４を含む。制
御回路４８０に最初に電源電圧ＶＣＣが供給されると、
ＰＭＯＳＦＥＴ７５０のゲートは電源電圧ＶＣＣに遅延
して応答する。制御回路の動作に関するグラフに示した
ように、電源電圧ＶＣＣ（点線で表示される）が上昇す
る時に、ゲートの制御信号ＶＣＣＨＢは初期にはローレ
ベルを維持する。ヒューズが切られていなければ、ラッ
チの入力レベルはローレベルを維持し、ラッチはローレ
ベルの入力をラッチし、ハイレベルの制御信号ＳＥＬを
出力する。これはラッチのＰＭＯＳＦＥＴフィードバッ
クトランジスタをターンオフさせる。
【００７１】ＶＣＣの上昇から所定の時間の後には、Ｐ
ＭＯＳＳＦＥＴ７５０のゲートに印加される制御信号Ｖ
ＣＣＨＢが電源電圧ＶＣＣと同一の電圧レベルを有す
る。これにより、ＰＭＯＳＳＦＥＴ７５０はターンオフ
され、ヒューズ７５２に流れる電流を遮断する。ヒュー
ズが既に切れた状態でプログラムされていれば、ラッチ
回路はハイレベルの入力をラッチし、ローレベルの制御
信号ＳＥＬを出力する。
ＭＯＳＳＦＥＴ７５０のゲートに印加される制御信号Ｖ
ＣＣＨＢが電源電圧ＶＣＣと同一の電圧レベルを有す
る。これにより、ＰＭＯＳＳＦＥＴ７５０はターンオフ
され、ヒューズ７５２に流れる電流を遮断する。ヒュー
ズが既に切れた状態でプログラムされていれば、ラッチ
回路はハイレベルの入力をラッチし、ローレベルの制御
信号ＳＥＬを出力する。
【００７２】他の実施形態では、制御回路は、ウェハ段
階、パッケージ段階、またはその後の段階で設定される
プログラム可能な要素を含む。例えば、制御回路は、電
気的にプログラム可能なヒューズ回路を有することがで
きる。図１１を参照すると、ラッチ回路７６０は、ヒュ
ーズ切断活性化信号ＦＣＵＴを入力するＭＯＳＦＥＴ７
７０に連結される。ＭＯＳＦＥＴ７７０は、ラッチ回路
７６０の一方の側に配置されたヒューズ７１０を切断し
た場合にターンオンされる。ヒューズ７１０の抵抗値
は、ヒューズ７２０の抵抗値より大きく設計される。し
たがって、ヒューズ７１０が切断されれば、制御信号Ｓ
ＥＬがローレベルになる一方、ヒューズ７１０が切断さ
れなければ、制御信号ＳＥＬはハイレベルを維持する。
図４及び図５乃至図７を再び参照すると、対称の対で互
いに向き合う集積回路１５０及び１５０'は、モジュー
ルボード５１０の両面で互いに向き合い、同一の信号が
割り当てられたピンを有している。集積回路の内部で
は、他の種類のピンに対する各々の入出力信号の経路が
それらに直列に連結されたバッファを有する。
階、パッケージ段階、またはその後の段階で設定される
プログラム可能な要素を含む。例えば、制御回路は、電
気的にプログラム可能なヒューズ回路を有することがで
きる。図１１を参照すると、ラッチ回路７６０は、ヒュ
ーズ切断活性化信号ＦＣＵＴを入力するＭＯＳＦＥＴ７
７０に連結される。ＭＯＳＦＥＴ７７０は、ラッチ回路
７６０の一方の側に配置されたヒューズ７１０を切断し
た場合にターンオンされる。ヒューズ７１０の抵抗値
は、ヒューズ７２０の抵抗値より大きく設計される。し
たがって、ヒューズ７１０が切断されれば、制御信号Ｓ
ＥＬがローレベルになる一方、ヒューズ７１０が切断さ
れなければ、制御信号ＳＥＬはハイレベルを維持する。
図４及び図５乃至図７を再び参照すると、対称の対で互
いに向き合う集積回路１５０及び１５０'は、モジュー
ルボード５１０の両面で互いに向き合い、同一の信号が
割り当てられたピンを有している。集積回路の内部で
は、他の種類のピンに対する各々の入出力信号の経路が
それらに直列に連結されたバッファを有する。
【００７３】したがって、実施形態において、類似のバ
ッファと、ピンとバッファとの間の類似の配線の長さと
が集積回路の多数の入出力ターミナルについて設計され
る。そのような実施形態においては、集積回路は、多数
の入出力信号経路にわたって同一の電気的な特性を有す
ることを理解しなければならない。
ッファと、ピンとバッファとの間の類似の配線の長さと
が集積回路の多数の入出力ターミナルについて設計され
る。そのような実施形態においては、集積回路は、多数
の入出力信号経路にわたって同一の電気的な特性を有す
ることを理解しなければならない。
【００７４】また、基本型及び対称形の集積回路はチッ
プの外部に対して類似のタミネーション特性及び伝達遅
延特性を有する。各バッファに対する基本型及び対称形
の信号経路において電気的な配線の長さは実質的に同一
である。これと共に、多数または広域の動作周波数の条
件にわたって動作特性は同一に維持される。
プの外部に対して類似のタミネーション特性及び伝達遅
延特性を有する。各バッファに対する基本型及び対称形
の信号経路において電気的な配線の長さは実質的に同一
である。これと共に、多数または広域の動作周波数の条
件にわたって動作特性は同一に維持される。
【００７５】また、本発明の実施形態では、基本型及び
対称形の配列の装置の製造において、同一の組み立て工
程を使用する。
対称形の配列の装置の製造において、同一の組み立て工
程を使用する。
【００７６】集積回路の入出力ピンに近い位置でバッフ
ァを使用する実施形態では、制御可能なタミネーション
インピーダンスが入出力インタフェース上に付与される
ことによって、より長い信号経路において過度なＲＣ影
響を避けることができる。その結果、互いに異なる動作
の周波数の環境でセットアップ／ホールド時間を充実に
制御することができる。
ァを使用する実施形態では、制御可能なタミネーション
インピーダンスが入出力インタフェース上に付与される
ことによって、より長い信号経路において過度なＲＣ影
響を避けることができる。その結果、互いに異なる動作
の周波数の環境でセットアップ／ホールド時間を充実に
制御することができる。
【００７７】前述の説明では、単一の対称形の対の二つ
の信号に関連したバッファ及び入出力パッドのみに関し
て説明したが、本発明は、多重対称形の対に対しても適
用されることを理解すべきである。例えば、図１２を参
照すると、二つの集積回路８５０及び８５０'は、基本
型及び対称形のピン／信号の配列の入出力パッドの構成
１１０（Ｂ）を有している。集積回路８５０の入出力パ
ッド８０４、８０６、８０８、８１０、８１２、８１
４、８１６及び８１８は、集積回路１５０の基本型のピ
ン／信号配列１００に対して図１に示した行Ｂに属する
ピンと対応する。対称形の関係においては、図２に示し
た対称形のピン／信号の配列１００'の集積回路１５０'
のボールグリッドアレイにおける行Ｂに属するピンにピ
ン８０４〜８１８が対応するようになっている。
の信号に関連したバッファ及び入出力パッドのみに関し
て説明したが、本発明は、多重対称形の対に対しても適
用されることを理解すべきである。例えば、図１２を参
照すると、二つの集積回路８５０及び８５０'は、基本
型及び対称形のピン／信号の配列の入出力パッドの構成
１１０（Ｂ）を有している。集積回路８５０の入出力パ
ッド８０４、８０６、８０８、８１０、８１２、８１
４、８１６及び８１８は、集積回路１５０の基本型のピ
ン／信号配列１００に対して図１に示した行Ｂに属する
ピンと対応する。対称形の関係においては、図２に示し
た対称形のピン／信号の配列１００'の集積回路１５０'
のボールグリッドアレイにおける行Ｂに属するピンにピ
ン８０４〜８１８が対応するようになっている。
【００７８】図１２の例は、ボールグリッドアレイの単
一行に対するパッドを示している。しかし、本発明によ
れば、ボールグリッドアレイの他の行についても同一の
構成を実現することができる。また、本発明は、そのよ
うな１つの行または複数の行に対する他の形態の信号配
列が可能であり、行当たりのピンの数を異なることがで
きる。
一行に対するパッドを示している。しかし、本発明によ
れば、ボールグリッドアレイの他の行についても同一の
構成を実現することができる。また、本発明は、そのよ
うな１つの行または複数の行に対する他の形態の信号配
列が可能であり、行当たりのピンの数を異なることがで
きる。
【００７９】図１２に示すように、一つの対で信号割り
当てが互いに対称にされうるだけではなく、それらの物
理的な位置も互いに対称にされうる。また、信号の種類
は同一であってもよい。例えば、対称形の対のピンにア
ドレス、データ、制御または電圧信号の種類を割り当る
ことができる。そして、そのような種類の信号におい
て、互いに相補的な関係の信号が一つの対称形の対に相
当する各々のピンに割り当てられうる。図１２の例で
は、信号Ａ２、Ａ１０、／ＲＡＳ、ＣＫ、／ＣＫ、／Ｃ
Ｓ、Ａ９及びＡ５が対称形の装置８５０'のパッド８０
４〜８１８に割り当てられ、信号Ａ５、Ａ９、／ＣＳ、
／ＣＫ、ＣＫ、／ＲＡＳ、Ａ１０及びＡ２が基本型装置
８５０の該当するパッド８０４〜８１８に割り当てられ
る。図４及び図８に関して前述した場合と同じように、
基本型及び対称形の装置８５０及び８５０'のマルチプ
レクサ８４０は、制御線４７０上の制御信号ＳＥＬ及び
ＳＥＬ'に従って、入出力パッドと該当する集積回路と
の間の信号伝送を適切にスイッチングする役割を果た
す。
当てが互いに対称にされうるだけではなく、それらの物
理的な位置も互いに対称にされうる。また、信号の種類
は同一であってもよい。例えば、対称形の対のピンにア
ドレス、データ、制御または電圧信号の種類を割り当る
ことができる。そして、そのような種類の信号におい
て、互いに相補的な関係の信号が一つの対称形の対に相
当する各々のピンに割り当てられうる。図１２の例で
は、信号Ａ２、Ａ１０、／ＲＡＳ、ＣＫ、／ＣＫ、／Ｃ
Ｓ、Ａ９及びＡ５が対称形の装置８５０'のパッド８０
４〜８１８に割り当てられ、信号Ａ５、Ａ９、／ＣＳ、
／ＣＫ、ＣＫ、／ＲＡＳ、Ａ１０及びＡ２が基本型装置
８５０の該当するパッド８０４〜８１８に割り当てられ
る。図４及び図８に関して前述した場合と同じように、
基本型及び対称形の装置８５０及び８５０'のマルチプ
レクサ８４０は、制御線４７０上の制御信号ＳＥＬ及び
ＳＥＬ'に従って、入出力パッドと該当する集積回路と
の間の信号伝送を適切にスイッチングする役割を果た
す。
【００８０】バッファ８２０は、マルチプレクサ８４０
と各々の入出力パッド８０４〜８１８との間に連結さ
れ、入出力パッドの信号を他の論理レベルに変換しても
よい。例えば、外部のＴＴＬレベルの信号を内部回路に
使用されるＣＭＯＳレベルの信号に変換することができ
る。変換された信号は、マルチプレクサ８４０を通じて
元来の指定された内部回路に伝送される。
と各々の入出力パッド８０４〜８１８との間に連結さ
れ、入出力パッドの信号を他の論理レベルに変換しても
よい。例えば、外部のＴＴＬレベルの信号を内部回路に
使用されるＣＭＯＳレベルの信号に変換することができ
る。変換された信号は、マルチプレクサ８４０を通じて
元来の指定された内部回路に伝送される。
【００８１】対称形の対のピンに割り当てられた信号の
種類に応じて、対称形の対のピンに対するバッファは、
第１種類の対のピンについての信号変換と第２種類の対
のピンについての信号変換とが異なるように設計されて
もよい。例えば、アドレスピンはデータ回路を駆動する
ための論理レベルとは異なる論理レベルとしてデコーダ
を駆動するので、アドレス対に割り当てられたバッファ
はデータ対に割り当てられたバッファとは区別して設計
されうる。
種類に応じて、対称形の対のピンに対するバッファは、
第１種類の対のピンについての信号変換と第２種類の対
のピンについての信号変換とが異なるように設計されて
もよい。例えば、アドレスピンはデータ回路を駆動する
ための論理レベルとは異なる論理レベルとしてデコーダ
を駆動するので、アドレス対に割り当てられたバッファ
はデータ対に割り当てられたバッファとは区別して設計
されうる。
【００８２】図１２において、選択信号ＳＥＬ及びＳＥ
Ｌ'を発生する回路は、図９乃至図１１と関連して前述
した制御回路に相当する。
Ｌ'を発生する回路は、図９乃至図１１と関連して前述
した制御回路に相当する。
【００８３】また他の実施形態として、図１３を参照す
ると、データプロセッサシステム９００はバス９４０に
連結される。バス９４０は、キーボード、マウス、プリ
ンタ、ネットワックインタフェース、ディスクシステム
などのようなサブシステム９６０に連結される。バス９
４０は、メモリモジュール５１０を直接またはメモリコ
ントローラ５４０を通じてインタフェースする。コント
ローラを通じてメモリモジュール５１０をインタフェー
スする場合には、メモリモジュール５１０はコントロー
ラにより動作する。
ると、データプロセッサシステム９００はバス９４０に
連結される。バス９４０は、キーボード、マウス、プリ
ンタ、ネットワックインタフェース、ディスクシステム
などのようなサブシステム９６０に連結される。バス９
４０は、メモリモジュール５１０を直接またはメモリコ
ントローラ５４０を通じてインタフェースする。コント
ローラを通じてメモリモジュール５１０をインタフェー
スする場合には、メモリモジュール５１０はコントロー
ラにより動作する。
【００８４】図１３で拡張して示したように、本発明の
メモリモジュールは、図４乃至図１２に関連して説明し
た実施形態に従って対称形の対の集積回路１５０及び１
５０'を含む。モジュールボード内での経路設定は、コ
ントローラ５４０またはバス９４０のような集積回路を
電気的にインタフェースするように設計されている。ま
た、経路設定を通じてバス（またはコントローラ）と対
称形の集積回路の同一のピンとの間で信号の伝達が行わ
れる。
メモリモジュールは、図４乃至図１２に関連して説明し
た実施形態に従って対称形の対の集積回路１５０及び１
５０'を含む。モジュールボード内での経路設定は、コ
ントローラ５４０またはバス９４０のような集積回路を
電気的にインタフェースするように設計されている。ま
た、経路設定を通じてバス（またはコントローラ）と対
称形の集積回路の同一のピンとの間で信号の伝達が行わ
れる。
【００８５】本発明は、前述の実施形態に限定されず、
本発明の範囲内で通常の知識を持つ者によって多様な方
式により実施されることができることを理解しなければ
ならない。
本発明の範囲内で通常の知識を持つ者によって多様な方
式により実施されることができることを理解しなければ
ならない。
【００８６】
【発明の効果】本実施形態によれば、入出力バッファ
は、ピンをインタフェースし、ピンと集積回路内の指定
された内部回路との間での信号伝達を担当する。スイッ
チング回路（例えば、マルチプレクサ）は、制御信号に
応答して入出力ピンと各内部回路との間での信号経路を
設定する。制御信号は、基本型または対称形の信号体系
を選択する。
は、ピンをインタフェースし、ピンと集積回路内の指定
された内部回路との間での信号伝達を担当する。スイッ
チング回路（例えば、マルチプレクサ）は、制御信号に
応答して入出力ピンと各内部回路との間での信号経路を
設定する。制御信号は、基本型または対称形の信号体系
を選択する。
【００８７】したがって、本発明によれば、メモリモジ
ュール上の集積回路の密度が増加することによるＲＣ遅
延または伝達遅延などの問題を解消する効果がある。ま
た、本発明によればチップの内部の入出力ラインとボー
ド−パッケージとの間のインタフェースによる伝達遅延
を減らすことができる。また、本発明によれば、多様な
種類のインタフェース条件で電気的な遅延を実質的に同
一に維持することによって、より速い動作スピードとさ
らに大きい入出力容量を有するようにチップを製造する
ことが可能な利点がある。
ュール上の集積回路の密度が増加することによるＲＣ遅
延または伝達遅延などの問題を解消する効果がある。ま
た、本発明によればチップの内部の入出力ラインとボー
ド−パッケージとの間のインタフェースによる伝達遅延
を減らすことができる。また、本発明によれば、多様な
種類のインタフェース条件で電気的な遅延を実質的に同
一に維持することによって、より速い動作スピードとさ
らに大きい入出力容量を有するようにチップを製造する
ことが可能な利点がある。
【図１】通常のピン配列のボールグリッドアレイの下面
を示す概略図である。
を示す概略図である。
【図２】鏡形のピン配列のボールグリッドアレイの下面
を示す概略図である。
を示す概略図である。
【図３】半導体集積回路装置のためのボールグリッドア
レイのパッドの配列を示す概略図である。
レイのパッドの配列を示す概略図である。
【図４】本発明の実施形態による集積回路装置の構成を
示すブロック図である。
示すブロック図である。
【図５】通常のピン配列または対称形のピン配列のパッ
ケージに印加される外部信号のための信号体系を示す図
面である。
ケージに印加される外部信号のための信号体系を示す図
面である。
【図６】対称形の対をなす互いに対称な集積回路を搭載
したモジュールボードの部分断面図である。
したモジュールボードの部分断面図である。
【図７】対称形の対をなす互いに対称な集積回路を搭載
したモジュールボードの部分断面図である。
したモジュールボードの部分断面図である。
【図８】図４に示した実施形態に使用されるマルチプレ
クサの回路図である。
クサの回路図である。
【図９】図４に示したマルチプレクサを駆動するための
選択信号を設定する制御回路を示す図面である。
選択信号を設定する制御回路を示す図面である。
【図１０】図４に示したマルチプレクサを駆動するため
の選択信号を設定する制御回路を示す図面である。
の選択信号を設定する制御回路を示す図面である。
【図１１】図４に示したマルチプレクサを駆動するため
の選択信号を設定する制御回路を示す図面である。
の選択信号を設定する制御回路を示す図面である。
【図１２】本発明の実施形態による対称形のピン配列の
パッケージを使用する信号伝達構造を示す図面である。
パッケージを使用する信号伝達構造を示す図面である。
【図１３】本発明の実施形態に従って、図１及び図２の
一行に配列されたものと同一のボンディングパッド及び
信号割り当て状態による対称形の対の集積回路を示す図
面である。
一行に配列されたものと同一のボンディングパッド及び
信号割り当て状態による対称形の対の集積回路を示す図
面である。
─────────────────────────────────────────────────────
フロントページの続き
(51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考）
Ｈ０１Ｌ 25/18
27/04
(72)発明者 姜昌萬
大韓民国京畿道安陽市東安区冠陽洞1589ハ
ンガラムアパート507棟201号
Ｆターム(参考） 5F038 BE07 CA06 CA10 CD09 CD12
CD13 DF01 DF05 DF17 EZ07
EZ20
5F064 AA11 AA17 BB13 BB27 BB28
BB30 BB37 DD15 DD42 EE08
EE18 EE42 EE43 EE47 EE53
FF04 FF26 FF36 FF52
Claims (31)
- 【請求項１】 集積回路において、 基板と、 前記基板に集積され、第１及び第２ノードと、前記基板
の上部に形成された第１及び第２パッドと、前記第１及
び第２パッドの各々に第１及び第２信号経路を選択的に
提供するスイッチ回路とを含む回路群とを備え、 前記第１信号経路は前記第１及び第２ノードのうち一つ
と前記第１パッドとの間に位置し、前記第２信号経路は
前記第１及び第２ノードのうち他の一つと前記第２パッ
ドとの間に位置し、前記スイッチ回路は前記集積回路が
ボードの一つの面に搭載された場合には第１レベルにな
り、前記集積回路が前記ボードの他の面に搭載された場
合には第２レベルになる選択信号に応答することを特徴
とする集積回路。 - 【請求項２】 前記第１及び第２パッドのうち少なくと
も一つと前記スイッチ回路の間に配置されたバッファを
さらに備えることを特徴とする請求項１に記載の集積回
路。 - 【請求項３】 前記バッファに連結されたパッドと前記
バッファとの間に配置された導電線と、 前記スイッチ回路と前記バッファとの間に配置された導
電線とをさらに備え、 前記パッドと前記バッファとの間に配置された前記導電
線は他の導電線より短いことを特徴とする請求項２に記
載の集積回路。 - 【請求項４】 前記バッファが信号変換器を含むことを
特徴とする請求項３に記載の集積回路。 - 【請求項５】 前記バッファがＴＴＬレベルとＣＭＯＳ
レベルとの間の信号変換をすることを特徴とする請求項
４に記載の集積回路。 - 【請求項６】 前記基板の上部にボールグリッドアレイ
として形成された複数のピンをさらに備え、前記ピンの
うちの少なくとも二つが前記ボールグリッドアレイ内で
対称形の前記第１及び第２パッドに各々連結されること
を特徴とする請求項１に記載の集積回路。 - 【請求項７】 前記スイッチ回路に対する前記選択信号
を設定する制御回路をさらに備えることを特徴とする請
求項１に記載の集積回路。 - 【請求項８】 前記制御回路が外部信号を受信する他の
パッドを含むことを特徴とする請求項７に記載の集積回
路。 - 【請求項９】 プログラム状態に従って前記選択信号を
発生するプログラム可能な要素をさらに備えることを特
徴とする請求項１に記載の集積回路。 - 【請求項１０】 集積回路において、 基板と、 前記基板の上部にボールグリッドアレイとして形成され
た複数のピンと、 前記基板上に集積され、第１及び第２ノードと、選択信
号に応答して前記第１及び第２ノードのうち一つと前記
複数のピンのうちの第１ピンとの間の信号経路を選択的
に提供する第１マルチプレクサと、前記選択信号に応答
して前記第１及び第２ノードのうちの他の一つと前記複
数のピンのうちの第２ピンとの間の信号経路を選択的に
提供する第２マルチプレクサとを含む回路群を備え、 前記第１及び第２ピンは前記ボールグリッドアレイの軸
に対して互いに対称であり、 前記第１マルチプレクサと前記第１ピンとの間の前記信
号経路がバッファを含むことを特徴とする集積回路。 - 【請求項１１】 前記マルチプレクサと前記バッファと
の間の電気的な長さが前記バッファと前記ピンとの間の
電気的な長さより長いことを特徴とする請求項１０に記
載の集積回路。 - 【請求項１２】 前記第２マルチプレクサと前記第２ピ
ンとの間で前記信号経路の一部を構成する第２バッファ
をさらに備えることを特徴とする請求項１０に記載の集
積回路。 - 【請求項１３】 前記マルチプレクサ部分を制御するた
めの前記選択信号を設定する制御信号をさらに備えるこ
とを特徴とする請求項１０に記載の集積回路。 - 【請求項１４】 プログラム状態に従って前記選択信号
を発生するプログラム可能な要素をさらに備えることを
特徴とする請求項１０に記載の集積回路。 - 【請求項１５】 前記プログラム可能な要素が、ヒュー
ズ、ボンディングワイヤ、オッション回路、ラッチ及び
フラッシュセルのうちの少なくとも一つであることを特
徴とする請求項１４に記載の集積回路。 - 【請求項１６】 半導体装置において、 互いに向き合う第１及び第２面を有するボードと、 前記ボードの前記第１面に配置されたメモリ集積回路
と、 前記ボードの前記第２面に配置された他の一つのメモリ
集積回路を備え、 前記メモリ集積回路のうちの少なくとも一つが、 内部ノード及び入出力ターミナルを有する半導体チップ
と、 選択信号に従って前記内部ノードの第１及び第２ノード
のうちの一つと第１入出力ターミナルとの間で第１信号
経路を選択的に設定するマルチプレクサと、 前記選択信号に従って前記第１及び第２ノードのうちの
他の一つと第２入出力ターミナルとの間で第２信号経路
を選択的に設定する他の一つのマルチプレクサと、前記
第１入出力ターミナルと前記マルチプレクサとの間に配
置されたバッファとを備え、 前記第１及び第２入出力ターミナルが前記半導体チップ
を横切る軸を中心に対称であることを特徴とする半導体
装置。 - 【請求項１７】 前記バッファが、ＴＴＬレベルの信号
をＣＭＯＳレベルの信号に変換することを特徴とする請
求項１６に記載の半導体装置。 - 【請求項１８】 前記バッファが、ＣＭＯＳレベルの信
号をＴＴＬレベルの信号に変換することを特徴とする請
求項１７に記載の半導体装置。 - 【請求項１９】 前記バッファが、前記バッファと前記
第１入出力ターミナルとの間の信号経路上のインピーダ
ンスと整合されるタミネーションインピーダンスを有す
ることを特徴とする請求項１６に記載の半導体装置。 - 【請求項２０】 前記入出力ターミナルがボールグリッ
ドアレイからなるピンを備え、 前記第１及び第２入出力ターミナルは前記ボールグリッ
ドアレイの第１及び第２ピンに各々電気的に連結され、 前記第１ピンは前記ボールグリッドアレイの対称軸に対
して前記第２ピンと対称であることを特徴とする請求項
１６に記載の半導体装置。 - 【請求項２１】 前記選択信号を発生する制御回路をさ
らに備えることを特徴とする請求項１６に記載の半導体
装置。 - 【請求項２２】 前記制御回路がプログラム可能な要素
を備えることを特徴とする請求項２１に記載の半導体装
置。 - 【請求項２３】 前記半導体装置の専用入出力ターミナ
ルと、 前記ボードの一面に配置されて前記専用入出力ターミナ
ルを第１電圧源にインタフェースするための経路と、 前記ボードの他の面に配置されて前記専用入出力ターミ
ナルを第２電圧源にインタフェースするための経路とを
さらに備え、 前記専用入出力ターミナルが、前記メモリ集積回路が搭
載された前記ボードの面に沿って前記第１及び第２電圧
源のうちの一つに連結されることを特徴とする請求項２
１に記載の半導体装置。 - 【請求項２４】 前記ボードが複数のデータバス用のラ
インをさらに備え、 前記第１及び第２入出力ターミナルのうちの少なくとも
一つが前記ボードのデータバス用のラインのうちの一つ
を電気的にインタフェースすることを特徴とする請求項
１６に記載の半導体装置。 - 【請求項２５】 半導体装置において、 互いに向き合う第１及び第２面を有するボードと、 前記ボードの前記第１面に配置された第１メモリ集積回
路と、 前記ボードの前記第２面に配置された第２メモリ集積回
路とを備え、 前記第１メモリ集積回路が、 内部ノードと入出力ターミナルを有する半導体チップ
と、 選択信号の第１レベルに応答して前記内部ノードのうち
の第１ノードと第１入出力ターミナルとの間で第１信号
経路を選択的に設定する第１マルチプレクサと、 前記選択信号の前記第１レベルに応答して前記内部ノー
ドのうちの第２ノードと第２入出力ターミナルとの間で
第２信号経路を選択的に設定する第マルチプレクサとを
含み、 前記第２メモリ集積回路が、 内部ノードと入出力ターミナルを有する半導体チップ
と、 選択信号の第２レベルに応答して前記内部ノードのうち
の第１ノードと第２入出力ターミナルとの間で第１信号
経路を選択的に設定する第１マルチプレクサと、 前記選択信号の前記第２レベルに応答して前記内部ノー
ドのうちの第２ノードと第２入出力ターミナルとの間で
第２信号経路を選択的に設定する第２マルチプレクサと
を含むことを特徴とする半導体装置。 - 【請求項２６】 外部電極が互いに対称である第１及び
第２パッケージのうちのいずれか一つで組み立てられた
半導体装置において、 前記第１及び第２パッケージのうちのいずれか一つの外
部電極に各々対応してＴＴＬレベルの外部信号を各々受
信するボンディングパッドと、 前記ボンディングパッドに各々連結されて前記ＴＴＬレ
ベルの外部信号をＣＭＯＳレベルの内部信号に変換する
入力バッファ回路と、 前記入力バッファ回路の出力信号を制御信号に応答して
スイッチングするマルチプレクシング回路と、 前記半導体装置が前記第１及び第２パッケージのいずれ
で組み立てられるかに従って前記制御信号を設定する制
御回路を備え、 前記マルチプレクシング回路が、前記半導体装置が前記
第１パッケージで形成される場合には、前記ボンディン
グパッドに印加される基本型信号が対応する内部回路に
伝送されるように前記入力バッファ回路の前記出力信号
をスイッチングし、前記半導体装置が前記第２パッケー
ジで形成される場合には、前記ボンディングパッドに印
加される対称形信号が前記基本型信号に対応する前記内
部回路に伝送されるように前記入力バッファ回路の前記
出力信号をスイッチングすることを特徴とする半導体装
置。 - 【請求項２７】 前記第１パッケージの前記外部電極を
通じて入力される信号が前記第２パッケージの前記外部
電極を通じて入力される信号と対称的に割り当てられる
ことを特徴とする請求項２６に記載の半導体装置。 - 【請求項２８】 前記第１及び第２パッケージの各々が
ファイン−ピッチボールグリッドアレイ（ＦＢＧＡ）パ
ッケージであることを特徴とする請求項２６に記載の半
導体装置。 - 【請求項２９】 データプロセシングシステムにおい
て、 プロセッサと、 メモリモジュールと、 前記プロセッサと前記メモリモジュールとをインタフェ
ースするデータバスとを備え、 前記メモリモジュールが、 前記データバスに電気的に連結された多数の経路を有す
るボードと、 前記ボードの両面で互い向き合う一対の対称形のメモリ
チップとを含み、 前記メモリチップのうちの少なくとも一つが、 前記メモリチップ上の軸に対して互いに対称である第１
及び第２入出力ターミナルと、 選択信号に応答して、前記メモリチップの第１及び第２
内部ノードのうちの一つと前記第１入出力ターミナルと
の間の第１信号経路を選択的に設定する第１マルチプレ
クサと、 選択信号に応答して、前記メモリチップの第１及び第２
内部ノードのうちの他の一つと前記第２入出力ターミナ
ルとの間の第２信号経路を選択的に設定する第１マルチ
プレクサと、 前記第１入出力ターミナルと前記第１マルチプレクサと
の間に配置されたバッファとを含むことを特徴とするデ
ータプロセシングシステム。 - 【請求項３０】 前記バッファは、ＴＴＬ／ＣＭＯＳレ
ベルをＣＭＯＳ／ＴＴＬレベルに変換する信号変換器を
含むことを特徴とする請求項２９に記載のデータプロセ
シングシステム。 - 【請求項３１】 前記バッファが前記バッファと前記第
１入出力ターミナルとの間の伝送線上のインピーダンス
と実質的に整合させる入力インピーダンスを有すること
を特徴とする請求項２９に記載のデータプロセシングシ
ステム。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2001-0076944A KR100454123B1 (ko) | 2001-12-06 | 2001-12-06 | 반도체 집적 회로 장치 및 그것을 구비한 모듈 |
| KR2001-076944 | 2001-12-06 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003264240A true JP2003264240A (ja) | 2003-09-19 |
| JP4361724B2 JP4361724B2 (ja) | 2009-11-11 |
Family
ID=19716708
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002352795A Expired - Fee Related JP4361724B2 (ja) | 2001-12-06 | 2002-12-04 | 集積回路、半導体装置及びデータプロセシングシステム |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US6667895B2 (ja) |
| JP (1) | JP4361724B2 (ja) |
| KR (1) | KR100454123B1 (ja) |
| DE (1) | DE10258722A1 (ja) |
| IT (1) | ITMI20022567A1 (ja) |
| TW (1) | TW569381B (ja) |
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| ITMI20022567A1 (it) | 2003-06-07 |
| JP4361724B2 (ja) | 2009-11-11 |
| KR100454123B1 (ko) | 2004-10-26 |
| US6667895B2 (en) | 2003-12-23 |
| TW569381B (en) | 2004-01-01 |
| US20030107908A1 (en) | 2003-06-12 |
| DE10258722A1 (de) | 2003-06-26 |
| KR20030046715A (ko) | 2003-06-18 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050119 |
|
| RD03 | Notification of appointment of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7423 Effective date: 20080201 |
|
| RD04 | Notification of resignation of power of attorney |
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| R150 | Certificate of patent or registration of utility model |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120821 Year of fee payment: 3 |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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| R250 | Receipt of annual fees |
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