JPH04367259A - 多層配線基板 - Google Patents
多層配線基板Info
- Publication number
- JPH04367259A JPH04367259A JP3168821A JP16882191A JPH04367259A JP H04367259 A JPH04367259 A JP H04367259A JP 3168821 A JP3168821 A JP 3168821A JP 16882191 A JP16882191 A JP 16882191A JP H04367259 A JPH04367259 A JP H04367259A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- chips
- wiring
- integrated circuit
- wiring board
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W70/00—Package substrates; Interposers; Redistribution layers [RDL]
- H10W70/60—Insulating or insulated package substrates; Interposers; Redistribution layers
- H10W70/62—Insulating or insulated package substrates; Interposers; Redistribution layers characterised by their interconnections
- H10W70/63—Vias, e.g. via plugs
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W90/00—Package configurations
- H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
- H10W90/721—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bump connectors
- H10W90/724—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bump connectors between a chip and a stacked insulating package substrate, interposer or RDL
Landscapes
- Production Of Multi-Layered Print Wiring Board (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【技術分野】本発明は多層配線基板に関し、特に複数の
半導体集積回路チップを一主面上に実装するための多層
配線基板の構造に関するものである。
半導体集積回路チップを一主面上に実装するための多層
配線基板の構造に関するものである。
【０００２】
【従来技術】従来のこの種の多層配線基板には、この基
板上に実装された複数のＩＣ（半導体集積回路）チップ
間を相互に接続し、またこれ等チップに供給すべき電源
やグランド等の共通端子間を接続し、更にこれ等チップ
に対する外部入出力信号を接続するための配線が印刷さ
れて設けられている。
板上に実装された複数のＩＣ（半導体集積回路）チップ
間を相互に接続し、またこれ等チップに供給すべき電源
やグランド等の共通端子間を接続し、更にこれ等チップ
に対する外部入出力信号を接続するための配線が印刷さ
れて設けられている。
【０００３】現在、ＩＣチップはその集積度、ピン数共
に増加する傾向にあり、それに伴う発熱量の増加やその
他の条件により、ＩＣチップの実装密度が制限されるよ
うになっている。
に増加する傾向にあり、それに伴う発熱量の増加やその
他の条件により、ＩＣチップの実装密度が制限されるよ
うになっている。
【０００４】その結果、従来の多層配線基板では、集積
化されたＩＣチップ内の配線による信号の遅延に対して
、複数個のＩＣチップを実装した多層配線基板上のＩＣ
チップ間を接続する配線による信号の遅延の方が無視で
きないレベルになってきている。
化されたＩＣチップ内の配線による信号の遅延に対して
、複数個のＩＣチップを実装した多層配線基板上のＩＣ
チップ間を接続する配線による信号の遅延の方が無視で
きないレベルになってきている。
【０００５】
【発明の目的】本発明の目的は、基板上の配線による信
号遅延を小さくすることができる多層配線基板を提供す
ることである。
号遅延を小さくすることができる多層配線基板を提供す
ることである。
【０００６】
【発明の構成】本発明によれば、複数の半導体集積回路
チップを一主面上に実装する多層配線基板であって、前
記チップが搭載され前記チップのための配線が施された
配線層と、半導体回路が集積化された集積回路層と、こ
の集積回路層の回路と前記配線層の配線とを相互接続す
る接続手段とを含むことを特徴とする多層配線基板が得
られる。
チップを一主面上に実装する多層配線基板であって、前
記チップが搭載され前記チップのための配線が施された
配線層と、半導体回路が集積化された集積回路層と、こ
の集積回路層の回路と前記配線層の配線とを相互接続す
る接続手段とを含むことを特徴とする多層配線基板が得
られる。
【０００７】
【実施例】以下、本発明の実施例の図面を参照しつつ詳
述する。
述する。
【０００８】図１は本発明の一実施例の断面図である。
多層配線基板１の一主面上にはＩＣチップ２，３が複数
個搭載されている。基板１とＩＣチップ２，３とはチッ
プ２，３に設けられている接続バンプ４により接続され
ている。
個搭載されている。基板１とＩＣチップ２，３とはチッ
プ２，３に設けられている接続バンプ４により接続され
ている。
【０００９】この接続バンプ４のための配線が多層配線
基板１の上層の配線層に設けられている。この配線層の
下層には半導体集積回路層６が設けられており、この層
６には所定の回路８が予め集積化されて組込まれている
。その下層に絶縁層７が設けられることにより、多層配
線基板１が構成されている。
基板１の上層の配線層に設けられている。この配線層の
下層には半導体集積回路層６が設けられており、この層
６には所定の回路８が予め集積化されて組込まれている
。その下層に絶縁層７が設けられることにより、多層配
線基板１が構成されている。
【００１０】一層目の配線層５はその上に実装されてい
るＩＣチップ２，３の接続バンプ４同士を接続する他、
ＩＣチップの接続バンプ４と配線層５の下に形成されて
いる半導体集積回路層６の各端子とを相互接続する。
るＩＣチップ２，３の接続バンプ４同士を接続する他、
ＩＣチップの接続バンプ４と配線層５の下に形成されて
いる半導体集積回路層６の各端子とを相互接続する。
【００１１】本例では、半導体集積回路層６に論理ゲー
ト８が１段構成された場合の断面図を示している。この
多層配線基板１上に実装されたＩＣチップ２の接続パン
プから出力された信号は、半導体集積回路層６に形成さ
れている論理ゲート８の入力端子へ印加され、この論理
ゲート８の出力端子から導出された信号は、他のＩＣチ
ップ３の接続バンプを介して当該ＩＣチップ３へ入力さ
れる。
ト８が１段構成された場合の断面図を示している。この
多層配線基板１上に実装されたＩＣチップ２の接続パン
プから出力された信号は、半導体集積回路層６に形成さ
れている論理ゲート８の入力端子へ印加され、この論理
ゲート８の出力端子から導出された信号は、他のＩＣチ
ップ３の接続バンプを介して当該ＩＣチップ３へ入力さ
れる。
【００１２】実際の使用例を考えたとき、実装されるＩ
Ｃチップ間の距離をどうしても短くすることができずに
、多層配線基板１の配線による遅延が無視できなくなっ
てタイミングが厳しい場合には、半導体集積回路層６内
に形成されたバッファ回路を介して次段のＩＣチップの
論理ゲートへ入力するようにすれば良い。
Ｃチップ間の距離をどうしても短くすることができずに
、多層配線基板１の配線による遅延が無視できなくなっ
てタイミングが厳しい場合には、半導体集積回路層６内
に形成されたバッファ回路を介して次段のＩＣチップの
論理ゲートへ入力するようにすれば良い。
【００１３】こうすることにより、ＩＣチップ間の長い
配線による配線遅延の影響はほとんど無視できることに
なるのである。
配線による配線遅延の影響はほとんど無視できることに
なるのである。
【００１４】また、半導体集積回路層６としては、ただ
単にバッファ回路を構成するのみならず、ＩＣチップ内
と同様な論理ケードやメモリ素子領域を構成することも
できる。こうすれば、配線層の配線による信号遅延を小
さく抑え得る他、多層配線基板当りの集積度を向上する
ことが可能となり、装置の小型化ができる。
単にバッファ回路を構成するのみならず、ＩＣチップ内
と同様な論理ケードやメモリ素子領域を構成することも
できる。こうすれば、配線層の配線による信号遅延を小
さく抑え得る他、多層配線基板当りの集積度を向上する
ことが可能となり、装置の小型化ができる。
【００１５】図２は本発明の他の実施例の断面図であり
、図１と同等部分は同一符号により示している。本例は
、半導体集積回路層を２層としたものであり、３層以上
とすることもできる。
、図１と同等部分は同一符号により示している。本例は
、半導体集積回路層を２層としたものであり、３層以上
とすることもできる。
【００１６】本例では、一層目の半導体集積回路層６下
に、回路１０が集積化された二層目の半導体集積回路層
１３を設け、これ等層６と１３との間に、２層目配線層
の絶縁層１２を設けている。
に、回路１０が集積化された二層目の半導体集積回路層
１３を設け、これ等層６と１３との間に、２層目配線層
の絶縁層１２を設けている。
【００１７】この絶縁層１２には回路接続用配線１５が
設けられせており、この配線１５は一層の半導体集積回
路層６内を立上って、ＩＣチップ２，３の各接続バンプ
４へへ接続される。
設けられせており、この配線１５は一層の半導体集積回
路層６内を立上って、ＩＣチップ２，３の各接続バンプ
４へへ接続される。
【００１８】
【発明の効果】以上述べた如く、本発明によれば、基板
内に回路を集積化した半導体集積回路層を設け、この層
内の回路を介してＩＣチップ相互間の接続を行うように
したので、配線長が大となることによる信号遅延をなく
すことができると共に、多層配線基板当りの論理ゲート
の集積度を上げることができるという効果がある。
内に回路を集積化した半導体集積回路層を設け、この層
内の回路を介してＩＣチップ相互間の接続を行うように
したので、配線長が大となることによる信号遅延をなく
すことができると共に、多層配線基板当りの論理ゲート
の集積度を上げることができるという効果がある。
【図１】本発明の一実施例の断面図である。
【図２】本発明の他の実施例の断面図である。
１ 多層配線基板
２，３ ＩＣチップ
４ 接続バンプ
５，１２ 配線層
６，１３ 半導体集積回路層
７ 絶縁層
８，１０ ゲート回路
Claims (1)
- 【請求項１】 複数の半導体集積回路チップを一主面
上に実装する多層配線基板であって、前記チップが搭載
され前記チップのための配線が施された配線層と、半導
体回路が集積化された集積回路層と、この集積回路層の
回路と前記配線層の配線とを相互接続する接続手段とを
含むことを特徴とする多層配線基板。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3168821A JPH04367259A (ja) | 1991-06-13 | 1991-06-13 | 多層配線基板 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3168821A JPH04367259A (ja) | 1991-06-13 | 1991-06-13 | 多層配線基板 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04367259A true JPH04367259A (ja) | 1992-12-18 |
Family
ID=15875137
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3168821A Pending JPH04367259A (ja) | 1991-06-13 | 1991-06-13 | 多層配線基板 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04367259A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008103495A (ja) * | 2006-10-18 | 2008-05-01 | Sharp Corp | 伝送装置、およびこれを用いたフリップチップ、モジュール |
-
1991
- 1991-06-13 JP JP3168821A patent/JPH04367259A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008103495A (ja) * | 2006-10-18 | 2008-05-01 | Sharp Corp | 伝送装置、およびこれを用いたフリップチップ、モジュール |
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