JPH0477469B2 - - Google Patents

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JPH0477469B2
JPH0477469B2 JP62231256A JP23125687A JPH0477469B2 JP H0477469 B2 JPH0477469 B2 JP H0477469B2 JP 62231256 A JP62231256 A JP 62231256A JP 23125687 A JP23125687 A JP 23125687A JP H0477469 B2 JPH0477469 B2 JP H0477469B2
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power
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Josefu Buratsuku Uinsento
Sutefuen Chaasukii Ronarudo
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Description

【発明の詳細な説明】 Ａ 産業上の利用分野 本発明は、集積回路半導体チツプ・パツケージ
に関し、より具体的には、高周波減結合コンデン
サをパツケージの一部分として含む、半導体チツ
プ・キヤリアの第１段電子パツケージに関する。
Ｂ 従来技術およびその問題点 大規模集積（LSI）回路がますます複雑になつ
てくるにつれて、その性能を高めるため、より多
数の出力ドライバ回路をより高速で切り替える必
要が増大してきている。その上、並列処理技術の
使用が増すにつれて、LSI回路の最適性能が得ら
れるような半導体チツプ・キヤリアを設計する必
要が生じてきた。同様に、こうした並列処理技術
では、多数のドライバ回路を高速の遷移速度で大
きな電流で同時に切り替える必要がある。半導体
チツプの有効インダクタンスおよびこうした能動
スイツチング回路のパツケージ電力経路は、配電
ノイズの量に直接関係している。ドライバ回路に
給電する電力経路は、同時スイツチング動作の際
に固有有効インダクタンスによるノイズの影響を
特に受けやすい。従来技術では、スイツチング速
度の増加および絶対値に関連するスイツチング・
ノイズのレベルを下げるため、様々な技法が使わ
れてきた。
ノイズのレベルを下げるための既知の１つの方
法は、付随する電圧ピン相互間に減結合コンデン
サ（キヤパシタ、capacitor）として離散形コン
デンサを組み込むことである。一般に、キヤリア
の頂面に半導体チツプから離して装着した離散形
コンデンサを、複数本の電力配線または１本の大
容量電力バスでチツプに電気的に結合する。この
キヤリアの頂面に離散形コンデンサを配置する技
法を用いると、頂面上の配線能力が下がる。その
上、電力配線は通常長いインダクタンス経路とな
り、その中を流れる電流が増すにつれてその両端
間で電圧降下を生じやすくなる。この電圧降下
は、望ましくない配電ノイズとして現われる。イ
ンダクタンス経路を短縮する１つの方法は、離散
形コンデンサを半導体チツプのできるだけ近くに
移すことである。しかし、半導体チツプに関連す
る頂面上での配線のレイアウトまたは離散形コン
デンサの物理的寸法のために、この技法ではイン
ダクタンス経路もそれに付随するノイズも大幅に
減ることはない。
したがつて、電流の切替え速度の増加に関連す
るノイズを減らし、インダクタンス経路をできる
だけ短縮し、半導体チツプに関連するキヤリア頂
面の配線能力を高めることができる技術が求めら
れている。
従つて、本発明の目的は、半導体チツプの電力
入出力線に個別素子型の減結合コンデンサを直接
接続し、これによりインダクタンス路を短縮して
配電ノイズを減少させる電子パツケージを提供す
ることにある。
Ｃ 問題点を解決するための手段 本発明によれば、電子パツケージは、半導体チ
ツプを、各々、収容する複数個の凹部及び各半導
体チツプと電気的に接続すべき電力配線回路およ
び信号配線回路が上記凹部周辺の表面に臨んでい
るセラミツク性のモジユール基板、即ち、第２段
電子パツケージを含んでいる。第２段電子パツケ
ージでは、通常のモジユール基板と同様に、その
配線回路は、基板下面に突出した外部回路接続用
ピン端子へ接続されている。電力給電回路および
信号用配線回路が同一の表面上に、または別個の
表面上に形成されている絶縁性薄膜の各表面に
は、各々、複数個の半導体チツプおよび個別素子
型の減結合コンデンサを対向して配設し、半導体
チツプの電力用入出力接点および減結合コンデン
サの各接点を上記共通の電力給電回路に、例えば
フエイス・ダウン・ボンデングにより、直接接続
する。勿論、接続位置の絶縁薄膜には、貫通孔を
予め穿設して導電性の給電回路を露出させておく
必要がある。次に、この薄膜構造体を第２段電子
パツケージ上に位置付けし、該表面と半導体チツ
プ表面が実質的に平坦になるように装着する。薄
膜構造体の信号用配線回路および電力給電回路を
第２段電子パツケージ表面の対応する配線回路に
接続する。
このようにして、個別素子型の減結合コンデン
サは、各半導体チツプに対向した位置で、各半導
体チツプへの電力給電路へ直接接続される。
ここで、第１段（first level）電子パツケージ
は、一般に、回路がその表面に形成された薄膜構
造体であつて、半導体チツプが搭載されるものを
いう。これに対し、第２段（second level）電子
パツケージは、一般に、印刷回路ボードまたはカ
ード等の構造体であつて、第１段電子パツケージ
が搭載されるものをいう。
Ｄ 実施例 第１図は、電子パツケージ１０の側面図であ
る。パツケージ１０は、複数個の空洞１４を備え
たセラミツク製カード１２などの第２段電子パツ
ケージを含んでいる。第２段電子パツケージに
は、必ずしも誘電率が大体9.5の標準セラミツク
材料である必要がなく、寧ろ、低い誘電率のセラ
ミツク材料が多層導体セラミツク基板の場合には
信号の伝播遅れを減少させる点で好ましい。セラ
ミツク製カード１２に、穴の１つが空洞１４の１
つと通じるように、複数の穴１６をあける。各穴
１６内に金属製スタブ１８を配置すると、各空洞
１４からの熱放散が容易になる、セラミツク製カ
ード１２の第１表面２２上に設けられた複数の配
線２０が、信号線および電力線として働く。
第２図は、電子パツケージ１０の分解断面図で
ある。第１図と第２図を参照すると、可撓性フイ
ルム・キヤリア２６などの薄膜構造の第１の主表
面に、半導体チツプ２４が少なくとも１個装着さ
れている。可撓性フイルム・キヤリア２６は、ポ
リイミド・フイルム層２８とポリイミド層の第１
の主表面に設けられた金属層３０とからなる。金
属層３０を、複数本の信号線と電力線を形成する
ように加工する。半導体チツプ２４に関連する入
出力接点を、複数個のはんだボンド３２で、それ
ぞれ選択された信号線および電力線に結合する。
可撓性フイルム・キヤリア２６の第２の主表面
に、複数個の離散形コンデンサ、即ち個別素子型
のコンデンサ３４を装着する。コンデンサ３４を
複数個のはんだボンド３６とポリイミド・フイル
ム２８中に設けられたヴアイア３８で半導体チツ
プ２４の選択された入出力接点に結合する。さら
に、各コンデンサの第１の端子が第１の電圧に接
続され、第２の端子が第２の電圧に接続されるよ
うに、離散形コンデンサを装着する。
次に１可撓性フイルム・キヤリア２６上に設け
た信号線と電力線がセラミツク製カード１２上に
設けた配線２０に結合されて入出力接点とセラミ
ツク製カードを相互接続し、かつ２半導体チツプ
２４が１つの空洞１４内にきてスタブ１８と連通
するように、セラミツク製カード１２に可撓性フ
イルム・キヤリア２６を装着する。半導体チツプ
２４を１つの空洞１４の上壁面３９に接着しても
よい。さらに、各半導体チツプ２４からの熱放散
を容易にするため、金属製スタブ１８にヒート・
シンク（図示せず）を結合してもよい。
第３図は、別の実施例の電子パツケージ４０の
側面図である。パツケージ４０は、複数個の空洞
４４を備えたセラミツク製カード４２などの第２
段電子パツケージを含んでいる。セラミツク製カ
ード４２に、穴の１つが空洞４４の１つと通じる
ように、複数の穴４６をあける。各穴４６内に金
属製スタブ４８を配置すると、各空洞４４からの
熱放散が容易になる。セラミツク製カード４２の
第１の表面２２上に設けられた複数の配線５０
が、信号線および電力線として働く。
可撓性フイルム・キヤリア５６などの薄膜構造
の第１の主表面に、半導体チツプ５４を少なくと
も１個装着する。可撓性フイルム・キヤリア５６
は、ポリイミド・フイルム層５８とポリイミド層
の第１の主表面に設けられた第１の金属層６０と
ポリイミド層の第２の主表面に設けられた第２の
金属層６２とからなる。第１の金属層６０を、複
数本の信号線を形成するように加工する。第２の
金属層６２を、給電／接地面を形成するように加
工する。この給電／接地面は、第１の金属層６０
中に設けた信号線に対する基準面の役割もする。
半導体チツプ５４に関連する入出力接点を、複数
個のはんだボンド６４で、選ばれた信号線に結合
する。各コンデンサの第１の端子が第１の電圧に
接続され、第２の端子が第２の電圧に接続される
ように、第２の金属層６２に、複数個の離散形コ
ンデンサ６６を装着し、複数のはんだボンド６８
で電気的に結合する。さらにコンデンサ６６をポ
リイミド層５８および第１の金属層６０中に設け
られたヴアイアを通して半導体チツプ６４の各入
出力接点に結合する。同様にして、入出力接点は
給電／接地面にも結合され、半導体チツプ５４に
電力および接地信号が与えられる。
次に、１可撓性フイルム・キヤリア５６の第１
の金属層６０中に設けた信号線がセラミツク製カ
ード４２上に設けた配線５０に結合されて入出力
接点とセラミツク製カードを相互接続し、かつ２
半導体チツプ５４が１つの空洞４４内にきて１つ
のスタブ４８と連通するように、セラミツク製カ
ード４２に可撓性フイルム・キヤリア３６を装着
する。半導体チツプ５４を１つの空洞４４の上壁
面６９に装着してもよい。さらに、各半導体チツ
プ５４からの熱放散を容易にするため、金属製ス
タブ４８にヒート・シンク（図示せず）を結合し
てもよい。
要約すると、可撓性フイルム・キヤリア２６お
よび５６のそれぞれの片面に半導体チツプ２４お
よび５４を少なくとも１個装着し、もう一方の面
に減結合コンデンサ３４および６６をそれぞれ装
着する。次に、１１個の半導体チツプ２４および
５４がそれぞれ各空洞１４および４４内にきて、
かつ２可撓性フイルム・キヤリア上に設けた信号
線および電力線がそれぞれセラミツク製カード１
２および４２上に設けた配線２０および５０に結
合されるように、セラミツク製カード１２および
４２に可撓性フイルム・キヤリア２６および５６
を装着する。減結合コンデンサ３４および６６を
このように装着すると、コンデンサが、それぞれ
半導体チツプ２４および５６に付随する入出力接
点のごく近くにくるため、インダクタンス経路が
短縮され、かつ複数のオフチツプ・ドライバ
（OCD）による電気的スイツチング・ノイズが減
少する。その上、電気的スイツチング・ノイズが
このように減少するため、比較的高速の遷移速度
でかつ大きな電流で同時に切り替えられるオフチ
ツプ・ドライバの数を増やすことが容易になる。
Ｅ 発明の効果 本発明によれば、半導体チツプの入出力接点に
直接接続された給電路に減結合コンデンサが直接
接続されているので、薄膜構造体に搭載した半導
体チツプ、減結合コンデンサ、および半導体チツ
プ実装用構造体表面の回路のそれぞれの間の距離
が小さくなるので、これらを結ぶ回路のインダク
タンスが小さくなり、したがつてスイツチング・
ノイズが低減する。
このため、高速の遷移速度で、かつ大きな電流
で、多数のドライバを同時にスイツチングするこ
とが可能になる。
また、減結合コンデンサは、薄膜構造体の半導
体チツプ搭載面とは反対の面に搭載されているの
で、半導体チツプ搭載面の配線のレイアウトの自
由度が大きくなる。
【図面の簡単な説明】
第１図は、本発明の原理に基づく電子パツケー
ジの側面図である。第２図は、本発明の原理に基
づく、離散形コンデンサと結合された可撓性キヤ
リアに装置された半導体チツプの分解断面図であ
る。第３図は、本発明の原理に基づく、第１図の
電子パツケージの別の実施例の側面図である。 １０，４０……電子パツケージ、１２，４２…
…第２段電子パツケージ（セラミツク製カード）、
１４，４４……空洞、１６，４６……穴、１８，
４８……金属製スタブ、２０，５０……配線、２
４，５４……半導体チツプ、２６，５６……可撓
性フイルム・キヤリア、２８，５８……ポリイミ
ド層、３０，６０，６２……金属層、３２，３
６，６４，６８……はんだボンド、３４，６６…
…離散形コンデンサ、３８……ヴアイア。

Claims (1)

  1. 【特許請求の範囲】 １ 半導体チツプを各々収容するための複数個の
    凹部および該凹部に収容された各半導体チツプと
    電気的に接続されるべき電力用および信号用の配
    線回路を各凹部周辺の表面に有するセラミツク性
    の配線基板と、 絶縁性薄膜の一方の表面上に所定間隔で配置さ
    れ、該表面または他方の表面に形成された電力給
    電回路に電力用入出力接点が直接接続された複数
    個の半導体チツプを有する薄膜構造体とから成
    り、 半導体チツプ表面が配線基板の上記表面と実質
    的に平坦になるように各半導体チツプを上記各凹
    部に装着すると共に上記電力給電回路を上記電力
    用配線回路に相互接続した電子パツケージであつ
    て、 上記薄膜の他方の表面上には、各半導体チツプ
    と対向する位置に少なくとも１個の個別素子型の
    減結合コンデンサが予め配設されており、該コン
    デンサの各接点が各半導体チツプの上記直接接続
    の位置またはその近傍位置において上記電力給電
    回路へ予め直接接続されている事を特徴とする電
    子パツケージ。
JP23125687A 1986-11-18 1987-09-17 電子パツケージ Granted JPS63131561A (ja)

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Application Number Priority Date Filing Date Title
US93181386A 1986-11-18 1986-11-18
US931813 1986-11-18

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JPS63131561A JPS63131561A (ja) 1988-06-03
JPH0477469B2 true JPH0477469B2 (ja) 1992-12-08

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ID=25461394

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JP23125687A Granted JPS63131561A (ja) 1986-11-18 1987-09-17 電子パツケージ

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EP (1) EP0268260B1 (ja)
JP (1) JPS63131561A (ja)
DE (1) DE3780915T2 (ja)

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