JP2013531891A - シリコン貫通孔を有する半導体デバイス - Google Patents

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Abstract

複数のシリコン貫通孔（ＴＳＶ）と、信号ラインと、制御信号に基づいて信号ラインをＴＳＶのうちの１つに電気的に接続させ、またはＴＳＶの全てから電気的に絶縁させるための選択的コネクタと、を備える半導体デバイスが開示される。また、シリコン貫通孔（ＴＳＶ）を有する半導体デバイスであって、主ＴＳＶグループと、主ＴＳＶグループに接続される複数の信号ラインと、冗長ＴＳＶグループと、信号ラインを冗長ＴＳＶグループに電気的に接続するために所定値を有する制御信号に応答する接続回路とを備える半導体デバイスも開示される。

Description

本発明は、一般に半導体デバイスに関し、特に、シリコン貫通孔（ＴＳＶ）技術を実施する半導体デバイスに関する。
プロセス技術が３０ｎｍ未満に縮小するにつれて、保持力や耐久性などのトランジスタの信頼性および特性の悪化に起因して、より小さな形状を有するメモリデバイス（例えばフラッシュメモリ）を開発することが困難になってくる。また、あらゆる次世代のプロセス技術を開発するためのコストは莫大に増大する。この要因の背景に反して、シリコン貫通孔（ＴＳＶ）技術は、性能を低下させることなくあるいはコストを増大させることなくスケーリング限界を克服してメモリ容量を増大させるための良好な候補として現れる。基本的に、ＴＳＶ技術は、積層ダイを貫通する短い垂直な相互接続を使用するための方法を伴い、それにより、３次元構造を有する半導体デバイスを実現する。したがって、ＴＳＶ技術は、高密度、高帯域幅、低電力消費量、および、小さい形状因子を含む著しい利益を与えることができる。
関連出願の相互参照
本出願は、２０１０年６月１７日に出願された米国仮特許出願第ＵＳＳＮ６１／３５５，８６１号および２０１０年７月８日に出願された米国仮特許出願第ＵＳＳＮ６１／３６２，４４８号の３５Ｕ．Ｓ．Ｃ．§１１９（ｅ）に基づく利益を主張し、これらの出願のいずれも、参照によりそれらの全体が本明細書に組み込まれる。
以下の刊行物は、ＴＳＶ技術に関連する更なる参考資料を与え、その結果、参照により本明細書に組み込まれる。
-J. Bums, et al, 「Three-Dimensional Integrated Circuits for Low Power, High- Bandwidth System on a Chip,」 ISSCC Dig. Tech. Paper, pp. 268-269, Feb. 2001.
-P.E. Emma, E. Kursun, 「Is 3D chip technology the next growth engine for performance improvement?」 IBM J. Res. & Dev. 52, No. 6, 541-552, Nov 2008.
-Gabriel H. Loh, 「3D-Stacked Memory Architectures for Multi-Core Processors,」 35th ACM/IEEE International Conference on Computer Architecture, June 2008.
-R. Patti, 「Three-Dimensional Integrated Circuits and the Future of System-on- Chip Designs,」 Proc. of the IEEE, vol. 84, no. 6, June 2006.
-W. Topol, J. D. C. La Tulipe, L. Shi, et al., 「Three Dimensional Integrated Circuits,」 IBM Journal of Research and Development, vol. 50, no. 4/5, pp. 491- 506, July/September 2006.
-Uksong Kang, et al., 「8Gb 3D DDR3 DRAM Using Through-Silicon- Via Technology,」 ISSCC Dig. Tech. Paper, pp. 130-131, Feb. 2009.
ＴＳＶ技術の２つの主要なタイプは、「孔先(Via First)」および「孔後(Via Last)」である。ＴＳＶ技術のタイプに応じて、ＴＳＶメタライゼーションプロセス（ＴＳＶ形成）前に、反応性イオンエッチング（ＲＩＥ）またはレーザドリル加工のいずれかが行われる。ＲＩＥおよび孔先を使用するＴＳＶ実施は、参照により本明細書に組み込まれるM. Kawano, et al., 「A 3D Packaging Technology for 4 Gbit Stacked DRAM with 3 Gbps Data Transfer,」 IEEE IEDM Dig. Tech. Papers, pp. 581-584, 2006において論じられた。また、レーザドリル加工および孔後を使用するＴＳＶ実施は、Uksong Kang, et al, 「8Gb 3D DDR3 DRAM Using Through-Silicon- Via Technology,」 ISSCC Dig. Tech. Paper, pp. 130-131, Feb. 2009において論じられた。
本発明の一態様によれば、複数のシリコン貫通孔（ＴＳＶ）と、信号ラインと、制御信号に基づいて信号ラインをＴＳＶのうちの１つに電気的に接続させるあるいはＴＳＶの全てから電気的に絶縁させるための選択的コネクタと、を備える半導体デバイスが提供される。
本発明の他の態様によれば、複数の積層された半導体ダイを備える積層半導体装置が提供される。各半導体ダイは、複数のシリコン貫通孔（ＴＳＶ）と、それぞれがＴＳＶのそれぞれのサブセットに対応する複数の信号ラインと、それぞれの制御信号に基づいて、それぞれが信号ラインのうちのそれぞれの１つをＴＳＶのそれぞれのサブセット内のＴＳＶのうちの１つに対して電気的に接続させるあるいはＴＳＶの全てから電気的に絶縁させるための複数の選択的コネクタとを備える。
本発明の更なる態様によれば、複数のシリコン貫通孔（ＴＳＶ）と信号ラインとを備える半導体デバイスを設定する方法であって、ＴＳＶに対する信号ラインのための接続性要件を決定するステップと、半導体デバイス上の選択的コネクタに制御信号を与えるステップであって、前記制御信号が前記決定の結果に依存する値を有するステップとを備え、選択的コネクタは、制御信号の値に応じて、信号ラインをＴＳＶのうちの１つに対して電気的に接続させるあるいはＴＳＶの全てから電気的に絶縁させる、方法が提供される。
本発明の更なる他の態様によれば、複数のシリコン貫通孔（ＴＳＶ）と、複数の信号ラインと、信号ラインのうちの第１の信号ラインをＴＳＶのうちの１つに電気的に接続するように予め設定された第１のコネクタと、信号ラインのうちの第２の信号ラインをＴＳＶの全てから電気的に絶縁するように予め設定された第２のコネクタとを備える半導体デバイスが提供される。
本発明の他の態様によれば、シリコン貫通孔（ＴＳＶ）を有する半導体デバイスであって、主ＴＳＶグループと、主ＴＳＶグループに接続される複数の信号ラインと、冗長ＴＳＶグループと、信号ラインを冗長ＴＳＶグループに電気的に接続するために所定値を有する制御信号に応答する接続回路とを備える半導体デバイスが提供される。
本発明の更なる態様によれば、主シリコン貫通孔（ＴＳＶ）グループに接続される複数の信号ラインを有する半導体デバイスを設定する方法であって、主ＴＳＶグループが重大な欠陥を有するかどうかを決定するステップと、主ＴＳＶグループが重大な欠陥を有するという決定に応じて、信号ラインを半導体デバイス上の冗長ＴＳＶグループに電気的に接続するために半導体デバイス上の接続回路へ制御信号を与えるステップとを備える方法が提供される。
本発明の更なる他の態様によれば、シリコン貫通孔（ＴＳＶ）を有する半導体デバイスであって、重大な欠陥を有する主ＴＳＶグループと、主ＴＳＶグループに接続される複数の信号ラインと、冗長ＴＳＶグループと、複数の信号ラインを冗長ＴＳＶグループに電気的に接続するように予め設定された接続回路とを備える半導体デバイスが提供される。
本発明の他の態様および特徴は、添付図面と併せて本発明の特定の実施形態の以下の説明を検討すると、当業者に明らかになる。
ここで、添付図面を参照して、本発明の実施形態を単なる一例として説明する。
複数の半導体ダイがパッケージ基板上に互いに積層される半導体デバイスの断面斜視図である。 幾つかのＴＳＶ領域にわたって分布される複数のシリコン貫通孔（ＴＳＶ）を有する半導体ダイの平面図である。 一組のＴＳＶと、複数の送信ゲートとして実装される一組の選択的コネクタとを備える、半導体ダイ上のＴＳＶグループを描いている。 ＴＳＶが互いに一直線に合わされた、上側半導体ダイおよび下側半導体ダイの両方のＴＳＶグループを描いている。 各ダイ上の送信ゲートがそのダイ上のそれぞれの信号ラインをそのダイ上のそれぞれのＴＳＶに対して電気的に接続する、図１のＶ−Ｖ線に沿う半導体デバイスの断面の概略図である。 図５Ａに示される相互接続を表す接続図である。 各ダイ上の送信ゲートがそれぞれの信号ラインをそれぞれのＴＳＶから電気的に絶縁する、図５Ａの変形例である。 図６Ａに示される相互接続を表す接続図である。 ダイのうちの３つのダイ上の送信ゲートがそれぞれの信号ラインをそれぞれのＴＳＶに電気的に接続するとともに、第４のダイ上の送信ゲートがそれぞれの信号ラインをそれぞれのＴＳＶから電気的に絶縁する、図５Ａおよび図６Ａの変形例である。 図７Ａに示される相互接続を表す接続図である。 ダイのうちの２つのダイ上の送信ゲートがそれぞれの信号ラインをそれぞれのＴＳＶに電気的に接続するとともに、他の２つのダイ上の送信ゲートがそれぞれの信号ラインをそれぞれのＴＳＶから電気的に絶縁する、図５Ａ、図６Ａ、および、図７Ａの変形例である。 図８Ａに示される相互接続を表す接続図である。 信号ラインとＴＳＶとの間の電気的な接続が積層体の異なる層で選択的に確立された、積層半導体デバイスの概略断面図である。 一組のＴＳＶと、それぞれの複数のデマルチプレクサと直列を成す複数の送信ゲートとして実装される一組の選択的コネクタとを備える、半導体ダイ上のＴＳＶグループを描いている。 送信ゲートのサブセットが導電状態をとり、送信ゲートの他のサブセットが高インピーダンス出力状態をとった、図１０の図を示している。 デマルチプレクサが欠陥ＴＳＶをバイパスするように特に設定された、図１１の図である。 一組のＴＳＶと、複数の高度デマルチプレクサとして実装される一組の選択的コネクタとを備える、半導体ダイ上のＴＳＶグループを描いている。 高度デマルチプレクサコネクタのサブセットが導電状態をとり、高度デマルチプレクサの他のサブセットが高インピーダンス出力状態をとった、図１３の図を示している。 高度デマルチプレクサが欠陥ＴＳＶをバイパスするように特に設定された、図１４の図である。 ２つの主ＴＳＶグループに対して冗長性を与える冗長ＴＳＶグループを示すブロック図である。 単一の主ＴＳＶグループに対して冗長性を与える冗長ＴＳＶグループを示すブロック図である。 図１６Ａの変形例を示すブロック図である。 第１の主ＴＳＶグループおよび第２の主ＴＳＶグループに対して冗長性を与える設定可能で修復可能な冗長ＴＳＶグループを示すブロック図である。 冗長ＴＳＶグループが使用され、重大な欠陥を有する第１の主ＴＳＶグループをバイパスするようにデマルチプレクサが特に設定された、図１７の図を示している。 冗長ＴＳＶグループが使用され、重大な欠陥を有する第２の主ＴＳＶグループをバイパスするようにデマルチプレクサが特に設定された、図１７の図を示している。 冗長ＴＳＶグループが冗長ＴＳＶグループ内の欠陥ＴＳＶをバイパスするように再設定される、図１８の図を示している。 冗長ＴＳＶグループが冗長ＴＳＶグループ内の欠陥ＴＳＶの対をバイパスするように再設定される、図１８の図を示している。 グループ切り換え回路に加えてそれぞれの縦列内に２つの主ＴＳＶグループと冗長ＴＳＶグループとを含むＴＳＶグループの横列および縦列を含む配列を概念的に示している。 グループ切り換え回路が縦列単位で機能する、図２２の図を示している。 グループ切り換え回路が２つの縦列単位で機能する、図２２の図を示している。 グループ切り換え回路が配列全体で同時に機能する、図２２の図を示している。
本明細書中で与えられる図は概略図である。例えば、図示の実施形態の例のより重要な細部を曖昧にしないように、特定の回路要素が様々な図から省かれてしまっている場合がある。また、単なる説明の便宜のため、特定の回路要素は、それらの回路要素を介在回路要素を介して互いに結合できる可能性を排除することなく、他の回路要素に対して直接に接続されあるいは直接に結合されるように示される場合がある。
図１は、パッケージ基板１８２上に互いに積層された４つの半導体チップ（またはダイ）１０２、１２２、１４２、１６２を有する半導体デバイス１００の断面斜視図である。積層体中のダイの少なくとも１つは、積層体とは別個であってもよいあるいは代わりに積層体の一部を形成してもよいコントローラデバイス（図示せず）と通信していてもよい。
半導体ダイ１０２、１２２、１４２、１６２はシリコン貫通孔（ＴＳＶ）を含む。ＴＳＶは、所定の半導体ダイを上側または下側に積み重ねられてもよい他のダイと相互に接続する、所定の半導体ダイの厚さを貫く導電経路である。ＴＳＶ間には、隣接する半導体ダイ上に現れて互いに一直線に合わせられる接合パッド１９２が設けられる。同様に、最も下側の半導体ダイ１０２のＴＳＶと基板１８２との間にも接合パッド１９４が設けられる。
図２は、複数のシリコン貫通孔（ＴＳＶ）１０４を備える半導体ダイ１０２、１２２、１４２、１６２のうちの１つ（例えば、半導体ダイ１０２）の平面図である。幾つかの実施形態の例によれば、ＴＳＶ１０４は、半導体ダイ１０２上の１つ以上のＴＳＶ領域１０６内に集中される。ＴＳＶ領域は、ＴＳＶの集中を含む半導体ダイの部位である。ＴＳＶ領域１０６が半導体ダイ１０２の縁部またはその近傍に位置されおよび／または半導体ダイ１０２の中央を貫く帯を成して位置されてもよいのが分かる。ＴＳＶ領域１０６のうちの１つ以上は、動作要件に応じて、半導体ダイ１０２の他の部分を適切に占めることもできる。例えば、ＴＳＶ領域の全てを縁部から離れた半導体ダイ１０２の中央部分内に位置させることができる。ＴＳＶ領域１０６のそれぞれは、チップサイズ、ＴＳＶピッチ、および、ＴＳＶ直径に応じて、数百または数千のＴＳＶを含んでもよい。一実施形態では、ＴＳＶ領域が共に合わさって半導体ダイ１０２の限られた表面積を占める。例えば、ＴＳＶ領域が共に合わさって半導体ダイ１０２の表面積の２５％以下を占める。他の実施形態では、ＴＳＶ領域が共に合わさって半導体ダイ１０２の表面積の１５％以下を占める。以下で更に詳しく説明するように、所定のＴＳＶ領域内のＴＳＶは１つ以上のＴＳＶグループ間で分けられてもよい。
幾つかの実施形態の例によれば、半導体ダイ１０２は機能回路１０８と選択的コネクタ１１０の組とを含み、これらの２つは信号ライン１１２によって接続される。例えば、メモリデバイスの場合には、機能回路１０８が記憶格納／検索機能を与える。この目的のため、半導体ダイ１０２は、例えば、１つ以上のメモリセルアレイと関連する制御回路とを含んでもよい。選択的コネクタ１１０は、それに関する限り、機能回路１０８をＴＳＶ１０４に対して制御可能に接続するために使用され、それにより、半導体ダイ１０２上の信号ライン１１２と他の積層ダイ上の対応する信号ラインとの間の電気的な接続がなされる。選択的コネクタ１１０は、ＴＳＶ領域１０６のうちの１つ以上に近い半導体ダイ１０２のうちの１つ以上の部位間で分配されてもよい。
選択的コネクタ１１０は多くの形態を成すことができ、そのうちの幾つかについて更に詳しく説明するが、それにもかかわらず、具体的に説明されないが当業者の範囲内に入る変形例が本発明の範囲内であると見なされるべきであることは言うまでもない。幾つかの実施形態の例によれば、選択的コネクタ１１０は、送信ゲート、マルチプレクサ、デマルチプレクサ、および／または、信号ライン１１２とＴＳＶ１０４との間の接続性の選択的な独立した制御を行うための他の要素を含んでもよい。
設定を可能にするため、選択的コネクタ１１０を設定（configuration、構成）コントローラ１１４に接続することができ、設定コントローラ１１４は、半導体ダイ１０２に位置されてもよく、あるいは、積層体中の任意の他のダイに位置されてもよく、あるいは、半導体デバイスの外部に位置されてもよい。設定コントローラ１１４は、チップ製造プロセス中に選択的コネクタ１１０をプログラムするためのレジスタを含んでもよい。これにより、信号ライン１１２のうちの所定の１つをＴＳＶ１０４のうちの所定の１つに接続できるようにするかどうかを選択する際にある程度の柔軟性を与えることができる。そのような柔軟性は、様々な状況下で有利な場合がある。
１つの例では、製造プロセス中、欠陥ＴＳＶを特定するために試験が行われてもよい。例えば、欠陥ＴＳＶ（例えば、開回路ＴＳＶおよび／または短絡ＴＳＶ）は、隣接する半導体ダイの位置ずれの結果、半田付けプロセス、転位、プロセス変化、および／または、機械的応力に伴う問題の結果である場合がある。そのようなシナリオにおいて、選択的コネクタ１１０は、欠陥ＴＳＶを信号ラインのいずれかから外すように構成されなければならない。
他の例において、設計アーキテクチャは、半導体ダイ１０２上の信号ライン１１２のうちの特定の信号ラインが積層体中の任意の他のダイ上の信号ラインに接続されてはならないようになっていてもよい。このシナリオは、通常はそれらの信号ラインに電気的に接続されるであろうＴＳＶを解放し、それにより、そのようなＴＳＶを、半導体ダイ１０２以外の積層ダイ上の信号ライン同士を接続するために使用できる。
図２に関連して既に述べたように、所定のＴＳＶ領域１０６内のＴＳＶは、１つ以上のＴＳＶグループ間で分けられてもよい。図３は半導体ダイ１０２上の１つのＴＳＶグループ３０２を示している。ＴＳＶグループ３０２は一組の信号ライン１１２−１、１１２−２、・・・、１１２−６に接続される。本明細書中で使用される用語「ＴＳＶグループ」は、一般に、選択的コネクタの関連する組と共にある半導体ダイ上の一組のＴＳＶを意味する。ここに示される実施形態では、ＴＳＶグループ３０２が６つのＴＳＶ１０４−１、１０４−２、・・・、１０４−６を含み、選択的コネクタが一組の送信ゲート３０４−１、３０４−２、・・・、３０４−６として実装される。各送信ゲート３０４−１、３０４−２、・・・、３０４−６は、それぞれの入力３０６−１、３０６−２、・・・、３０６−６と、それぞれの出力３０８−１、３０８−２、・・・、３０８−６と、それぞれの制御ポート３１０−１、３１０−２、・・・、３１０−６とを有する。各入力３０６−１、３０６−２、・・・、３０６−６は信号ライン１１２−１、１１２−２、・・・、１１２−６のうちの対応する１つに接続され、一方、各出力３０８−１、３０８−２、・・・、３０８−６は、ＴＳＶ１０４−１、１０４−２、・・・、１０４−６のうちの対応する１つに接続される。
図示の例におけるＴＳＶグループ３０２は、説明の都合上、６つのＴＳＶ１０４−１、１０４−２、・・・、１０４−６だけを有する。しかしながら、ＴＳＶグループ３０２内のＴＳＶの数が特に限定されないことは言うまでもない。言うまでもなく、半導体ダイ１０２は、ＴＳＶグループ３０２と同様の複数のＴＳＶグループを含んでもよい。
各送信ゲート３０４−１、３０４−２、・・・、３０４−６は導電状態または高インピーダンス出力状態をとることができる。送信ゲート３０４−１、３０４−２、・・・、３０４−６のうちの所定の１つが導電状態になると、出力３０８−１、３０８−２、・・・、３０８−６のうちの対応する１つが入力３０６−１、３０６−２、・・・、３０６−６のうちの対応する１つに対して電気的に接続される。一方、送信ゲート３０４−１、３０４−２、・・・、３０４−６のうちの所定の１つが高インピーダンス出力状態になると、出力３０８−１、３０８−２、・・・、３０８−６のうちの対応する１つが入力３０６−１、３０６−２、・・・、３０６−６のうちの対応する１つから電気的に絶縁される。各送信ゲート３０４−１、３０４−２、・・・、３０４−６の状態（すなわち、導電状態または高インピーダンス状態）は、制御ポート３１０−１、３１０−２、・・・、３１０−６のうちの対応する１つで設定コントローラ１１４から受けられる制御信号によってプログラムすることができる。送信ゲート３０４−１、３０４−２、・・・、３０４−６のうちの特定の１つの制御ポートで受けられる制御信号は、特定の送信ゲートが導電状態に置かれるべきことを示す第１の所定値と、特定の送信ゲートが高インピーダンス状態に置かれるべきことを示す第２の所定値とを伴うバイナリ信号であってもよい。幾つかの実施形態の例によれば、送信ゲート３０４−１、３０４−２、・・・、３０４−６のための制御信号は、例えば、ヒューズ（電子ヒューズを含む）、電子ヒューズその他のプログラミング要素によってプログラムすることができるが、他の可能性が存在し、そのような可能性も本発明の範囲内に入る。
ここで、図３の実施形態において信号ライン１１２−１、１１２−２、・・・、１１２−６のサブセットをＴＳＶ１０４−１、１０４−２、・・・、１０４−６に対して接続するための特定の接続性要件を満たすことが望ましい特定の非限定的な動作シナリオを考える。接続性要件は、製造段階中に半導体ダイ検査を行った結果として決定されてもよい。接続性要件は設定コントローラ１１４に知られる。この非限定的な実施形態の目的のため、接続性要件は、信号ライン１１２−１、１１２−２、・・・、１１２−６がＴＳＶ１０４−１、１０４−２、・・・、１０４−６にそれぞれ接続されなければならないようになっている。
したがって、送信ゲート３０４−１は、信号ライン１１２−１をＴＳＶ１０４−１に電気的に接続させるように制御信号３１２−１を用いてプログラムされる。同様に、送信ゲート３０４−２は、信号ライン１１２−２をＴＳＶ１０４−２に電気的に接続させるように制御信号３１２−２を用いてプログラムされ、送信ゲート３０４−３は、信号ライン１１２−３をＴＳＶ１０４−３に電気的に接続させるように制御信号３１２−３を用いてプログラムされる。また、送信ゲート３０４−４は、信号ライン１１２−４を全てのＴＳＶ（ＴＳＶ１０４−４を含む）から電気的に絶縁させるように制御信号３１２−４を用いてプログラムされ、送信ゲート３０４−５は、信号ライン１１２−５を全てのＴＳＶ（ＴＳＶ１０４−５を含む）から電気的に絶縁させるように制御信号３１２−５を用いてプログラムされ、送信ゲート３０４−６は、信号ライン１１２−６を全てのＴＳＶ（ＴＳＶ１０４−６を含む）から電気的に絶縁させるように制御信号３１２−６を用いてプログラムされる。
送信ゲート３０４−１、３０４−２、・・・、３０４−６は、初期設定で、すなわち、制御ポート３１０−１、３１０−２、・・・、３１０−６のうちの対応する１つに制御信号がない状態で、高インピーダンス出力状態のままでいるようになっていてもよいことは言うまでもない。これが当てはまる場合には、設定コントローラ１１４は、特定の制御信号を送信ゲート３０４−３、３０４−４、３０４−５へ発してこれらの送信ゲートが所望の（高インピーダンス）状態をとるようにする必要がない。
あるいは、送信ゲート３０４−１、３０４−２、・・・、３０４−６は、初期設定で導電状態のままでいるようになっていてもよい。これが当てはまる場合には、設定コントローラ１１４は、図示の実施形態で特定の制御信号を送信ゲート３０４−１、３０４−２、３０４−６へ発してこれらの送信ゲートが所望の（導電）状態をとるようにする必要がない。
図４は、積層体の上側半導体ダイ上の一組の信号ライン４０４−１、４０４−２、・・・、４０４−６に接続される上側ＴＳＶグループ４０２と、積層体の下側半導体ダイ上の一組の信号ライン４５４−１、４５４−２、・・・、４５４−６に接続される下側ＴＳＶグループ４５２とを概念的に示している。
上側ＴＳＶグループ４０２は、一組の送信ゲート４１２−１、４１２−２、・・・、４１２−６として実装される選択的コネクタと共に６つのＴＳＶ４０８−１、４０８−２、・・・、４０８−６を含む。各送信ゲート４１２−１、４１２−２、・・・、４１２−６は、それぞれの入力４１４−１、４１４−２、・・・、４１４−６と、それぞれの出力４１６−１、４１６−２、・・・、４１６−６と、それぞれの制御ポート４１８−１、４１８−２、・・・、４１８−６とを有する。各入力４１４−１、４１４−２、・・・、４１４−６は上側半導体ダイ上の信号ライン４０４−１、４０４−２、・・・、４０４−６のうちの対応する１つに接続され、一方、各出力４１６−１、４１６−２、・・・、４１６−６は、ＴＳＶ４０８−１、４０８−２、・・・、４０８−６のうちの対応する１つに接続される。
各送信ゲート４１２−１、４１２−２、・・・、４１２−６は、導電状態（この場合、出力４１６−１、４１６−２、・・・、４１６−６を入力４１４−１、４１４−２、・・・、４１４−６に対して電気的に接続できる）または高インピーダンス出力状態（この場合には、出力４１６−１、４１６−２、・・・、４１６−６が入力４１４−１、４１４−２、・・・、４１４−６から電気的に絶縁される）をとることができる。各送信ゲート４１２−１、４１２−２、・・・、４１２−６の状態（すなわち、導電状態または高インピーダンス状態）は、上側半導体ダイにおける設定コントローラ１１４−ＵＰＰＥＲから制御ポート４１８−１、４１８−２、・・・、４１８−６で受けられる制御信号によってプログラムすることができる。送信ゲート４１２−１、４１２−２、・・・、４１２−６のうちの特定の１つの制御ポートで受けられる制御信号は、特定の送信ゲートが導電状態に置かれるべきことを示す第１の所定値と、特定の送信ゲートが高インピーダンス状態に置かれるべきことを示す第２の所定値とを伴うバイナリ信号であってもよい。幾つかの実施形態の例によれば、送信ゲート４１２−１、４１２−２、・・・、４１２−６のための制御信号は、例えば、ヒューズ（電子ヒューズを含む）または他のプログラミング要素によってプログラムすることができるが、他の可能性が存在し、そのような可能性も本発明の範囲内に入る。
下側ＴＳＶグループ４５２は、一組の送信ゲート４６２−１、４６２−２、・・・、４６２−６として実装される選択的コネクタと共に６つのＴＳＶ４５８−１、４５８−２、・・・、４５８−６の適合する組を含む。各送信ゲート４６２−１、４６２−２、・・・、４６２−６は、それぞれの入力４６４−１、４６４−２、・・・、４６４−６と、それぞれの出力４６６−１、４６６−２、・・・、４６６−６と、それぞれの制御ポート４６８−１、４６８−２、・・・、４６８−６とを有する。各入力４６４−１、４６４−２、・・・、４６４−６は下側半導体ダイ上の信号ライン４５４−１、４５４−２、・・・、４５４−６のうちの対応する１つに接続され、一方、各出力４６６−１、４６６−２、・・・、４６６−６は、ＴＳＶ４５８−１、４５８−２、・・・、４５８−６のうちの対応する１つに接続される。
各送信ゲート４６２−１、４６２−２、・・・、４６２−６は、導電状態（この場合、出力４６６−１、４６６−２、・・・、４６６−６を入力４６４−１、４６４−２、・・・、４６４−６に対して電気的に接続できる）または高インピーダンス出力状態（この場合には、出力４６６−１、４６６−２、・・・、４６６−６が入力４６４−１、４６４−２、・・・、４６４−６から電気的に絶縁される）をとることができる。各送信ゲート４６２−１、４６２−２、・・・、４１２−６の状態（すなわち、導電状態または高インピーダンス状態）は、上側半導体ダイにおける設定コントローラ１１４−ＬＯＷＥＲから制御ポート４６８−１、４６８−２、・・・、４６８−６で受けられる制御信号によってプログラムすることができる。
送信ゲート４６２−１、４６２−２、・・・、４６２−６のうちの特定の１つの制御ポートで受けられる制御信号は、特定の送信ゲートが導電状態に置かれるべきことを示す第１の所定値と、特定の送信ゲートが高インピーダンス状態に置かれるべきことを示す第２の所定値とを伴うバイナリ信号であってもよい。幾つかの実施形態の例によれば、送信ゲート４６２−１、４６２−２、・・・、４６２−６のための制御信号は、例えば、ヒューズ（電子ヒューズを含む）その他のプログラミング要素によってプログラムすることができるが、他の可能性が存在し、そのような可能性も本発明の範囲内に入る。
上側ＴＳＶグループ４０２における各ＴＳＶ４０８−１、４０８−２、・・・、４０８−６は、それぞれの接合パッド（図示せず）により、下側ＴＳＶグループ４５２におけるＴＳＶ４５８−１、４５８−２、・・・、４５８−６のうちの対応する１つに電気的に接続される。これにより、上側半導体ダイにおける信号ライン４０４−１、４０４−２、・・・、４０４−６のうちの１つと下側半導体ダイにおける信号ライン４５４−１、４５４−２、・・・、４５４−６のうちの適合する１つとの間で電気的な接続を潜在的に確立することができる。しかしながら、送信ゲート４１２−１、４１２−２、・・・、４１２−６、４６２−１、４６２−２、・・・、４６２−６の作用に起因して、信号ラインの適合する対を電気的に接続できない可能性もある。例えば、適合する信号ラインのうちの１つ（例えば、上側半導体ダイ上の信号ライン４０４−２）をその関連するＴＳＶ（上側半導体ダイ上のＴＳＶ４０８−２）に対して電気的に接続するが、適合する信号ラインのうちの他の１つ（下側半導体ダイ上の信号ライン４５４−２）をその関連するＴＳＶ（下側半導体ダイ上のＴＳＶ４５８−２）から電気的に絶縁することも実現可能である。これにより、積層体の層の（全てではなく）サブセットにおいて適合する信号ラインを接続するためにＴＳＶ４０８−２および４５８−２を使用することができる。
図示の例における各ＴＳＶグループ４０２、４５２は、説明の都合上、６つのＴＳＶだけを有する。しかしながら、いずれのＴＳＶグループ内のＴＳＶの数も特に限定されないことは言うまでもない。また、言うまでもなく、上側および下側の半導体ダイはそれぞれ、対を成して位置合わせされて前述したように構成されてもよいＴＳＶを有する複数のＴＳＶグループを含んでもよい。
ここで、図４の実施形態において信号ライン４０４−１、４０４−２、・・・、４０４−６のサブセットをＴＳＶ４０８−１、４０８−２、・・・、４０８−６に対して接続するためおよび信号ライン４５４−１、４５４−２、・・・、４５４−６のサブセットをＴＳＶ４５８−１、４５８−２、・・・、４５８−６に対して接続するための特定の接続性要件を満たすことが望ましい特定の非限定的な動作シナリオを考える。接続性要件は、製造段階中に半導体ダイ検査を行った結果として決定されてもよい。接続性要件は設定コントローラ１１４−ＵＰＰＥＲ、１１４−ＬＯＷＥＲに知られる。この非限定的な実施形態の目的のため、接続性要件は、信号ライン４０４−１、４０４−２、４０４−４、４０４−６がＴＳＶ４０８−１、４０８−２、４０８−４、４０８−６にそれぞれ接続されなければならないようにかつ信号ライン４５４−１、４５４−２、４５４−５、４５４−６がＴＳＶ４５８−１、４５８−２、４５８−５、４５８−６にそれぞれ接続されなければならないようになっている。
したがって、上側半導体ダイに関する限り、送信ゲート４１２−１は、信号ライン４０４−１をＴＳＶ４０８−１に電気的に接続させるように制御信号４３２−１を用いてプログラムされ、送信ゲート４１２−２は、信号ライン４０４−２をＴＳＶ４０８−２に電気的に接続させるように制御信号４３２−２を用いてプログラムされ、送信ゲート４１２−３は、信号ライン４０４−３をＴＳＶ４０８−３に電気的に接続させるように制御信号４３２−３を用いてプログラムされ、送信ゲート４１２−４は、信号ライン４０４−４をＴＳＶ４０８−４に電気的に接続させるように制御信号４３２−４を用いてプログラムされる。また、送信ゲート４１２−５は、信号ライン４０４−５を全てのＴＳＶ（ＴＳＶ４０８−５を含む）から電気的に絶縁させるように制御信号４３２−５を用いてプログラムされ、送信ゲート４１２−６は、信号ライン４０４−６を全てのＴＳＶ（ＴＳＶ４０８−６を含む）から電気的に絶縁させるように制御信号４３２−６を用いてプログラムされる。
また、下側半導体ダイに関する限り、送信ゲート４６２−１は、信号ライン４５４−１をＴＳＶ４５８−１に電気的に接続させるように制御信号４８２−１を用いてプログラムされ、送信ゲート４６２−２は、信号ライン４５４−２をＴＳＶ４５８−２に電気的に接続させるように制御信号４８２−２を用いてプログラムされ、送信ゲート４６２−３は、信号ライン４５４−３をＴＳＶ４５８−３に電気的に接続させるように制御信号４８２−３を用いてプログラムされ、送信ゲート４６２−４は、信号ライン４５４−４をＴＳＶ４５８−４に電気的に接続させるように制御信号４８２−４を用いてプログラムされる。また、送信ゲート４６２−５は、信号ライン４５４−５を全てのＴＳＶ（ＴＳＶ４５８−５を含む）から電気的に絶縁させるように制御信号４８２−５を用いてプログラムされ、送信ゲート４６２−６は、信号ライン４５４−６を全てのＴＳＶ（ＴＳＶ４５８−６を含む）から電気的に絶縁させるように制御信号４８２−６を用いてプログラムされる。
結果として、上側半導体ダイにおけるＴＳＶ４０８−５が接合パッドにより下側半導体ダイにおけるＴＳＶ４５８−５に電気的に接続される場合であっても、上側半導体ダイにおける信号ライン４０４−５が下側半導体ダイにおける信号ライン４５４−５から電気的に絶縁されるのが分かる。これは、上側半導体ダイにおける送信ゲート４１２−５が高インピーダンス出力状態をとるようにプログラムされてしまっているからである。同様に、下側半導体ダイにおける送信ゲート４６２−４は高インピーダンス出力状態をとるようにプログラムされたため、上側半導体ダイにおけるＴＳＶ４０８−４が接合パッドにより下側半導体ダイにおけるＴＳＶ４５８−４に電気的に接続されるという事実にもかかわらず、上側半導体ダイにおける信号ライン４０４−４が下側半導体ダイにおける信号ライン４５４−４から電気的に絶縁される。
送信ゲート４１２−１、４１２−２、・・・、４１２−６、４６２−１、４６２−２、・・・、４６２−６は、初期設定で、すなわち、制御ポート４１８−１、４１８−２、・・・、４１８−６、４６８−１、４６８−２、・・・、４６８−６のうちの対応する１つに制御信号がない状態で、高インピーダンス出力状態のままでいるようになっていてもよいことは言うまでもない。これが当てはまる場合には、設定コントローラ１１４−ＵＰＰＥＲ、１１４−ＬＯＷＥＲは、図示の実施形態で特定の制御信号を送信ゲート４１２−３、４１２−５、４６２−３、４６２−４へ発してこれらの送信ゲートが所望の（高インピーダンス）状態をとるようにする必要がない。
あるいは、送信ゲート４１２−１、４１２−２、・・・、４１２−６、４６２−１、４６２−２、・・・、４６２−６は、初期設定で導電状態のままでいるようになっていてもよい。これが当てはまる場合には、設定コントローラ１１４−ＵＰＰＥＲ、１１４−ＬＯＷＥＲは、図示の実施形態で特定の制御信号を送信ゲート４１２−１、４１２−２、４１２−４、４１２−６、４６２−１、４６２−２、４６２−５、４６２−６へ発してこれらの送信ゲートが所望の（導電）状態をとるようにする必要がない。
図５Ａは、図１のＶ−Ｖ線に沿う半導体デバイス１００の断面の概略図を示している。４つの半導体ダイ１０２、１２２、１４２、１６２のそれぞれにおける単一のＴＳＶが示されている。具体的には、これは、半導体ダイ１０２におけるＴＳＶ５１６、半導体ダイ１２２におけるＴＳＶ５２６、半導体ダイ１４２におけるＴＳＶ５３６、および、半導体ダイ１６２におけるＴＳＶ５４６を含む。集合的に、ＴＳＶ５１６、５２６、５３６、５４６は、以下で代わりにシリコン貫通孔（ＴＴＳＶ）５５６と称される複数の結合されたＴＳＶを形成する。それぞれの半導体ダイには信号ラインも示されており、該信号ラインには、その半導体ダイの表面上に形成される送信ゲートの状態に応じて、その半導体ダイにおけるＴＳＶを潜在的に接続することができる。具体的には、これは、送信ゲート５１２によりＴＳＶ５１６に接続可能な半導体ダイ１０２の信号ライン５１８、送信ゲート５２２によりＴＳＶ５２６に接続可能な半導体ダイ１２２の信号ライン５２８、送信ゲート５３２によりＴＳＶ５３６に接続可能な半導体ダイ１４２の信号ライン５３８、および、送信ゲート５４２によりＴＳＶ５４６に接続可能な半導体ダイ１６２の信号ライン５４８を含む。図５Ａ（および図６Ａ、７Ａ、８Ａ）における送信ゲート５１２、５２２、５３２、５４２の描写が概念的であり、実際の実施では、送信ゲート５１２、５２２、５３２、５４２をそれぞれの半導体ダイ１０２、１２２、１４２、１６２の表面上に形成できることは言うまでもない。
ＴＴＳＶ５５６がＴＳＶ５１６、５２６、５３６、５４６の全てを電気的に接続するのが分かる。しかしながら、これは、それらのＴＳＶを潜在的に接続できる信号ラインが実際に互いに電気的に接続されることを意味しない。実際には、送信ゲート５１２、５２２、５３２、５４２の状態（すなわち、導電状態または高インピーダンス状態）に応じて、半導体ダイ１０２、１２２、１４２、１６２のうちの選択された半導体ダイのみの信号ラインを接続できる。これは、より大きな相互接続の柔軟性を与える。
図５Ａは、送信ゲート５１２、５２２、５３２、５４２の全てが導電状態に置かれている場合（すなわち、同義的に、送信ゲート５１２、５２２、５３２、５４２がいずれも高インピーダンス出力状態に置かれていない場合）を示しており、それにより、半導体ダイ１０２、１２２、１４２、１６２上の信号ライン５１８、５２８、５３８、５４８がＴＴＳＶ５５６を介して互いに電気的に接続される。等価な接続線図が図５Ｂに概略形式で示されている。
図６Ａは、送信ゲート５１２、５２２、５３２、５４２の全てがいずれも導電状態に置かれていない場合（および／または、送信ゲート５１２、５２２、５３２、５４２の全てが高インピーダンス出力状態に置かれている場合）を示しており、それにより、半導体ダイ１０２、１２２、１４２、１６２上の信号ライン５１８、５２８、５３８、５４８が互いから電気的に絶縁される。等価な接続線図が図６Ｂに概略形式で示されている。
図７Ａは、半導体ダイ１０２、１２２、１４２上の選択的コネクタ５１２、５２２、５３２が導電状態に置かれかつ半導体ダイ１６２上の送信ゲート５４２が高インピーダンス出力状態に置かれ、それにより、半導体ダイ１０２、１２２、１４２上の信号ライン５１８、５２８、５３８がＴＴＳＶ５５６を介して互いに電気的に接続されるが半導体ダイ１６２上の信号ライン５４８から電気的に絶縁される場合を示している。等価な接続線図が図７Ｂに概略形式で示されている。
図８Ａは、半導体ダイ１２２、１６２上の送信ゲート５２２、５４２が導電状態に置かれかつ半導体ダイ１０２、１４２上の送信ゲート５１２、５３２が高インピーダンス出力状態に置かれ、それにより、半導体ダイ１２２、１６２上の信号ライン５２８、５４８がＴＴＳＶ５５６を介して互いに電気的に接続される一方で、半導体ダイ１０２、１４２上の信号ライン５１８、５３８が互いからおよび信号ライン５２８、５４８から電気的に絶縁される場合を示している。等価な接続線図が図８Ｂに概略形式で示されている。
図９は、選択された層のみの信号ライン間で電気的接続を得るために前述した技術を使用して選択的に構成された半導体デバイス９００の一例を示している。具体的に、図９は、複数のＴＴＳＶ９１０、９２０、９３０、９４０、９５０、９６０、９７０、９８０、９９０を示しており、各ＴＴＳＶは４つの各半導体ダイ９０２、９０４、９０６、９０８上のＴＳＶから形成される。半導体ダイ９０２、９０４、９０６、９０８のうちの隣り合う半導体ダイ上のＴＳＶの対は、一直線に合わされるとともに、接合パッドにより電気的に接続される。半導体ダイ９０２はパッケージ基板９０１に接続される。
所定の半導体ダイにおける所定のＴＳＶと関連する図９に見える接続点は、所定の半導体ダイ上の信号ラインと所定のＴＳＶとの間の接続の確立を示している。具体的には、ＴＴＳＶ９１０は、各半導体ダイ９０２、９０４、９０６、９０８上の信号ラインを互いに電気的に接続する。同様に、ＴＴＳＶ９２０、９６０、９７０はそれぞれ、各半導体ダイ９０２、９０４、９０６、９０８上の信号ラインを互いに電気的に接続する。しかしながら、ＴＴＳＶ９３０は、半導体ダイ９０２上の信号ラインを半導体ダイ９０８上の信号ラインに接続するが、これらの２つの信号ラインを半導体ダイ９０４または半導体ダイ９０６上のいずれの信号ラインに対しても接続しない。同様に、ＴＴＳＶ９４０は、半導体ダイ９０２上の信号ラインを半導体ダイ９０６上の信号ラインに接続するが、これらの２つの信号ラインを半導体ダイ９０４または半導体ダイ９０８上のいずれの信号ラインに対しても接続しない。また、ＴＴＳＶ９５０は、半導体ダイ９０４上の信号ラインを半導体ダイ９０８上の信号ラインに接続するが、これらの信号ラインを半導体ダイ９０２または半導体ダイ９０６上のいずれの信号ラインに対しても接続しない。更に、ＴＴＳＶ９８０は、半導体ダイ９０４上の信号ラインを半導体ダイ９０６上の信号ラインに接続するが、これらの信号ラインを半導体ダイ９０２または半導体ダイ９０８上のいずれの信号ラインに対しても接続しない。最後に、ＴＴＳＶ９９０は、半導体ダイ９０２上の信号ラインを半導体ダイ９０６上の信号ラインおよび半導体ダイ９０８上の信号ラインに接続するが、これらの信号ラインを半導体ダイ９０４上の信号ラインには接続しない。
当業者であれば分かるように、図９の実施形態は単なる一例であって限定的に見なされるべきではない。
ここで、図１０を参照すると、複数の信号ライン１００４−１、１００４−２、１００４−３、１００４−４に接続されるＴＳＶグループ１００２が示されている。「ＴＳＶグループ」が選択的コネクタの関連する組と共に半導体ダイ上のＴＳＶのグループを備えることが思い起こされる。ここに示される実施形態では、ＴＳＶグループ１００２が６つのＴＳＶ１００６−１、１００６−２、・・・、１００６−６を含み、選択的コネクタは、４つのデマルチプレクサ１０１０−１、１０１０−２、１０１０−３、１０１０−４のそれぞれの組と直列な４つの送信ゲート１００８−１、１００８−２、１００８−３、１００８−４から構成される組として実装される。
なお、ＴＳＶグループ１００２内のＴＳＶの数は、ＴＳＶグループ１００２に接続される信号ラインの数よりも多い。これは冗長性を与え、それにより、ＴＳＶグループ１００２は、欠陥を修復する際に有用な冗長性を示すことができる。具体的には、非限定的な図示の実施形態では、４つの信号ライン１００４−１、１００４−２、１００４−３、１００４−４と、６つのＴＳＶ１００６−１、１００６−２、・・・、１００６−６が存在する。２つの追加のＴＳＶは、ＴＳＶ１００６−１、１００６−２、・・・、１００６−６のうちの最大で２つが欠陥を被る場合であっても、ＴＳＶグループ１００２の適切な機能を全体として可能にする。しかしながら、ＴＳＶグループ１００２に接続される信号ラインの数またはＴＳＶグループ１００２内の追加のＴＳＶの数が特に限定されないことは言うまでもない。
各送信ゲート１００８−１、１００８−２、１００８−３、１００８−４は、それぞれの入力１０１２−１、１０１２−２、１０１２−３、１０１２−４と、それぞれの出力１０１４−１、１０１４−２、１０１４−３、１０１４−４と、それぞれの制御ポート１０１６−１、１０１６−２、１０１６−３、１０１６−４とを有する。各入力１０１２−１、１０１２−２、１０１２−３、１０１２−４は信号ラインのうちの対応する１つに接続され、一方、各出力１０１４−１、１０１４−２、１０１４−３、１０１４−４はデマルチプレクサ１０１０−１、１０１０−２、１０１０−３、１０１０−４のうちのそれぞれの１つに接続される。各送信ゲート１００８−１、１００８−２、１００８−３、１００８−４は導電状態または高インピーダンス出力状態をとることができる。送信ゲート１００８−１、１００８−２、１００８−３、１００８−４のうちの所定の１つが導電状態になると、出力１０１４−１、１０１４−２、１０１４−３、１０１４−４のうちの対応する１つが入力１０１２−１、１０１２−２、１０１２−３、１０１２−４のうちの対応する１つに対して電気的に接続される。一方、送信ゲートト１００８−１、１００８−２、１００８−３、１００８−４のうちの所定の１つが高インピーダンス出力状態になると、出力１０１４−１、１０１４−２、１０１４−３、１０１４−４のうちの対応する１つが入力１０１２−１、１０１２−２、１０１２−３、１０１２−４のうちの対応する１つから電気的に絶縁される。各送信ゲート１００８−１、１００８−２、１００８−３、１００８−４の状態（すなわち、導電状態または高インピーダンス状態）は、制御ポート１０１６−１、１０１６−２、１０１６−３、１０１６−４のうちの対応する１つで設定コントローラ１１４から受けられる制御信号によってプログラムすることができる。送信ゲート１００８−１、１００８−２、１００８−３、１００８−４のうちの特定の１つの制御ポートで受けられる制御信号は、特定の送信ゲートが導電状態に置かれるべきことを示す第１の所定値と、特定の送信ゲートが高インピーダンス状態に置かれるべきことを示す第２の所定値とを伴うバイナリ信号であってもよい。幾つかの実施形態の例によれば、送信ゲート１００８−１、１００８−２、１００８−３、１００８−４のための制御信号は、例えば、ヒューズ（電子ヒューズを含む）または他のプログラミング要素によってプログラムすることができるが、他の可能性が存在し、そのような可能性も本発明の範囲内に入る。
各デマルチプレクサ１０１０−１、１０１０−２、１０１０−３、１０１０−４は、送信ゲート１００８−１、１００８−２、１００８−３、１００８−４のうちのそれぞれの１つに接続されるそれぞれの入力１０１８−１、１０１８−２、１０１８−３、１０１８−４を有する。
各デマルチプレクサ１０１０−１、１０１０−２、１０１０−３、１０１０−４は、ＴＳＶの対応するサブセットと関連するそれぞれの複数の出力も有する。図示の実施形態では、各デマルチプレクサ１０１０−１、１０１０−２、１０１０−３、１０１０−４が３つの出力を有し、これらの出力は、便宜上、簡単のため、「左」出力（−Ｌ）、「中央」出力（−Ｍ）、および、「右」出力（−Ｒ）と称され、各出力は、そのデマルチプレクサと関連するＴＳＶの対応する１つに接続される。しかしながら、一般に、デマルチプレクサのうちの任意の所定の１つの出力の数は、限定されず、２つ以上の任意の範囲をとることができることは言うまでもない。また、様々なデマルチプレクサが全て同じ数の出力を有する必要はない。
具体的には、デマルチプレクサ１０１０−１は、ＴＳＶ１００６−１、１００６−２、１００６−３にそれぞれ接続される複数の出力１０２１−Ｌ、１０２１−Ｍ、１０２１−Ｒを含む。デマルチプレクサ１０１０−２は、ＴＳＶ１００６−２、１００６−３、１００６−４にそれぞれ接続される複数の出力１０２２−Ｌ、１０２２−Ｍ、１０２２−Ｒを含む。デマルチプレクサ１０１０−３は、ＴＳＶ１００６−３、１００６−４、１００６−５にそれぞれ接続される複数の出力１０２３−Ｌ、１０２３−Ｍ、１０２３−Ｒを含む。最後に、デマルチプレクサ１０１０−４は、ＴＳＶ１００６−４、１００６−５、１００６−６にそれぞれ接続される複数の出力１０２４−Ｌ、１０２４−Ｍ、１０２４−Ｒを含む。
各デマルチプレクサ１０１０−１、１０１０−２、１０１０−３、１０１０−４はそれぞれの制御ポート１０３０−１、１０３０−２、１０３０−３、１０３０−４も有する。デマルチプレクサ１０１０−１、１０１０−２、１０１０−３、１０１０−４のうちの所定の１つの制御ポートは設定コントローラ１１４から制御信号を受け、それに基づいて、デマルチプレクサ１０１０−１、１０１０−２、１０１０−３、１０１０−４のうちの所定の１つは、その入力とその出力のうちの１つのみ（「左」、「中央」、または、「右」のいずれか）との間で電気的な接続を確立して他の出力を入力から電気的に絶縁したままにする。デマルチプレクサ１０１０−１、１０１０−２、１０１０−３、１０１０−４のうちの特定の１つの制御ポートで受けられる制御信号は３つの所定値のうちの１つ（例えば、それは２ビット信号となり得る）を有することができ、この場合、第１の所定値は特定のデマルチプレクサがその入力とその「左」出力との間で電気的な接続を確立すべきことを示し、第２の所定値は特定のデマルチプレクサがその入力とその「中央」出力との間で電気的な接続を確立すべきことを示し、第３の所定値は特定のデマルチプレクサがその入力とその「右」出力との間で電気的な接続を確立すべきことを示している。一般的に言えば、（２ｎ−１＋１）〜２ｎ個の出力を有するプレクサ１０１０−１、１０１０−２、１０１０−３、１０１０−４のうちの特定の１つにおいては、対応する制御ポートで受けられる制御信号がｎビット信号となり得る。
なお、幾つかのケースでは、特定の１つのＴＳＶがデマルチプレクサ１０１０−１、１０１０−２、１０１０−３、１０１０−４のうちの１つだけのデマルチプレクサの１つの出力に接続されてもよい。これは、デマルチプレクサ１０１０−１の「左」出力およびデマルチプレクサ１０１０−４の「右」出力のそれぞれにしか接続され得ないＴＳＶ１００６−１、１００６−６に当てはまる。他のケースでは、特定の１つのＴＳＶがデマルチプレクサ１０１０−１、１０１０−２、１０１０−３、１０１０−４のうちの２つ以上のデマルチプレクサの１つの出力に潜在的に接続されてもよい。例えば、ＴＳＶ１００６−３は、デマルチプレクサ１０１０−３の「左」出力、デマルチプレクサ１０１０−２の「中央」出力、および、デマルチプレクサ１０１０−１の「右」出力に対して潜在的に接続されてもよい。製造中、各デマルチプレクサ１０１０−１、１０１０−２、１０１０−３、１０１０−４は、それぞれのデマルチプレクサの１つの出力だけを電気的に接続させるそれぞれの制御信号を受ける。結果として、半導体デバイスの組み立てが完了すると、各デマルチプレクサ１０１０−１、１０１０−２、１０１０−３、１０１０−４は、ＴＳＶ１００６−１、１００６−２、・・・、１００６−６のうちの１つだけとの対応する電気的接続が確立されるようにする。
各ＴＳＶ１００６−１、１００６−２、・・・、１００６−６が図１０に示されたよりも多くの数のデマルチプレクサ１０１０−１、１０１０−２、１０１０−３、１０１０−４の出力に対して潜在的に接続されることが本発明の範囲内に入ることは言うまでもない。例えば、幾つかの実施形態の例では、各ＴＳＶ１００６−１、１００６−２、・・・、１００６−６が全てのデマルチプレクサ１０１０−１、１０１０−２、１０１０−３、１０１０−４の出力に対して潜在的に接続され得ることが想起される。
ここで、図１０の実施形態において信号ライン１００４−１、１００４−２、１００４−３、１００４−４をＴＳＶ１００６−１、１００６−２、・・・、１００６−６に対して接続するための特定の接続性要件を満たすことが望ましい特定の非限定的な動作シナリオを考える。接続性要件は、製造段階中に半導体ダイ検査を行った結果として決定されてもよい。接続性要件は設定コントローラ１１４に知られる。この非限定的な実施形態の目的のため、接続性要件は、信号ライン１００４−１、１００４−２、１００４−３、１００４−４がＴＳＶ１００６−２、１００６−３、１００６−４、１００６−５にそれぞれ接続されなければならないようになっている。
図１０は、送信ゲート１００８−１が信号ライン１００４−１をデマルチプレクサ１０１０−１の入力１０１８−１に電気的に接続させるように制御信号１０３２−１を用いてプログラムされる特定の動作シナリオを示している。同様に、送信ゲート１００８−２は、信号ライン１００４−２をデマルチプレクサ１０１０−２の入力１０１８−２に電気的に接続させるように制御信号１０３２−２を用いてプログラムされ、送信ゲート１００８−３は、信号ライン１００４−３をデマルチプレクサ１０１０−３の入力１０１８−３に電気的に接続させるように制御信号１０３２−３を用いてプログラムされ、送信ゲート１００８−４は、信号ライン１００４−４をデマルチプレクサ１０１０−４の入力１０１８−４に電気的に接続させるように制御信号１０３２−４を用いてプログラムされる。
また、デマルチプレクサ１０１０−１は、その「中央」出力１０２１−Ｍにより電気的な接続を確立するようにこのデマルチプレクサに指示する制御信号１０３４−１を受け、それにより、送信ゲート１００８−１の出力１０１４−１とＴＳＶ１００６−２との間で電気的な接続が確立される。同様に、デマルチプレクサ１０１０−２は、その「中央」出力１０２２−Ｍにより電気的な接続を確立するようにこのデマルチプレクサに指示する制御信号１０３４−２を受け、それにより、送信ゲート１００８−２の出力１０１４−２とＴＳＶ１００６−３との間で電気的な接続が確立され、デマルチプレクサ１０１０−３は、その「中央」出力１０２３−Ｍにより電気的な接続を確立するようにこのデマルチプレクサに指示する制御信号１０３４−３を受け、それにより、送信ゲート１００８−３の出力１０１４−３とＴＳＶ１００６−４との間で電気的な接続が確立され、デマルチプレクサ１０１０−４は、その「中央」出力１０２４−Ｍにより電気的な接続を確立するようにこのデマルチプレクサに指示する制御信号１０３４−４を受け、それにより、送信ゲート１００８−４の出力１０１４−４とＴＳＶ１００６−５との間で電気的な接続が確立される。
送信ゲート１００８−１、１００８−２、１００８−３、１００８−４は、初期設定で、すなわち、制御ポート１０１６−１、１０１６−２、１０１６−３、１０１６−４のうちの対応する１つに制御信号がない状態で、高インピーダンス状態のままでいるようになっていてもよいことは言うまでもない。
あるいは、送信ゲート１００８−１、１００８−２、１００８−３、１００８−４は、初期設定で導電状態のままでいるようになっていてもよい。これが当てはまる場合には、設定コントローラ１１４は、特定の制御信号を送信ゲート１００８−１、１００８−２、１００８−３、１００８−４へ発してこれらの送信ゲートが所望の（導電）状態をとるようにする必要がない。
また、初期設定状態（すなわち、制御ポート１０３０−１、１０３０−２、１０３０−３、１０３０−４のうちの対応する１つに制御信号がない状態）では、各デマルチプレクサ１０１０−１、１０１０−２、１０１０−３、１０１０−４は、そのそれぞれの入力をその「中央」出力に電気的に接続させてもよいことは言うまでもない。これが当てはまる場合には、設定コントローラ１１４は、特定の制御信号をデマルチプレクサ１０１０−１、１０１０−２、１０１０−３、１０１０−４へ発してこれらのデマルチプレクサが図１０に示されるように動作するようにする必要がない。あるいは、初期設定状態では、各デマルチプレクサ１０１０−１、１０１０−２、１０１０−３、１０１０−４がそのそれぞれの入力をその「左」または「右」出力に電気的に接続させてもよい。
送信ゲート１００８−１、１００８−２、１００８−３、１００８−４へ送られる制御信号１０３２−１、１０３２−２、１０３２−３、１０３２−４を使用して、設定できるようにすること、すなわち、信号ライン１００４−１、１００４−２、１００４−３、１００４−４のサブセットをＴＳＶ１００６−１、１００６−２、・・・、１００６−６の全てから電気的に絶縁することが可能である。
この点を考慮して、特定の接続性要件を満たし、それにより、信号ライン１００４−１、１００４−３がＴＳＶ１００６−２、１００６−４のそれぞれに接続されるようになることが望ましい、特定の非限定的な動作シナリオを考える。
具体的には、図１１を参照すると、送信ゲート１００８−１が信号ライン１００４−１をデマルチプレクサ１０１０−１の入力１０１８−１に電気的に接続させるように制御信号１０３２−１を用いてプログラムされる。同様に、送信ゲート１００８−３が信号ライン１００４−３をデマルチプレクサ１０１０−３の１０１８−３入力に電気的に接続させるように制御信号１０３２−３を用いてプログラムされる。しかしながら、送信ゲート１００８−２は、信号ライン１００４−２をデマルチプレクサ１０１０−２の入力１０１８−２から電気的に絶縁させ、それにより、信号ライン１００４−２がＴＳＶ１００６−２、１００６−３、１００６−４を含む全てのＴＳＶから電気的に絶縁されるように制御信号１０３２−２を用いてプログラムされる。同様に、送信ゲート１００８−４は、信号ライン１００４−４をデマルチプレクサ１０１０−４の入力１０１８−４から電気的に絶縁させ、それにより、信号ライン１００４−４がＴＳＶ１００６−４、１００６−５、１００６−６を含む全てのＴＳＶから電気的に絶縁されるように制御信号１０３２−４を用いてプログラムされる。
ＴＳＶ１００６−１、１００６−３、１００６−５、１００６−６が全ての信号ライン１００４−１、１００４−２、１００４−３、１００４−４から電気的に絶縁され、それにより、ＴＳＶ１００６−１、１００６−３、１００６−５、１００６−６を使用して積層体の異なる層の他の信号ライン間の選択的な相互接続を確立できるのが分かる。
送信ゲート１００８−１、１００８−２、１００８−３、１００８−４へ送られる制御信号１０３２−１、１０３２−２、１０３２−３、１０３２−４を使用して設定を行うことができるが、デマルチプレクサ１０１０−１、１０１０−２、１０１０−３、１０１０−４へ送られる制御信号１０３４−１、１０３４−２、１０３４−３、１０３４−４を使用して、検査または同様の行動を行う結果として欠陥が検出されるときに修復できるようにすることが可能である。
したがって、ＴＳＶ１００６−４に欠陥がある（しかし一方で、他のＴＳＶは損なわれないままである）ことを検出する際に決定される特定の接続性要件を満たすことが望ましい特定の非限定的な動作シナリオを考える。欠陥ＴＳＶをバイパスするために、新たな接続性要件は、信号ライン１００４−１、１００４−３がＴＳＶ１００６−２、１００６−５にそれぞれ接続されなければならないことを命じてもよい。
これにより、図１２に関しては、図１１の場合と同じ制御信号が送信ゲート１００８−１、１００８−２、１００８−３、１００８−４へ送られる。この結果、送信ゲート１００８−１、１００８−３が導電状態をとり、送信ゲート１００８−２、１００８−４が高インピーダンス出力状態をとる。また、ＴＳＶ１００６−４の欠陥（あるいは、同じように、異なる半導体ダイに位置されるがＴＳＶ１００６−４に電気的に接続される他のＴＳＶの欠陥）は、検査または同様の行動の実行中に検出される。これは、信号ライン１００４−１、１００４−２、１００４−３、１００４−４のうちの特定の１つを接続すべき異なる組のＴＳＶの利用を促す。
特に、デマルチプレクサ１０１０−１は、その入力１０１８−１とその「中央」出力１０２１−Ｍとの間の電気的な接続を確立するようにこのデマルチプレクサに指示する制御信号１０３４−１を受け、それにより、送信ゲート１００８−１（導電状態にある）の出力１０１４−１とＴＳＶ１００６−２との間で電気的な接続が確立される。
デマルチプレクサ１０１０−２は、その入力１０１８−２とその「中央」出力１０２２−Ｍとの間の電気的な接続を確立するようにこのデマルチプレクサに指示する制御信号１０３４−２を受け、それにより、送信ゲート１００８−２（高インピーダンス出力状態にある）の出力１０１４−２とＴＳＶ１００６−３との間で電気的な接続が確立される。
デマルチプレクサ１０１０−３は、その入力１０１８−３とその「右」出力１０２３−Ｒとの間の電気的な接続を確立するようにこのデマルチプレクサに指示する制御信号１０３４−３を受け、それにより、送信ゲート１００８−３（導電状態にある）の出力１０１４−３とＴＳＶ１００６−５との間で電気的な接続が確立される。
最後に、デマルチプレクサ１０１０−４は制御信号１０３４−４を受ける。制御信号１０３４−４は、図１１の場合と同様にデマルチプレクサ１０１０−４に対してその入力１０１８−４とその「中央」出力１０２４−Ｍとの間で電気的な接続を確立するように指示するべく設定され得る。しかしながら、これにより、デマルチプレクサ１０１０−４がデマルチプレクサ１０１０−３と電気的に接続され、これは、幾つかの状況では、更なる負荷問題または容量問題をもたらし得るため、望ましくない場合がある。したがって、制御信号１０３４−４は、デマルチプレクサ１０１０−４に対してその入力１０１８−４とその「右」出力１０２４−Ｒとの間で電気的な接続を確立するように指示し、それにより、送信ゲート１００８−４（高インピーダンス出力状態にある）の出力１０１４−４とＴＳＶ１００６−６との間を電気的に接続させるように設定され得る。
機能的な視点から、ＴＳＶグループ１００２が４つの作用するＴＳＶを依然としてサポートしており、欠陥ＴＳＶ、すなわち、ＴＳＶ１００６−４がバイパスされたのが分かる。無論、ＴＳＶグループ１００２と一直線に合わせられるが積層体中の他の半導体ダイに位置されるＴＳＶグループをＴＳＶの修復された設定の有利な使用が可能となるように再設定する必要もあり得ることは言うまでもない。
言うまでもなく、４つの作用するＴＳＶをサポートできるＴＳＶグループ１００２の能力に影響を与えることなく、ＴＳＶグループ１００２内の２つの欠陥ＴＳＶを同様の方法でバイパスできる。
変形例では、送信ゲートおよびデマルチプレクサの機能を、単一のデバイスへと、すなわち、高インピーダンス出力状態をとることができる高度デマルチプレクサへと組み合わせることができる。したがって、信号ライン１００４−１、１００４−２、１００４−３、１００４−４に接続されるＴＳＶグループ１３０２を示す図１３を参照する。「ＴＳＶグループ」が選択的コネクタの関連する組と共に半導体ダイ上のＴＳＶのグループを備えることが思い起こされる。ここに示される実施形態では、ＴＳＶグループ１３０２が前述した６つのＴＳＶ１００６−１、１００６−２、・・・、１００６−６を含み、選択的コネクタが４つの高度デマルチプレクサ１３１０−１、１３１０−２、１３１０−３、１３１０−４から構成される組として実装される。各高度デマルチプレクサ１３１０−１、１３１０−２、１３１０−３、１３１０−４は高インピーダンス出力状態をとることができる。
なお、ＴＳＶグループ１３０２内のＴＳＶの数は、ＴＳＶグループ１３０２に接続される信号ラインの数よりも多い。これにより、ＴＳＶグループ１３０２が冗長性を示すことができ、これは欠陥を修復する際に有益である。具体的には、非限定的な図示の実施形態では、４つの信号ライン１００４−１、１００４−２、１００４−３、１００４−４と、６つのＴＳＶ１００６−１、１００６−２、・・・、１００６−６が存在する。２つの追加のＴＳＶは、ＴＳＶ１００６−１、１００６−２、・・・、１００６−６のうちの最大で２つが欠陥を被る場合であっても、ＴＳＶグループ１３０２の適切な機能を全体として可能にする。しかしながら、ＴＳＶグループ１３０２に接続される信号ラインの数またはＴＳＶグループ１３０２内の追加のＴＳＶの数が特に限定されないことは言うまでもない。
各高度デマルチプレクサ１３１０−１、１３１０−２、１３１０−３、１３１０−４は、信号ライン１００４−１、１００４−２、１００４−３、１００４−４のうちのそれぞれの１つに接続されるそれぞれの入力１３１８−１、１３１８−２、１３１８−３、１３１８−４を有する。
各高度デマルチプレクサ１３１０−１、１３１０−２、１３１０−３、１３１０−４は、ＴＳＶの対応するサブセットと関連するそれぞれの複数の出力も有する。図示の実施形態では、各高度デマルチプレクサ１３１０−１、１３１０−２、１３１０−３、１３１０−４が３つの出力を有し、これらの出力は、便宜上、簡単のため、「左」出力（−Ｌ）、「中央」出力（−Ｍ）、および、「右」出力（−Ｒ）と称され、各出力は、その高度デマルチプレクサと関連するＴＳＶの対応する１つに接続される。しかしながら、一般に、高度デマルチプレクサのうちの任意の所定の１つの出力の数は、限定されず、２つ以上の任意の範囲をとることができることは言うまでもない。また、様々な高度デマルチプレクサが全て同じ数の出力を有する必要はない。
具体的には、高度デマルチプレクサ１３１０−１は、ＴＳＶ１００６−１、１００６−２、１００６−３にそれぞれ接続される複数の出力１３２１−Ｌ、１３２１−Ｍ、１３２１−Ｒを含む。高度デマルチプレクサ１３１０−２は、ＴＳＶ１００６−２、１００６−３、１００６−４にそれぞれ接続される複数の出力１３２２−Ｌ、１３２２−Ｍ、１３２２−Ｒを含む。高度デマルチプレクサ１３１０−３は、ＴＳＶ１００６−３、１００６−４、１００６−５にそれぞれ接続される複数の出力１３２３−Ｌ、１３２３−Ｍ、１３２３−Ｒを含む。最後に、高度デマルチプレクサ１３１０−４は、ＴＳＶ１００６−４、１００６−５、１００６−６にそれぞれ接続される複数の出力１３２４−Ｌ、１３２４−Ｍ、１３２４−Ｒを含む。
各高度デマルチプレクサ１３１０−１、１３１０−２、１３１０−３、１３１０−４はそれぞれの制御ポート１３３０−１、１３３０−２、１３３０−３、１３３０−４も有する。高度デマルチプレクサ１３１０−１、１３１０−２、１３１０−３、１３１０−４のうちの所定の１つの制御ポートは設定コントローラ１１４から制御信号を受け、それに基づいて、高度デマルチプレクサ１３１０−１、１３１０−２、１３１０−３、１３１０−４のうちの所定の１つは、（ｉ）その入力をその出力の全てから電気的に絶縁させ、または、（ｉｉ）その入力とその出力のうちの１つのみ（「左」、「中央」、または、「右」のいずれか）との間で電気的な接続を確立して他の出力を入力から電気的に絶縁したままにする。高度デマルチプレクサ１３１０−１、１３１０−２、１３１０−３、１３１０−４のうちの特定の１つの制御ポートで受けられる制御信号は４つの所定値のうちの１つ（例えば、それは２ビット信号となり得る）を有することができ、この場合、第１の値は特定の高度デマルチプレクサがその入力とその「左」出力との間で電気的な接続を確立すべきことを示し、第２の所定値は特定の高度デマルチプレクサがその入力とその「中央」出力との間で電気的な接続を確立すべきことを示し、第３の所定値は特定の高度デマルチプレクサがその入力とその「右」出力との間で電気的な接続を確立すべきことを示し、第４の所定値は特定の高度デマルチプレクサがその入力をその出力の全てから電気的に絶縁すべきことを示す。一般的に言えば、（２ｎ−１）〜（２ｎ−１）個の出力を有する高度プレクサ１３１０−１、１３１０−２、１３１０−３、１３１０−４のうちの特定の１つにおいては、対応する制御ポートで受けられる制御信号がｎビット信号となり得る。
高度デマルチプレクサ１３１０−１、１３１０−２、１３１０−３、１３１０−４へ送られる制御信号１３３４−１、１３３４−２、１３３３４−３、１３３４−４を使用して、設定できるようにすること、すなわち、信号ライン１００４−１、１００４−２、１００４−３、１００４−４のうちの１つ以上をＴＳＶ１００６−１、１００６−２、・・・、１００６−６の全てから電気的に絶縁することが可能である。
この点を考慮して、図１３の実施形態において信号ライン１００４−１、１００４−２、１００４−３、１００４−４をＴＳＶ１００６−１、１００６−２、・・・、１００６−６に対して接続するための特定の接続性要件を満たすことが望ましい、非限定的な動作シナリオを考える。接続性要件は、製造段階中に半導体ダイ検査を行った結果として決定されてもよい。接続性要件は設定コントローラ１１４に知られる。この非限定的な実施形態の目的のため、接続性要件は、信号ライン１００４−１、１００４−３がＴＳＶ１００６−２、１００６−４にそれぞれ接続されなければならないようになっている。
したがって、図１４を参照すると、高度デマルチプレクサ１３１０−１は、信号ライン１００４−１をＴＳＶ１００６−２に電気的に接続させるように制御信号１３３４−１を用いてプログラムされる。同様に、高度デマルチプレクサ１３１０−３は、信号ライン１００４−３をＴＳＶ１００６−４に電気的に接続させるように制御信号１３３４−３を用いてプログラムされる。しかしながら、高度デマルチプレクサ１３１０−２は、信号ライン１００４−２をＴＳＶ１００６−２、１００６−３、１００６−４を含む全てのＴＳＶから電気的に絶縁させるように制御信号１３３４−２を用いてプログラムされる。同様に、高度デマルチプレクサ１３１０−４は、信号ライン１００４−４をＴＳＶ１００６−４、１００６−５、１００６−６を含む全てのＴＳＶから電気的に絶縁させるように制御信号１３３４−４を用いてプログラムされる。
ＴＳＶ１００６−１、１００６−３、１００６−５、１００６−６が全ての信号ライン１００４−１、１００４−２、１００４−３、１００４−４から電気的に絶縁され、それにより、ＴＳＶ１００６−１、１００６−３、１００６−５、１００６−６を使用して積層体の異なる層の他の信号ライン間の選択的な相互接続を確立できるのが分かる。
設定可能にすることに加え、高度デマルチプレクサ１３１０−１、１３１０−２、１３１０−３、１３１０−４へ送られる制御信号１３３４−１、１３３４−２、１３３４−３、１３３４−４を使用して、検査または同様の行動を行う結果として欠陥が検出されるときに修復できるようにすることが可能である。
したがって、ＴＳＶ１００６−４に欠陥がある（他のＴＳＶは損なわれないままである）ことを検出する際に決定される特定の接続性要件を満たすことが望ましい特定の非限定的な動作シナリオを考える。欠陥ＴＳＶをバイパスするために、新たな接続性要件は、信号ライン１００４−１、１００４−２がＴＳＶ１００６−２、１００６−５にそれぞれ接続されなければならないことを命じてもよい。
したがって、図１５を参照すると、ＴＳＶ１００６−４の欠陥（あるいは、同じように、異なる半導体ダイに位置されるがＴＳＶ１００６−４に電気的に接続される他のＴＳＶの欠陥）は、検査または同様の行動の実行中に検出される。これは、信号ライン１００４−１、１００４−２、１００４−３、１００４−４のうちの特定の１つを接続すべき異なる組のＴＳＶの利用を促す。
特に、高度デマルチプレクサ１３１０−１は、その入力１３１８−１とその「中央」出力１３２１−Ｍとの間の電気的な接続を確立するようにこの高度デマルチプレクサに指示する制御信号１３３４−１を受け、それにより、信号ライン１００４−１とＴＳＶ１００６−２との間で電気的な接続が確立される。
高度デマルチプレクサ１３１０−２は、高インピーダンス出力状態のままでいるようにこの高度デマルチプレクサに指示する制御信号１３３４−２を受け、それにより、信号ライン１００４−２は、ＴＳＶ１００６−２、１００６−３、１００６−４を含む全てのＴＳＶから電気的に絶縁され続ける。
高度デマルチプレクサ１３１０−３は、その入力１３１８−３とその「右」出力１３２３−Ｒとの間の電気的な接続を確立するようにこの高度デマルチプレクサに指示する制御信号１３３４−３を受け、それにより、信号ライン１００４−３とＴＳＶ１００６−５との間で電気的な接続が確立される。
最後に、高度デマルチプレクサ１３１０−４は、高インピーダンス出力状態のままでいるようにこの高度デマルチプレクサに指示する制御信号１３３４−４を受け、それにより、信号ライン１００４−４は、ＴＳＶ１００６−４、１００６−５、１００６−６を含む全てのＴＳＶから電気的に絶縁され続ける。この実施形態では、高度デマルチプレクサ１３１０−４を高インピーダンス出力状態に置くことができるため、図１２のデマルチプレクサ１０１０−４に伴って存在する負荷およびキャパシタンスの問題は、この実施形態ではそれら自体が現れない。
機能的な視点から、ＴＳＶグループ１３０２が４つの作用するＴＳＶを依然としてサポートしており、欠陥ＴＳＶ、すなわち、ＴＳＶ１００６−４がバイパスされたのが分かる。無論、ＴＳＶグループ１３０２と一直線に合わせられるが積層体中の他の半導体ダイに位置されるＴＳＶグループをＴＳＶの修復された設定の有利な使用が可能となるように再設定する必要もあり得ることは言うまでもない。
言うまでもなく、４つの作用するＴＳＶをサポートできるＴＳＶグループ１３０２の能力に影響を与えることなく、ＴＳＶグループ１３０２内の２つの欠陥ＴＳＶを同様の方法でバイパスできる。
幾つかのケースでは、所定のＴＳＶグループ内の欠陥ＴＳＶの数がそのグループ内の余分なＴＳＶの数を超える場合があることは言うまでもない。結果として、所定のＴＳＶグループ内の損なわれていないＴＳＶの数が結局のところ信号ラインの数よりも少なくなる場合がある。他のケースでは、所定のＴＳＶグループの選択的コネクタが機能しなくなる場合がある。これらの状況のいずれかが起こると、所定のＴＳＶグループは重大な欠陥を有すると見なされ得る。そのような状況下では、例えば冗長なＴＳＶグループを与えることによって修復可能性を得ることができる。
具体的には、図１６Ａを参照すると、半導体デバイスは、第１の主ＴＳＶグループ１６０４、第２の主ＴＳＶグループ１６０６、および、冗長ＴＳＶグループ１６０８を含む。第１の主ＴＳＶグループ１６０４、第２の主ＴＳＶグループ１６０６、および、冗長ＴＳＶグループ１６０８はそれぞれ、例えばこの明細書中で先に説明したような、複数のＴＳＶを有するＴＳＶグループおよび選択的コネクタの関連する組であってもよいが、これは要件ではない。言い換えると、第１の主ＴＳＶグループ１６０４、第２の主ＴＳＶグループ１６０６、および、冗長ＴＳＶグループ１６０８は、設定可能でありおよび／または修復可能であってもよいが、そうである必要はない。
半導体デバイス上の機能回路１６１０から生じる一組の第１の信号ライン１６１４は、第１の主ＴＳＶグループ１６０４へと延びるとともに、グループ切り換え回路１６２０Ａへと分岐する。機能回路１６１０から生じる一組の第２の信号ライン１６１６は、第２の主ＴＳＶグループ１６０６へと延びるとともに、グループ切り換え回路１６２０Ａへと分岐する。グループ切り換え回路１６２０Ａは、冗長ＴＳＶグループ１６０８の選択的コネクタに対して更に接続される。
グループ切り換え回路１６２０Ａは、一揃いの高度マルチプレクサ１６２２−１、１６２２−２、１６２２−３、１６２２−４を含んでもよく、各高度マルチプレクサは、２つのそれぞれの入力（ＡおよびＢ）と、出力（Ｐ）と、制御ポート（Ｃ）とを有する。高度マルチプレクサ１６２２−１、１６２２−２、１６２２−３、１６２２−４のうちの特定の１つを考慮すると、入力Ａは第１の信号ライン１６１４のうちの１つを受け、一方、入力Ｂは第２の信号ライン１６１６のうちの１つを受ける。各マルチプレクサ１６２２−１、１６２２−２、１６２２−３、１６２２−４の出力Ｐは、冗長ＴＳＶグループ１６０８のそれぞれの選択的コネクタに接続される。各高度マルチプレクサ１６２２−１、１６２２−２、１６２２−３、１６２２−４の制御ポートＣは、設定コントローラ１１４から制御信号１６５０を受ける。様々な高度マルチプレクサ１６２２−１、１６２２−２、１６２２−３、１６２２−４の制御ポートＣは、それらの全てが同じ切り換え挙動を成すようにされるため、共に電気的に接続されてもよい。
設定コントローラ１１４から受けられる制御信号１６５０により、高度マルチプレクサ１６２２−１、１６２２−２、１６２２−３、１６２２−４のそれぞれは、
（ｉ）そのそれぞれの入力のうちの一方（ＡまたはＢ）をそのそれぞれの出力Ｐに電気的に接続し、それにより、第１の信号ライン１６１４のうちのそれぞれの１つあるいは第２の信号ライン１６１６のうちのそれぞれの１つと冗長ＴＳＶグループ１６０８との間の電気的な接続をもたらし、または、
（ｉｉ）高インピーダンス出力状態をとり、それにより、第１の信号ライン１６１４のうちのそれぞれの１つおよび第２の信号ライン１６１６のうちのそれぞれの１つの両方を冗長ＴＳＶグループ１６０８から電気的に絶縁させる。
この目的のため、高度マルチプレクサ１６２２−１、１６２２−２、１６２２−３、１６２２−４のそれぞれの制御ポートＣで受けられる制御信号１６５０は３つの所定値のうちの１つ（例えば、それは２ビット信号となり得る）を有することができ、この場合、第１の所定値は高度マルチプレクサがそれらのそれぞれの入力Ａとそれらのそれぞれの出力との間で電気的な接続を確立すべきことを示し、第２の所定値は高度マルチプレクサがそれらのそれぞれの入力Ｂとそれらのそれぞれの出力との間で電気的な接続を確立すべきことを示し、第３の所定値は高度マルチプレクサが高インピーダンス状態をとるべきことを示している。一般的に言えば、高度マルチプレクサ１６２２−１、１６２２−２、１６２２−３、１６２２−４が（２ｍ−１）〜（２ｍ−１）個の入力を有する場合、制御信号１６５０はｍビット信号となり得る。
制御信号１６５０がない場合には、高度マルチプレクサ１６２２−１、１６２２−、１６２２−３、１６２２−４が高インピーダンス出力状態をとるように（初期設定で）設定されてもよく、その結果、第１の信号ライン１６１４および第２の信号ライン１６１６が冗長ＴＳＶグループ１６０８から電気的に絶縁される。
図１６Ｂに示される他の実施形態の例では、半導体デバイスは、一揃いのマルチプレクサ１６３２−１、１６３２−２、１６３２−３、１６３２−４を含むグループ切り換え回路１６２０Ｂを含む。しかしながら、マルチプレクサ１６３２−１、１６３２−２、１６３２−３、１６３２−４は高インピーダンス出力状態をとることができない。したがって、マルチプレクサの出力Ｐと冗長ＴＳＶグループ１６０８との間に一揃いの送信ゲート１６３４−１、１６３４−２、１６３４−３、１６３４−４が設けられる。各送信ゲート１６３４−１、１６３４−２、１６３４−３、１６３４−４は制御ポート（Ｃ）を含んでもよい。様々な送信ゲート１６３４−１、１６３４−２、１６３４−３、１６３４−４の制御ポートＣは、それらの全てが同じ切り換え挙動を成すようにされるため、共に電気的に接続されてもよい。
設定コントローラ１１４は、第１の成分１６５２と第２の成分１６５４とを有する制御信号を与える。制御信号の第１の成分１６５２により、各マルチプレクサ１６３２−１、１６３２−２、１６３２−３、１６３２−４は、そのそれぞれの入力のうちの一方（ＡまたはＢ）を出力Ｐに電気的に接続し、それにより、第１の信号ライン１６１４のうちのそれぞれの１つあるいは第２の信号ライン１６１６のうちのそれぞれの１つと冗長ＴＳＶグループ１６０８との間の電気的な接続がもたらされる。制御信号の第１の成分１６５２がない場合、マルチプレクサ１６３２−１、１６３２−２、１６３２−３、１６３２−４は、第１の信号ライン１６１４−または第２の信号ライン１６１６を冗長ＴＳＶグループ１６０８に対して電気的に接続させるように（初期設定で）設定されてもよい。
この目的のため、各マルチプレクサ１６３２−１、１６３２−２、１６３２−３、１６３２−４の制御ポートＣで受けられる第１の成分１６５２は２つの所定値のうちの１つ（例えば、それは１ビット信号となり得る）を有することができ、この場合、第１の所定値はマルチプレクサがそれらのそれぞれの入力Ａとそれらのそれぞれの出力との間で電気的な接続を確立すべきことを示し、第２の所定値はマルチプレクサがそれらのそれぞれの入力Ｂとそれらのそれぞれの出力との間で電気的な接続を確立すべきことを示している。一般的に言えば、マルチプレクサ１６３２−１、１６３２−２、１６３２−３、１６３２−４が（２ｍ−１＋１）〜（２ｍ）個の入力を有する場合、第１の成分１６５２はｍビット信号となり得る。
制御信号の第２の成分１６５４は、マルチプレクサ１６３２−１、１６３２−２、１６３２−３、１６３２−４の出力Ｐを冗長ＴＳＶグループ１６０８に対して電気的に接続させるあるいは冗長ＴＳＶグループ１６０８から電気的に絶縁させるために送信ゲート１６３４−１、１６３４−２、１６３４−３、１６３４−４へ与えられる。制御信号の第２の成分１６５４がない場合、送信ゲート１６３４−１、１６３４−２、１６３４−３、１６３４−４は、導電状態または高インピーダンス出力状態のいずれかをとるように（初期設定で）設定されてもよい。
この目的のため、各送信ゲート１６３４−１、１６３４−２、１６３４−３、１６３４−４の制御ポートＣで受けられる第２の成分１６５４は２つの所定値のうちの１つ（例えば、それは１ビット信号となり得る）を有することができ、この場合、第１の所定値は送信ゲートが導電状態をとるべきことを示し、第２の所定値は特定の送信ゲートが高インピーダンス状態をとるべきことを示している。
非限定的な実施形態の例において、制御信号の第２の成分１６５４は、例えば、ヒューズ（電子ヒューズを含む）または他のプログラム可能な要素によってプログラムすることができるが、他の可能性が存在し、そのような可能性も本発明の範囲内に入る。
２つの主ＴＳＶグループ１６０４、１６０６だけが示されているが、冗長ＴＳＶグループ１６０８によって処理されるＴＳＶグループの数が特に限定されないことは言うまでもない。実際に、十分に冗長なシステムにおいて、冗長ＴＳＶグループ１６０８は、ここで説明されるように、単一の主ＴＳＶグループに対して冗長性を与えることができる。
具体的には、図１６Ｃを参照すると、半導体デバイスは、単一の主ＴＳＶグループ１６０４と、冗長ＴＳＶグループ１６０８と、グループ切り換え回路１６２０Ｃとを含む。主ＴＳＶグループ１６０４および冗長ＴＳＶグループ１６０８はそれぞれ、例えばこの明細書中で先に説明したような、複数のＴＳＶを有するＴＳＶグループおよび選択的コネクタの関連する組であってもよいが、これは要件ではない。言い換えると、主ＴＳＶグループ１６０４および冗長ＴＳＶグループ１６０８は、設定可能でありおよび／または修復可能であってもよいが、そうである必要はない。
半導体デバイス上の機能回路１６１０から生じる第１の信号ライン１６１４は、第１の主ＴＳＶグループ１６０４へと延びるとともに、冗長ＴＳＶグループ１６０８に接続されるグループ切り換え回路１６２０Ｃへと分岐する。グループ切り換え回路１６２０Ｃは、一揃いの送信ゲート１６４４−１、１６４４−２、１６４４−３、１６４４−４を含んでもよく、各送信ゲートは、入力Ａと、出力Ｐと、制御ポートＣとを有する。入力Ａは、信号ライン１６１４のうちのそれぞれの１つに接続され、一方、出力Ｐは、冗長ＴＳＶグループ１６０８のそれぞれの選択的コネクタに接続される。各送信ゲート１６４４−１、１６４４−２、１６４４−３、１６４４−４の制御ポートＣは、設定コントローラ１１４から制御信号１６５６を受ける。様々な送信ゲート１６４４−１、１６４４−２、１６４４−３、１６４４−４の制御ポートＣは、それらの全てが同じ切り換え挙動を成すようにされるため、共に電気的に接続されてもよい。
設定コントローラ１１４から受けられる制御信号１６５６により、送信ゲート１６４４−１、１６４４−２、１６４４−３、１６４４−４のそれぞれは、
（ｉ）そのそれぞれの入力Ａをそのそれぞれの出力Ｐに電気的に接続し、それにより、第１の信号ライン１６１４のうちのそれぞれの１つと冗長ＴＳＶグループ１６０８との間の電気的な接続をもたらし、または、
（ｉｉ）高インピーダンス出力状態をとり、それにより、第１の信号ライン１６１４のうちのそれぞれの１つを冗長ＴＳＶグループ１６０８から電気的に絶縁させる。
この目的のため、各送信ゲート１６４４−１、１６４４−２、１６４４−３、１６４４−４の制御ポートＣで受けられる制御信号は２つの所定値のうちの１つ（例えば、それは１ビット信号となり得る）を有することができ、この場合、第１の所定値は送信ゲートが導電状態をとるべきことを示し、第２の所定値は特定の送信ゲートが高インピーダンス状態をとるべきことを示している。
制御信号１６５６がない場合、送信ゲート１６４４−１、１６４４−２、１６４４−３、１６４４−４は、導電状態または高インピーダンス出力状態のいずれかをとるように（初期設定で）設定されてもよい。
図１７は、２つの主ＴＳＶグループ１７０４、１８０４に対して冗長性を与える設定可能でかつ修復可能な冗長ＴＳＶグループ１９０４を有する半導体デバイスを示す概念図であり、２つの主ＴＳＶグループ１７０４、１８０４も同様に設定可能でかつ修復可能である。したがって、説明されるべきアーキテクチャは、図１６Ａのアーキテクチャ、すなわち、１つの冗長ＴＳＶグループが２つの主ＴＳＶグループに対して冗長性を与えるアーキテクチャに基づいている。しかしながら、この選択が単に便宜上、簡単のために成されたことは言うまでもない。確かに、冗長ＴＳＶグループ１９０４は、わずか１つの主ＴＳＶグループに対してあるいは更に多くの任意の数の主ＴＳＶグループに対して冗長性を与えてもよい。また、冗長ＴＳＶグループ１９０４自体が修復可能である必要はない。また、冗長ＴＳＶグループ１９０４が冗長性を与える複数の主ＴＳＶグループ（または１つのグループ）は、それら自体が修復可能である必要はない。
ここに示される実施形態において、第１の主ＴＳＶグループ１７０４は、６つのＴＳＶ１７０６−１、１７０６−２、・・・、１７０６−６と、高度デマルチプレクサ１７１０−１、１７１０−２、１７１０−３、１７１０−４として実装される４つの選択的コネクタから構成される組とを含む。各高度デマルチプレクサ１７１０−１、１７１０−２、１７１０−３、１７１０−４は高インピーダンス出力状態をとることができる。しかしながら、他の実施が存在し、そのような実施も本発明の範囲内に入る。
なお、第１の主ＴＳＶグループ１７０４内のＴＳＶの数は、第１の主ＴＳＶグループ１７０４に接続される信号ラインの数よりも多い。これにより、第１の主ＴＳＶグループ１７０４が冗長性を示すことができ、これは欠陥を修復する際に有益である。具体的には、非限定的な図示の実施形態では、４つの第１の信号ライン１７１２−１、１７１２−２、１７１２−３、１７１２−４と、６つのＴＳＶ１７０６−１、１７０６−２、・・・、１７０６−６が存在する。２つの追加のＴＳＶは、ＴＳＶ１７０６−１、１７０６−２、・・・、１７０６−６のうちの最大で２つが欠陥を被る場合であっても、第１の主ＴＳＶグループ１７０４の適切な機能を全体として可能にする。しかしながら、第１の主ＴＳＶグループ１７０４に接続される信号ラインの数または第１の主ＴＳＶグループ１７０４内の追加のＴＳＶの数が特に限定されないことは言うまでもない。
各高度デマルチプレクサ１７１０−１、１７１０−２、１７１０−３、１７１０−４は、信号ライン１７１２−１、１７１２−２、１７１２−３、１７１２−４のうちのそれぞれの１つに接続されるそれぞれの入力を有する。
各高度デマルチプレクサ１７１０−１、１７１０−２、１７１０−３、１７１０−４は、ＴＳＶの対応するサブセットと関連するそれぞれの複数の出力も有する。図示の実施形態では、各高度デマルチプレクサ１７１０−１、１７１０−２、１７１０−３、１７１０−４が３つの出力を有し、これらの出力は、便宜上、簡単のため、「左」出力、「中央」出力、および、「右」出力と称され、各出力は、その高度デマルチプレクサと関連するＴＳＶの対応する１つに接続される。しかしながら、一般に、高度デマルチプレクサのうちの任意の所定の１つの出力の数は、限定されず、２つ以上の任意の範囲をとることができることは言うまでもない。また、様々な高度デマルチプレクサが全て同じ数の出力を有する必要はない。
具体的には、高度デマルチプレクサ１７１０−１は、ＴＳＶ１７０６−１、１７０６−２、１７０６−３にそれぞれ接続される複数の出力を含む。高度デマルチプレクサ１７１０−２は、ＴＳＶ１７０６−２、１７０６−３、１７０６−４にそれぞれ接続される複数の出力を含む。高度デマルチプレクサ１７１０−３は、ＴＳＶ１７０６−３、１７０６−４、１７０６−５にそれぞれ接続される複数の出力を含む。最後に、高度デマルチプレクサ１７１０−４は、ＴＳＶ１７０６−４、１７０６−５、１７０６−６にそれぞれ接続される複数の出力を含む。
各高度デマルチプレクサ１７１０−１、１７１０−２、１７１０−３、１７１０−４はそれぞれの制御ポートも有する。高度デマルチプレクサ１７１０−１、１７１０−２、１７１０−３、１７１０−４のうちの所定の１つの制御ポートは設定コントローラ１１４から制御信号を受け、それに基づいて、高度デマルチプレクサ１７１０−１、１７１０−２、１７１０−３、１７１０−４のうちの所定の１つは、（ｉ）その入力をその出力の全てから電気的に絶縁させ、または、（ｉｉ）その入力とその出力のうちの１つのみ（「左」、「中央」、または、「右」のいずれか）との間で電気的な接続を確立して他の出力を入力から電気的に絶縁したままにする。高度デマルチプレクサ１７１０−１、１７１０−２、１７１０−３、１７１０−４のうちの特定の１つの制御ポートで受けられる制御信号は４つの所定値のうちの１つ（例えば、それは２ビット信号となり得る）を有することができ、この場合、第１の所定値は特定の高度デマルチプレクサがその入力とその「左」出力との間で電気的な接続を確立すべきことを示し、第２の所定値は特定の高度デマルチプレクサがその入力とその「中央」出力との間で電気的な接続を確立すべきことを示し、第３の所定値は特定の高度デマルチプレクサがその入力とその「右」出力との間で電気的な接続を確立すべきことを示し、第４の所定値は特定の高度デマルチプレクサがその入力をその出力の全てから電気的に絶縁すべきことを示す。一般的に言えば、（２ｎ−１）〜（２ｎ−１）個の出力を有するプレクサ１７１０−１、１７１０−２、１７１０−３、１７１０−４のうちの特定の１つにおいては、対応する制御ポートで受けられる制御信号がｎビット信号となり得る。
同様に、第２の主ＴＳＶグループ１８０４は、６つのＴＳＶ１８０６−１、１８０６−２、・・・、１８０６−６と、高度デマルチプレクサ１８１０−１、１８１０−２、１８１０−３、１８１０−４として実装される４つの選択的コネクタから構成される組とを含む。各高度デマルチプレクサ１８１０−１、１８１０−２、１８１０−３、１８１０−４は高インピーダンス出力状態をとることができる。しかしながら、他の実施が存在し、そのような実施も本発明の範囲内に入る。
なお、第２の主ＴＳＶグループ１８０４内のＴＳＶの数は、第２の主ＴＳＶグループ１８０４に接続される信号ラインの数よりも多い。これにより、第２の主ＴＳＶグループ１８０４が冗長性を示すことができ、これは欠陥を修復する際に有益である。具体的には、非限定的な図示の実施形態では、４つの第１の信号ライン１８１２−１、１８１２−２、１８１２−３、１８１２−４と、６つのＴＳＶ１８０６−１、１８０６−２、・・・、１８０６−６が存在する。２つの追加のＴＳＶは、ＴＳＶ１８０６−１、１８０６−２、・・・、１８０６−６のうちの最大で２つが欠陥を被る場合であっても、第２の主ＴＳＶグループ１８０４の適切な機能を全体として可能にする。しかしながら、第２の主ＴＳＶグループ１８０４に接続される信号ラインの数または第２の主ＴＳＶグループ１８０４内の追加のＴＳＶの数が特に限定されないことは言うまでもない。
各高度デマルチプレクサ１８１０−１、１８１０−２、１８１０−３、１８１０−４は、信号ライン１８１２−１、１８１２−２、１８１２−３、１８１２−４のうちのそれぞれの１つに接続されるそれぞれの入力を有する。
各高度デマルチプレクサ１８１０−１、１８１０−２、１８１０−３、１８１０−４は、ＴＳＶの対応するサブセットと関連するそれぞれの複数の出力も有する。図示の実施形態では、各高度デマルチプレクサ１８１０−１、１８１０−２、１８１０−３、１８１０−４が３つの出力を有し、これらの出力は、便宜上、簡単のため、「左」出力、「中央」出力、および、「右」出力と称され、各出力は、その高度デマルチプレクサと関連するＴＳＶの対応する１つに接続される。しかしながら、一般に、高度デマルチプレクサのうちの任意の所定の１つの出力の数は、限定されず、２つ以上の任意の範囲をとることができることは言うまでもない。また、様々な高度デマルチプレクサが全て同じ数の出力を有する必要はない。
具体的には、高度デマルチプレクサ１８１０−１は、ＴＳＶ１８０６−１、１８０６−２、１８０６−３にそれぞれ接続される複数の出力を含む。高度デマルチプレクサ１８１０−２は、ＴＳＶ１８０６−２、１８０６−３、１８０６−４にそれぞれ接続される複数の出力を含む。高度デマルチプレクサ１８１０−３は、ＴＳＶ１８０６−３、１８０６−４、１８０６−５にそれぞれ接続される複数の出力を含む。最後に、高度デマルチプレクサ１８１０−４は、ＴＳＶ１８０６−４、１８０６−５、１８０６−６にそれぞれ接続される複数の出力を含む。
各高度デマルチプレクサ１８１０−１、１８１０−２、１８１０−３、１８１０−４はそれぞれの制御ポートも有する。高度デマルチプレクサ１８１０−１、１８１０−２、１８１０−３、１８１０−４のうちの所定の１つの制御ポートは設定コントローラ１１４から制御信号を受け、それに基づいて、高度デマルチプレクサ１８１０−１、１８１０−２、１８１０−３、１８１０−４のうちの所定の１つは、（ｉ）その入力をその出力の全てから電気的に絶縁させ、または、（ｉｉ）その入力とその出力のうちの１つのみ（「左」、「中央」、または、「右」のいずれか）との間で電気的な接続を確立して他の出力を入力から電気的に絶縁したままにする。高度デマルチプレクサ１８１０−１、１８１０−２、１８１０−３、１８１０−４のうちの特定の１つの制御ポートで受けられる制御信号は４つの所定値のうちの１つ（例えば、それは２ビット信号となり得る）を有することができ、この場合、第１の所定値は特定の高度デマルチプレクサがその入力とその「左」出力との間で電気的な接続を確立すべきことを示し、第２の所定値は特定の高度デマルチプレクサがその入力とその「中央」出力との間で電気的な接続を確立すべきことを示し、第３の所定値は特定の高度デマルチプレクサがその入力とその「右」出力との間で電気的な接続を確立すべきことを示し、第４の所定値は特定の高度デマルチプレクサがその入力をその出力の全てから電気的に絶縁すべきことを示す。一般的に言えば、２ｎ〜（２ｎ−１）個の出力を有する高度デマルチプレクサ１８１０−１、１８１０−２、１８１０−３、１８１０−４のうちの特定の１つにおいては、対応する制御ポートで受けられる制御信号がｎビット信号となり得る。
また、冗長ＴＳＶグループ１９０４は、６つのＴＳＶ１９０６−１、１９０６−２、・・・、１９０６−６と、高度デマルチプレクサ１９１０−１、１９１０−２、１９１０−３、１９１０−４として実装される４つの選択的コネクタから構成される組とを含む。各高度デマルチプレクサ１９１０−１、１９１０−２、１９１０−３、１９１０−４は高インピーダンス出力状態をとることができる。しかしながら、他の実施が存在し、そのような実施も本発明の範囲内に入る。
なお、冗長ＴＳＶグループ１９０４内のＴＳＶの数は、冗長ＴＳＶグループ１９０４に接続される信号ラインの数よりも多い。これにより、冗長ＴＳＶグループ１９０４が冗長性を示すことができ、これは欠陥を修復する際に有益である。具体的には、非限定的な図示の実施形態では、４つの信号ライン１９１２−１、１９１２−２、１９１２−３、１９１２−４と、６つのＴＳＶ１９０６−１、１９０６−２、・・・、１９０６−６が存在する。２つの追加のＴＳＶは、ＴＳＶ１９０６−１、１９０６−２、・・・、１９０６−６のうちの最大で２つが欠陥を被る場合であっても、冗長ＴＳＶグループ１９０４の適切な機能を全体として可能にする。しかしながら、冗長ＴＳＶグループ１９０４に接続される信号ラインの数または冗長ＴＳＶグループ１９０４内の追加のＴＳＶの数が特に限定されないことは言うまでもない。
各高度デマルチプレクサ１９１０−１、１９１０−２、１９１０−３、１９１０−４は、信号ライン１９１２−１、１９１２−２、１９１２−３、１９１２−４のうちのそれぞれの１つに接続されるそれぞれの入力を有する。
各高度デマルチプレクサ１９１０−１、１９１０−２、１９１０−３、１９１０−４は、ＴＳＶの対応するサブセットと関連するそれぞれの複数の出力も有する。図示の実施形態では、各高度デマルチプレクサ１９１０−１、１９１０−２、１９１０−３、１９１０−４が３つの出力を有し、これらの出力は、便宜上、簡単のため、「左」出力、「中央」出力、および、「右」出力と称され、各出力は、その高度デマルチプレクサと関連するＴＳＶの対応する１つに接続される。しかしながら、一般に、高度デマルチプレクサのうちの任意の所定の１つの出力の数は、限定されず、２つ以上の任意の範囲をとることができることは言うまでもない。また、様々な高度デマルチプレクサが全て同じ数の出力を有する必要はない。
具体的には、高度デマルチプレクサ１９１０−１は、ＴＳＶ１９０６−１、１９０６−２、１９０６−３にそれぞれ接続される複数の出力を含む。高度デマルチプレクサ１９１０−２は、ＴＳＶ１９０６−２、１９０６−３、１９０６−４にそれぞれ接続される複数の出力を含む。高度デマルチプレクサ１９１０−３は、ＴＳＶ１９０６−３、１９０６−４、１９０６−５にそれぞれ接続される複数の出力を含む。最後に、高度デマルチプレクサ１９１０−４は、ＴＳＶ１９０６−４、１９０６−５、１９０６−６にそれぞれ接続される複数の出力を含む。
各高度デマルチプレクサ１９１０−１、１９１０−２、１９１０−３、１９１０−４はそれぞれの制御ポートも有する。高度デマルチプレクサ１９１０−１、１９１０−２、１９１０−３、１９１０−４のうちの所定の１つの制御ポートは設定コントローラ１１４から制御信号を受け、それに基づいて、高度デマルチプレクサ１９１０−１、１９１０−２、１９１０−３、１９１０−４のうちの所定の１つは、（ｉ）その入力をその出力の全てから電気的に絶縁させ、または、（ｉｉ）その入力とその出力のうちの１つのみ（「左」、「中央」、または、「右」のいずれか）との間で電気的な接続を確立して他の出力を入力から電気的に絶縁したままにする。高度デマルチプレクサ１９１０−１、１９１０−２、１９１０−３、１９１０−４のうちの特定の１つの制御ポートで受けられる制御信号は４つの所定値のうちの１つ（例えば、それは２ビット信号となり得る）を有することができ、この場合、第１の所定値は特定の高度デマルチプレクサがその入力とその「左」出力との間で電気的な接続を確立すべきことを示し、第２の所定値は特定の高度デマルチプレクサがその入力とその「中央」出力との間で電気的な接続を確立すべきことを示し、第３の所定値は特定の高度デマルチプレクサがその入力とその「右」出力との間で電気的な接続を確立すべきことを示し、第４の所定値は特定の高度デマルチプレクサがその入力をその出力の全てから電気的に絶縁すべきことを示す。一般的に言えば、２ｎ−１〜（２ｎ−１）個の出力を有するプレクサ１９１０−１、１９１０−２、１９１０−３、１９１０−４のうちの特定の１つにおいては、対応する制御ポートで受けられる制御信号がｎビット信号となり得る。
半導体デバイス上の機能回路１７５０から生じる一組の第１の信号ライン１７１２−１、１７１２−２、１７１２−３、１７１２−４は、第１の主ＴＳＶグループ１７０４へと延びるとともに、グループ切り換え回路１９５２へも分岐する。機能回路１７５０から生じる一組の第２の信号ライン１８１２−１、１８１２−２、１８１２−３、１８１２−４は、第２の主ＴＳＶグループ１８０４へと延びるとともに、グループ切り換え回路１９５２へも分岐する。グループ切り換え回路１９５２は、信号ライン１９１２−１、１９１２−２、１９１２−３、１９１２−４を介して冗長ＴＳＶグループ１９０４の選択的コネクタ（すなわち、高度デマルチプレクサ１９１０−１、１９１０−２、１９１０−３、１９１０−４）に更に接続される。
グループ切り換え回路１９５２は、一揃いの高度マルチプレクサ１９６２−１、１９６２−２、１９６２−３、１９６２−４を含んでもよく、各高度マルチプレクサは、２つのそれぞれの入力と、出力と、制御ポートとを有する。高度マルチプレクサ１９６２−１、１９６２−２、１９６２−３、１９６２−４のうちの特定の１つを考慮すると、その入力のうちの一方は第１の信号ライン１７１２−１、１７１２−２、１７１２−３、１７１２−４のうちの１つを受け、一方、その入力のうちの他方は第２の信号ライン１８１２−１、１８１２−２、１８１２−３、１８１２−４のうちの１つを受ける。各マルチプレクサ１９６２−１、１９６２−２、１９６２−３、１９６２−４の出力は、冗長ＴＳＶグループ１９０４のそれぞれの選択的コネクタに接続される。各高度マルチプレクサ１９６２−１、１９６２−２、１９６２−３、１９６２−４の制御ポートは、設定コントローラ１１４から制御信号を受ける。様々な高度マルチプレクサ１９６２−１、１９６２−２、１９６２−３、１９６２−４の制御ポートは、それらの全てが同じ切り換え挙動を成すようにされるため、共に電気的に接続されてもよい。
設定コントローラ１１４から受けられる制御信号により、高度マルチプレクサ１９６２−１、１９６２−２、１９６２−３、１９６２−４のそれぞれは、
（ｉｉｉ）そのそれぞれの入力のうちの一方をそのそれぞれの出力に電気的に接続し、それにより、第１の信号ライン１７１２−１、１７１２−２、１７１２−３、１７１２−４のうちのそれぞれの１つあるいは第２の信号ライン１８１２−１、１８１２−２、１８１２−３、１８１２−４のうちのそれぞれの１つと冗長ＴＳＶグループ１９０４の高度デマルチプレクサ１９１０−１、１９１０−２、１９１０−３、１９１０−４のうちのそれぞれの１つの入力との間の電気的な接続をもたらし、または、
（ｉｖ）高インピーダンス出力状態をとり、それにより、第１の信号ライン１７１２−１、１７１２−２、１７１２−３、１７１２−４のうちのそれぞれの１つおよび第２の信号ライン１８１２−１、１８１２−２、１８１２−３、１８１２−４のうちのそれぞれの１つの両方を冗長ＴＳＶグループ１９０４の高度デマルチプレクサ１９１０−１、１９１０−２、１９１０−３、１９１０−４から電気的に絶縁させる。
この目的のため、高度マルチプレクサ１９６２−１、１９６２−２、１９６２−３、１９６２−４のそれぞれの制御ポートで受けられる制御信号は３つの所定値のうちの１つ（例えば、それは２ビット信号となり得る）を有することができ、この場合、第１の値は高度マルチプレクサが第１の信号ライン１７１２−１、１７１２−２、１７１２−３、１７１２−４のうちのそれぞれの１つとそれらのそれぞれの出力との間で電気的な接続を確立すべきことを示し、第２の値は高度マルチプレクサが第１の信号ライン１８１２−１、１８１２−２、１８１２−３、１８１２−４のうちのそれぞれの１つとそれらのそれぞれの出力との間で電気的な接続を確立すべきことを示し、第３の値は高度マルチプレクサが高インピーダンス状態をとるべきことを示している。一般的に言えば、高度マルチプレクサ１９６２−１、１９６２−２、１９６２−３、１９６２−４が２ｍ−１〜（２ｍ−１）個の入力を有する場合、制御信号はｍビット信号となり得る。
この点を考慮して、図１７の実施形態において第１の信号ライン１７１２−１、１７１２−２、１７１２−３、１７１２−４を第１のＴＳＶグループ１７０４内のＴＳＶに対して接続するとともに第２の信号ライン１８１２−１、１８１２−２、１８１２−３、１８１２−４を第２のＴＳＶグループ１８０４内のＴＳＶに対して接続するための特定の接続性要件を満たすことが望ましい、特定の非限定的な動作シナリオを考える。接続性要件は、製造段階中に半導体ダイ検査を行った結果として決定されてもよい。接続性要件は設定コントローラ１１４に知られる。この非限定的な実施形態の目的のため、接続性要件は、第１の信号ライン１７１２−１、１７１２−２、１７１２−３、１７１２−４がＴＳＶ１７０６−２、１７０６−３、１７０６−４、１７０６−５にそれぞれ接続されなければならずかつ第２の信号ライン１８１２−１、１８１２−２、１８１２−３、１８１２−４がＴＳＶ１８０６−２、１８０６−３、１８０６−４、１８０６−５にそれぞれ接続されなければならないようになっている。
したがって、設定コントローラ１１４は、各高度デマルチプレクサ１７１０−１、１７１０−２、１７１０−３、１７１０−４、１８１０−１、１８１０−２、１８１０−３、１８１０−４にそのそれぞれの入力をそのそれぞれの「中央」出力に電気的に接続させる制御信号を発する。また、設定コントローラ１１４は、（冗長ＴＳＶグループ１９０４の）各高度デマルチプレクサ１９１０−１、１９１０−２、１９１０−３、１９１０−４にそのそれぞれの入力をそのそれぞれの出力の全てから電気的に絶縁させる制御信号も発する。
また、設定コントローラ１１４は、（グループ切り換え回路１９５２の）各高度マルチプレクサ１９６２−１、１９６２−２、１９６２−３、１９６２−４にそのそれぞれの入力をそのそれぞれの出力から電気的に絶縁させる制御信号も発する。結果として、第１の信号ライン１７１２−１、１７１２−２、１７１２−３、１７１２−４および第２の信号ライン１８１２−１、１８１２−２、１８１２−３、１８１２−４は、冗長ＴＳＶグループ１９０４の高度デマルチプレクサ１９１０−１、１９１０−２、１９１０−３、１９１０−４から電気的に絶縁される。
ここで、異なる接続性要件を満たし、それにより、冗長ＴＳＶグループ１９０４の機能を使用して第１の主ＴＳＶグループ１７０４の機能と置き換える、特定の非限定的な動作シナリオを考える。例えば、製造プロセス中に行われる試験は、第１の主ＴＳＶグループ１７０４内の３つの欠陥ＴＳＶを特定してもよい。例えば、図１８を考慮すると、欠陥ＴＳＶはＴＳＶ１７０６−２、１７０６−３、１７０６−５である。ここで、第１の主ＴＳＶグループ１７０４が２つの冗長ＴＳＶしか有していないことを思い起こすと、このことは、２つあるいはそれよりも少ない欠陥ＴＳＶが存在する程度までしか第１の主ＴＳＶグループ１７０４を修復できないことを意味する。このケースでは、３つの欠陥ＴＳＶが存在するため、第１の主ＴＳＶグループ１７０４を修復できず、試験結果は、第１の主ＴＳＶグループ１７０４が重大な欠陥を有していることを示す。
この場合、第１の組の信号ライン１７１２−１、１７１２−２、１７１２−３、１７１２−４の全てを冗長ＴＳＶグループ１９０４に対して電気的に接続するようにグループ切り換え回路１９５２を設定する必要がある。これは、高度マルチプレクサ１９６２−１、１９６２−２、１９６２−３、１９６２−４のそれぞれの制御ポートへ送られる制御信号の制御によって達成される。
冗長ＴＳＶグループ１９０４内に欠陥ＴＳＶが存在しないと（今のところ）仮定すると、冗長ＴＳＶグループ１９０４の高度デマルチプレクサ１９１０−１、１９１０−２、１９１０−３、１９１０−４に対してそれらのそれぞれの入力を（図１８に示されるように）それらのそれぞれの「中央」出力に接続するように指示することができる。無論、冗長ＴＳＶグループ１９０４の高度デマルチプレクサ１９１０−１、１９１０−２、１９１０−３、１９１０−４に対してそれらのそれぞれの入力をそれらのそれぞれの「右」出力またはそれらのそれぞれの「左」出力に接続するように同様に指示できることは言うまでもない。
言うまでもなく、欠陥ＴＳＶ１７０６−２、１７０６−３、１７０６−５のうちの任意の２つの間の短絡が第１の信号ライン１７１２−１、１７１２−２、１７１２−３、１７１２−４のうちの２つ以上の間で短絡を引き起こす場合がある。そのような望ましくない結果は、グループ切り換え回路１９５２の制御の域を越えている。しかしながら、そのような望ましくない結果は、第１の信号ライン１７１２−１、１７１２−２、１７１２−３、１７１２−４をＴＳＶ１７０６−１、１７０６−２、・・・、１７０６−６から絶縁することにより解消できる。したがって、第１の信号ライン１７１２−１、１７１２−２、１７１２−３、１７１２−４は、適切な制御信号を第１の主ＴＳＶグループ１７０４の高度デマルチプレクサ１７１０−１、１７１０−２、１７１０−３、１７１０−４へ送ることにより、第１の主ＴＳＶグループ１７０４のＴＳＶ１７０６−１、１７０６−２、・・・、１７０６−６から電気的に絶縁されてもよい。結果として、各高度デマルチプレクサ１７１０−１、１７１０−２、１７１０−３、１７１０−４は、それらのそれぞれの入力をそれらの３つのそれぞれの出力から電気的に絶縁させるように制御できる。その間、第１の信号ライン１７１２−１、１７１２−２、１７１２−３、１７１２−４は、グループ切り換え回路１９５２を介して冗長ＴＳＶグループ１９０４に接続されたままである。
ここで、更に他の接続性要件を満たし、それにより、冗長ＴＳＶグループ１９０４の機能を使用して第２の主ＴＳＶグループ１８０４の機能と置き換える、特定の動作シナリオを考える。例えば、製造プロセス中に行われる試験は、第２の主ＴＳＶグループ１８０４内の３つの欠陥ＴＳＶを特定してもよい。例えば、図１９を考慮すると、欠陥ＴＳＶはＴＳＶ１８０６−２、１８０６−３、１８０６−４である。ここで、第２の主ＴＳＶグループ１８０４が２つの冗長ＴＳＶしか有していないことを思い起こすと、このことは、２つあるいはそれよりも少ない欠陥ＴＳＶが存在する程度までしか第２の主ＴＳＶグループ１８０４を修復できないことを意味する。このケースでは、３つの欠陥ＴＳＶが存在するため、第２の主ＴＳＶグループ１８０４を修復できず、試験結果は、第２の主ＴＳＶグループ１８０４が重大な欠陥を有していることを示す。
この場合、第２の組の信号ライン１８１２−１、１８１２−２、１８１２−３、１８１２−４の全てを冗長ＴＳＶグループ１９０４に対して電気的に接続するようにグループ切り換え回路１９５２を設定する必要がある。これは、高度マルチプレクサ１９６２−１、１９６２−２、１９６２−３、１９６２−４のそれぞれの制御ポートへ送られる制御信号の制御によって達成される。冗長ＴＳＶグループ１９０４内に欠陥ＴＳＶが存在しないと（今のところ）仮定すると、冗長ＴＳＶグループ１９０４の高度デマルチプレクサ１９１０−１、１９１０−２、１９１０−３、１９１０−４に対してそれらのそれぞれの入力を（図１９に示されるように）それらのそれぞれの「中央」出力に接続するように指示することができる。無論、冗長ＴＳＶグループ１９０４の高度デマルチプレクサ１９１０−１、１９１０−２、１９１０−３、１９１０−４に対してそれらのそれぞれの入力をそれらのそれぞれの「右」出力またはそれらのそれぞれの「左」出力に接続するように同様に指示できることは言うまでもない。
言うまでもなく、欠陥ＴＳＶ１８０６−２、１８０６−３、１８０６−４のうちの任意の２つの間の短絡が第２の信号ライン１８１２−１、１８１２−２、１８１２−３、１８１２−４のうちの２つ以上の間で短絡を引き起こす場合がある。そのような望ましくない結果は、グループ切り換え回路１９５２の制御の域を越えている。しかしながら、そのような望ましくない結果は、第２の信号ライン１８１２−１、１８１２−２、１８１２−３、１８１２−４をＴＳＶ１８０６−１、１８０６−２、・・・、１８０６−６から絶縁することにより解消できる。したがって、第２の信号ライン１８１２−１、１８１２−２、１８１２−３、１８１２−４は、適切な制御信号を第２の主ＴＳＶグループ１８０４の高度デマルチプレクサ１８１０−１、１８１０−２、１８１０−３、１８１０−４へ送ることにより、第２の主ＴＳＶグループ１８０４のＴＳＶ１８０６−１、１８０６−２、・・・、１８０６−６から電気的に絶縁されてもよい。結果として、各高度デマルチプレクサ１８１０−１、１８１０−２、１８１０−３、１８１０−４は、それらのそれぞれの入力をそれらの３つのそれぞれの出力から電気的に絶縁させるように制御できる。その間、第２の信号ライン１８１２−１、１８１２−２、１８１２−３、１８１２−４は、グループ切り換え回路１９５２を介して冗長ＴＳＶグループ１９０４に接続されたままである。
ここで、更なる他の特定の接続性要件を満たすための他の特定の動作シナリオを示す図２０を参照する。図２０は、冗長ＴＳＶグループ１９０４の機能を使用して第１の主ＴＳＶグループ１７０４の機能を置き換えるケースの図１８の半導体デバイスをそれが示すという点において図１８に類似する。しかしながら、この例の目的のため、冗長ＴＳＶグループ１９０４には、欠陥ＴＳＶ、すなわち、ＴＳＶ１９０６−３が１つ存在すると仮定される。これは、冗長ＴＳＶグループ１９０４の特定の高度デマルチプレクサがそれらのそれぞれの入力を接続させることができる出力の範囲を制約する。
特に、高度デマルチプレクサ１９１０−１は、その入力とその「左」出力との間で電気的な接続を確立するようにこの高度デマルチプレクサに指示する制御信号を受け、それにより、信号ライン１７１２−１とＴＳＶ１９０６−１との間で電気的な接続が確立される。高度デマルチプレクサ１９１０−２は、その入力とその「左」出力との間で電気的な接続を確立するようにこの高度デマルチプレクサに指示する制御信号を受け、それにより、信号ライン１７１２−２とＴＳＶ１９０６−２との間で電気的な接続が確立される。高度デマルチプレクサ１９１０−３は、その入力とその「中央」出力との間で電気的な接続を確立するようにこの高度デマルチプレクサに指示する制御信号を受け、それにより、信号ライン１７１２−３とＴＳＶ１９０６−４との間で電気的な接続が確立される。最後に、高度デマルチプレクサ１９１０−４は、その入力とその「中央」出力との間で電気的な接続を確立するようにこの高度デマルチプレクサに指示する制御信号を受け、それにより、信号ライン１７１２−４とＴＳＶ１９０６−５との間で電気的な接続が確立される。
機能的な視点から、冗長ＴＳＶグループ１９０４が４つの作用するＴＳＶを依然としてサポートしており、欠陥ＴＳＶ、すなわち、ＴＳＶ１９０６−３がバイパスされたのが分かる。無論、冗長ＴＳＶグループ１９０４と一直線に合わせられるが積層体中の他の半導体ダイに位置されるＴＳＶグループをＴＳＶの修復された設定の有利な使用が可能となるように再設定する必要もあり得ることは言うまでもない。
ここで、更なる他の特定の接続性要件を満たすための他の特定の動作シナリオを示す図２１を参照する。図２１は図２０に類似する。しかしながら、この例の目的のため、冗長ＴＳＶグループ１９０４には、２つの欠陥ＴＳＶ、すなわち、ＴＳＶ１９０６−３、１９０６−５が存在すると仮定される。これは、冗長ＴＳＶグループ１９０４の特定の高度デマルチプレクサがそれらのそれぞれの入力を接続させることができる出力の範囲を更に制約する。
特に、高度デマルチプレクサ１９１０−１は、その入力とその「左」出力との間で電気的な接続を確立するようにこの高度デマルチプレクサに指示する制御信号を受け、それにより、信号ライン１７１２−１とＴＳＶ１９０６−１との間で電気的な接続が確立される。高度デマルチプレクサ１９１０−２は、その入力とその「左」出力との間で電気的な接続を確立するようにこの高度デマルチプレクサに指示する制御信号を受け、それにより、信号ライン１７１２−２とＴＳＶ１９０６−２との間で電気的な接続が確立される。高度デマルチプレクサ１９１０−３は、その入力とその「中央」出力との間で電気的な接続を確立するようにこの高度デマルチプレクサに指示する制御信号を受け、それにより、信号ライン１７１２−３とＴＳＶ１９０６−４との間で電気的な接続が確立される。最後に、高度デマルチプレクサ１９１０−４は、その入力とその「右」出力との間で電気的な接続を確立するようにこの高度デマルチプレクサに指示する制御信号を受け、それにより、信号ライン１７１２−４とＴＳＶ１９０６−６との間で電気的な接続が確立される。
機能的な視点から、冗長ＴＳＶグループ１９０４が４つの作用するＴＳＶを依然としてサポートしており、欠陥ＴＳＶ、すなわち、ＴＳＶ１９０６−３およびＴＳＶ１９０６−５がバイパスされたのが分かる。無論、冗長ＴＳＶグループ１９０４と一直線に合わせられるが積層体中の他の半導体ダイに位置されるＴＳＶグループをＴＳＶの修復された設定の有利な使用が可能となるように再設定する必要もあり得ることは言うまでもない。
ここで、図２２を参照すると、一組の主ＴＳＶグループ２２０２、２２０３と一組の冗長ＴＳＶグループ２２０４とを有する半導体ダイ２２００が概念的に示されている。既に説明したように、各ＴＳＶグループ２２０２、２２０３、２２０４は、複数のＴＳＶと、関連する選択的コネクタの組とを含む。ＴＳＶグループ２２０２、２２０３、２２０４は、３つの横列と４つの縦列とを伴う配列を成して配置されるように示されている。主ＴＳＶグループ２２０２、２２０３は上下の横列をそれぞれ占めており、冗長ＴＳＶグループ２２０４は中央の横列を占めている。配列内の横列および縦列の数が特に限定されない（すなわち、ＴＳＶグループ２２０２、２２０３、２２０４を、任意の２つの値のＭ、Ｎに関して、Ｎ個の横列およびＭ個の縦列の状態へと配置することができる）ことは言うまでもない。また、横列が主ＴＳＶグループによって占められるかあるいは冗長ＴＳＶグループによって占められるかどうかも特に限定されない。また、図示の配置は単なる便宜のために与えられており、実際の実施では、ＴＳＶグループ２２０２、２２０３、２２０４について配列以外の様々な物理的配置が可能である。
また、図２２に示されないが、グループ切り換え回路は、冗長性を得るように半導体ダイに配置される。グループ切り換え回路は、図２３−２５を参照して以下で説明するように、実施形態ごとに異なり得る冗長性付与レベルにしたがって構成される。
最初に図２３を参照すると、グループ切り換え回路は縦列を単位として機能し、したがって、Ｍ個の独立したグループ切り換え回路がもたらされる。ここで、Ｍは配列中の縦列の数である。このケースでは、一例としてＭ＝４であり、４つの独立のグループ切り換え回路２２１０−１、２２１０−２、２２１０−３、２２１０−４が存在する。各グループ切り換え回路２２１０−１、２２１０−２、２２１０−３、２２１０−４は、冗長ＴＳＶグループ２２０４−１、２２０４−２、２２０４−３、２２０４−４のうちの対応する１つ、上側の横列の主ＴＳＶグループ（すなわち、２２０２−１、２２０２−２、２２０２−３、２２０２−４）のうちの対応する１つ、および、下側の横列の主ＴＳＶグループ（すなわち、２２０３−１、２２０３−２、２２０３−３、２２０３−４）のうちの対応する１つと関連付けられる。したがって、各冗長ＴＳＶグループ２２０４−１、２２０４−２、２２０４−３、２２０４−４は、図１８−２１と同様の方法で、２つの対応する主ＴＳＶグループに対して冗長性を与える。また、冗長ＴＳＶグループ２２０４−１、２２０４−２、２２０４−３、２２０４−４のうちの異なる冗長ＴＳＶグループにより与えられる冗長性は独立である。
上側の横列の主ＴＳＶグループ２２０２−２、下側の横列の主ＴＳＶグループ２２０３−２、および、冗長ＴＳＶグループ２２０４−２を含む配列内の所定の縦列（例えば、第２の縦列）のケースを考えると、上側の横列の主ＴＳＶグループ２２０２−２内のＴＳＶの数が下側の横列の主ＴＳＶグループ２２０３−２内のＴＳＶの数と同一である必要がないことは言うまでもない。例えば、上側の横列の主ＴＳＶグループ２２０２−２内のＴＳＶの数をＮＴにすることができ、下側の横列の主ＴＳＶグループ２２０３−２内のＴＳＶの数をＮＢにすることができる。ここで、ＮＴ≠ＮＢである。ＮＴ＞ＮＢの場合には、冗長ＴＳＶグループ２２０４−２内のＴＳＶの数が少なくともＮＴと同じ程度でなければならない。また、冗長ＴＳＶグループ２２０４−２内のＴＳＶの数がＮＲ≧ＮＴ＞ＮＢである場合には、冗長ＴＳＶグループ２２０４−２内の特定数のＴＳＶを動的に遮断する制御信号を設定コントローラ１１４が発し、それにより、上側の横列の主ＴＳＶグループ２２０２−２の機能が置き換えられているときにＮＲ−ＮＴ個のＴＳＶが遮断され、下側の横列の主ＴＳＶグループ２２０３−２の機能が置き換えられているときにＮＲ−ＮＢ個のＴＳＶが遮断されてもよいことは言うまでもないこの目的を達成するため、図１７−２１の実施形態の文脈内で、設定コントローラ１１４は、冗長ＴＳＶグループ２２０４−２の有効サイズの調整を成すために高度デマルチプレクサ１９１０−１、１９１０−２、１９１０−３、１９１０−４へ送られる制御信号を適切に制御できる。
図２４は、グループ切り換え回路が２つの縦列を単位として機能する実施形態を示しており、具体的には、Ｍ／２（＝２）個の独立したグループ切り換え回路２４１０、２４２０が存在する。各グループ切り換え回路２４１０、２４２０は、冗長ＴＳＶグループの対応する対、上側横列の主ＴＳＶグループの対応する対、および、下側横列の主ＴＳＶグループの対応する対と関連付けられる。具体的には、グループ切り換え回路２４１０は、冗長ＴＳＶグループ２２０４−１、２２０４−２、主ＴＳＶグループ２２０２−１、２２０２−２、および、主ＴＳＶグループ２２０３−１、２２０３−２と関連付けられる。
この実施形態において、冗長ＴＳＶグループのそれぞれの対は、主ＴＳＶグループのその２つの対応する対に対して共に冗長性を与える。なお、この実施形態のグループ切り換え回路は、冗長ＴＳＶグループの所定の対における一方の冗長ＴＳＶグループが主ＴＳＶグループのその２つの対応する対のうちの一方の主ＴＳＶグループの機能に取って代わることができるようにしないが、冗長ＴＳＶグループのその対における他方の冗長ＴＳＶグループは、主ＴＳＶグループのその２つの対応する対の他方の主ＴＳＶグループの機能に取って代わる。例えば、主ＴＳＶグループ２２０２−１の機能を冗長ＴＳＶグループ２２０４−１と置き換える必要がある場合には、グループ切り換え回路２４１０へ送られる制御信号により、冗長ＴＳＶグループ２２０４−２も主ＴＳＶグループ２２０２−２の機能に取って代わる。
図２５は、図２４に類似するが、ＴＳＶグループの全体の配列に関して１つのグループ切り換え回路２５００が存在する実施形態を示している。この実施形態において、横列の冗長ＴＳＶグループ２２０４−１、２２０４−２、２２０４−３、２２０４−４は、全体として、上側の横列の主ＴＳＶグループ２２０２−１、２２０２−２、２２０２−３、２２０２−４に対して全体として冗長性を与えるとともに、下側の横列の主ＴＳＶグループ２３０２−１、２３０２−２、２３０２−３、２３０２−４に対して全体として冗長性を与える。したがって、例えば、主ＴＳＶグループ２２０３−２の機能を冗長ＴＳＶグループ２２０４−２と置き換える必要がある場合には、グループ切り換え回路２５００へ送られる制御信号により、冗長ＴＳＶグループ２２０４−１、２２０４−３、２２０４−４も主ＴＳＶグループ２２０３−１、２２０３−３、２２０３−４の機能にそれぞれ取って代わる。
図２４および図２５の実施形態は図２３の実施形態よりも低い修復柔軟性を与えるが、特に図２５の実施形態の場合にグループ切り換え回路の構造が簡略化される。
前述した実施形態において、デバイス要素および回路は、簡単のため、図示のように互いに接続される。本発明の実用的な用途では、要素や回路等が互いに直接に接続されてもよい。同様に、要素や回路等が、適した動作のために必要な他の要素や回路等を介して、互いに間接的に接続されてもよい。したがって、実際の構成では、回路要素および回路が互いに直接的にあるいは間接的に結合されまたは接続される。
本発明の前述した実施形態は単なる一例にすぎない。添付の請求項によってのみ規定される本発明の範囲から逸脱することなく、当業者により特定の実施形態に対して変更、改変、および、変形がなされてもよい。

Claims (63)

  1. 複数のシリコン貫通孔（ＴＳＶ）と、
    信号ラインと、
    制御信号に基づき、前記信号ラインが前記ＴＳＶのうちの１つに電気的に接続されるか、または前記ＴＳＶの全てから電気的に絶縁されるようにするための選択的コネクタと、
    を備える半導体デバイス。
  2. 前記選択的コネクタは、前記制御信号が第１の所定値を有するとき、前記信号ラインが前記ＴＳＶのうちの特定の１つに電気的に接続されるようにし、前記制御信号が第２の所定値を有するとき、前記信号ラインが前記ＴＳＶの全てから電気的に絶縁されるようにする、請求項１に記載の半導体デバイス。
  3. 前記ＴＳＶのそれぞれが前記選択的コネクタに対してそれぞれの位置を占め、前記制御信号は所望の出力位置をコード化したものであり、前記選択的コネクタは、該選択的コネクタに対する位置が前記所望の出力位置であるＴＳＶのうちの特定の１つに前記信号ラインが電気的に接続されるようにする、請求項１に記載の半導体デバイス。
  4. 前記選択的コネクタが送信ゲートを備える、請求項１に記載の半導体デバイス。
  5. 前記選択的コネクタは、前記制御信号が所定値を有するときに高インピーダンス出力状態をとるように設定されるデマルチプレクサを備える、請求項１に記載の半導体デバイス。
  6. 前記選択的コネクタが送信ゲートに直列のデマルチプレクサを備える、請求項１に記載の半導体デバイス。
  7. 前記ＴＳＶのそれぞれが前記デマルチプレクサに対してそれぞれの位置を占め、前記制御信号は所望の出力位置をコード化したものであり、前記デマルチプレクサは、前記デマルチプレクサに対する位置が前記所望の出力位置であるＴＳＶのうちの特定の１つに対して前記送信ゲートの出力を電気的に接続させるよう構成されている、請求項６に記載の半導体デバイス。
  8. 前記信号ラインが複数の信号ラインのうちの１つであり、前記選択的コネクタが複数の選択的コネクタのうちの１つであり、前記選択的コネクタのそれぞれは、それぞれの制御信号に基づいて、信号ラインのうちのそれぞれの１つを、その信号ラインに対応する前記ＴＳＶのそれぞれのサブセットにおけるＴＳＶのうちの１つに電気的に接続させ、またはＴＳＶの全てから電気的に絶縁させるためのものである、請求項１に記載の半導体デバイス。
  9. 前記信号ラインのそれぞれに対応するＴＳＶのそれぞれの前記サブセットは、半導体デバイス上の少なくとも２つの前記ＴＳＶを含む、請求項８に記載の半導体デバイス。
  10. 前記ＴＳＶの少なくとも幾つかがＴＳＶのサブセットのうちの複数に属する、請求項９に記載の半導体デバイス。
  11. 前記ＴＳＶのサブセットは共に、複数の前記信号ライン中に存在する信号ラインよりも多いＴＳＶを含む、請求項１０に記載の半導体デバイス。
  12. 制御信号を発生させるためのコントローラを更に備える、請求項１に記載の半導体デバイス。
  13. 複数の積層半導体ダイを備え、前記各半導体ダイは、複数のシリコン貫通孔（ＴＳＶ）と、それぞれが前記ＴＳＶのそれぞれのサブセットに対応する複数の信号ラインと、それぞれの制御信号に基づいて、それぞれが前記信号ラインのうちのそれぞれの１つを前記ＴＳＶのそれぞれのサブセット内のＴＳＶのうちの１つに対して電気的に接続させるあるいは前記ＴＳＶの全てから電気的に絶縁させるための複数の選択的コネクタとを備える半導体装置。
  14. 前記各選択的コネクタは、それぞれの前記制御信号が第１の所定値を有するときに前記信号ラインのうちのそれぞれの１つを前記ＴＳＶのうちの特定の１つに対して電気的に接続させるためのものであり、それぞれの前記制御信号が第２の所定値を有するときに前記信号ラインのうちのそれぞれの１つを前記ＴＳＶの全てから電気的に絶縁させるためのものである請求項１３に記載の半導体装置。
  15. 前記各選択的コネクタごとに、前記ＴＳＶのそれぞれのサブセット内の各ＴＳＶが前記選択的コネクタに対してそれぞれの位置を占め、それぞれの前記制御信号が所望の出力位置をコード化し、前記選択的コネクタは、前記選択的コネクタに対するそのそれぞれの位置が所望の出力位置である前記ＴＳＶのそれぞれのサブセット内のＴＳＶのうちの特定の１つに対して前記信号ラインのうちのそれぞれの１つを電気的に接続させるためのものである請求項１３に記載の半導体装置。
  16. 前記各選択的コネクタが送信ゲートを備える請求項１３に記載の半導体装置。
  17. 前記各選択的コネクタが高インピーダンス出力状態をとることができるデマルチプレクサを備える請求項１３に記載の半導体装置。
  18. 前記各選択的コネクタが送信ゲートと直列のデマルチプレクサを備える請求項１３に記載の半導体装置。
  19. 前記各選択的コネクタごとに、前記ＴＳＶのそれぞれのサブセット内の各ＴＳＶが前記デマルチプレクサに対してそれぞれの位置を占め、それぞれの前記制御信号が所望の出力位置をコード化し、前記デマルチプレクサは、前記デマルチプレクサに対するそのそれぞれの位置が所望の出力位置である前記ＴＳＶのうちの特定の１つに対して前記送信ゲート出力を電気的に接続させるように設定される請求項１８に記載の半導体装置。
  20. 前記半導体ダイのうちの特定の半導体ダイ上の前記信号ラインのそれぞれに対応するＴＳＶのそれぞれのサブセットは、前記特定の半導体ダイ上の少なくとも２つの前記ＴＳＶを含む請求項１３に記載の積層半導体装置。
  21. 前記特定の半導体ダイ上の前記ＴＳＶの少なくとも幾つかが前記特定の半導体ダイ上の前記ＴＳＶのサブセットのうちの複数に属する請求項２０に記載の積層半導体装置。
  22. 前記特定のダイ上の前記ＴＳＶのサブセットは共に、前記特定の半導体ダイ上の複数の前記信号ライン中に存在する信号ラインよりも多いＴＳＶを含む請求項２１に記載の積層半導体装置。
  23. 半導体ダイのうち隣接して積層される半導体ダイ上の対応するＴＳＶを互いに電気的に接続するための複数の接合パッドを更に備える、請求項１３に記載の積層半導体装置。
  24. 基板と、
    前記半導体ダイのうちの所定の１つの半導体ダイ上のＴＳＶを前記基板の対応する信号ラインに電気的に接続するための複数の接合パッドと、
    を更に備える、請求項１３に記載の積層半導体装置。
  25. 前記半導体ダイのうちの特定の半導体ダイ上のＴＳＶが前記特定の半導体ダイの少なくとも１つの領域内に集中され、前記少なくとも１つの領域が前記特定の半導体ダイの表面積の１５％以下を占める、請求項１３に記載の積層半導体装置。
  26. 前記半導体ダイのうちの特定の半導体ダイ上のＴＳＶが前記特定の半導体ダイの複数の領域内に集中され、前記領域のうちの少なくとも２つが前記特定の半導体ダイ上の機能回路によって分離される、請求項１３に記載の積層半導体装置。
  27. 複数のシリコン貫通孔（ＴＳＶ）および信号ラインを備える半導体デバイスを設定する方法であって、
    前記ＴＳＶに対する前記信号ラインのための接続性要件を決定するステップと、
    前記半導体デバイス上の選択的コネクタに制御信号を与えるステップであって、前記制御信号が前記決定の結果に依存する値を有するステップと、
    を含み、前記切り換え要素は、前記制御信号の値に応じて、前記信号ラインを前記ＴＳＶのうちの１つに対して電気的に接続させまたは前記ＴＳＶの全てから電気的に絶縁させる、方法。
  28. 複数のシリコン貫通孔（ＴＳＶ）と、
    複数の信号ラインと、
    前記信号ラインのうちの第１の信号ラインを前記ＴＳＶのうちの１つに電気的に接続するように予め設定された第１のコネクタと、
    前記信号ラインのうちの第２の信号ラインを前記ＴＳＶの全てから電気的に絶縁するように予め設定された第２のコネクタと、
    を備える半導体装置。
  29. 第１の半導体ダイおよび第２の半導体ダイを更に備え、前記ＴＳＶのうちの第１のＴＳＶが前記第１の半導体ダイに位置され、前記ＴＳＶのうちの第２のＴＳＶが、前記第２の半導体ダイに位置されるとともに、前記第１のＴＳＶのうちのそれぞれのＴＳＶに電気的に接続され、前記第１の信号ラインおよび前記第１のコネクタが前記第１の半導体ダイに位置され、前記第２の信号ラインおよび前記第２のコネクタが前記第２の半導体ダイに位置される、請求項２８に記載の半導体装置。
  30. 前記第１のＴＳＶのうちのそれぞれのＴＳＶを前記第２のＴＳＶのうちのそれぞれのＴＳＶに電気的に接続するための複数の接合パッドを更に備える請求項２９に記載の半導体装置。
  31. 基板と、前記第１の半導体ダイ上のＴＳＶを前記基板の対応する信号ラインに電気的に接続するための複数の接合パッドとを更に備える、請求項２９に記載の半導体装置。
  32. 複数の半導体ダイを更に備え、前記ＴＳＶ、前記信号ライン、前記第１のコネクタ、および、前記第２のコネクタの全てが同じ半導体ダイに位置される、請求項２８に記載の半導体装置。
  33. 基板と、前記同じ半導体ダイ上のＴＳＶを前記基板の対応する信号ラインに電気的に接続するための複数の接合パッドとを更に備える、請求項３２に記載の半導体装置。
  34. シリコン貫通孔（ＴＳＶ）を有する半導体デバイスであって、
    主ＴＳＶグループと、
    前記主ＴＳＶグループに接続される複数の信号ラインと、
    冗長ＴＳＶグループと、
    前記信号ラインを前記冗長ＴＳＶグループに電気的に接続するために所定値を有する制御信号に応答する接続回路と、
    を備える半導体デバイス。
  35. 前記制御信号を発生させるための制御回路を更に備える請求項３４に記載の半導体デバイス。
  36. 前記接続回路は、前記信号ラインを前記冗長ＴＳＶグループから電気的に絶縁するために第２の所定値を有する制御信号に応答する請求項３４に記載の半導体デバイス。
  37. 前記制御信号がヒューズによってプログラムされる請求項３６に記載の半導体デバイス。
  38. 前記制御信号がプログラミング要素によってプログラムされる請求項３４に記載の半導体デバイス。
  39. 前記主ＴＳＶグループは、
    複数のＴＳＶと、
    それぞれの制御信号に基づいて前記信号ラインのそれぞれを前記ＴＳＶのうちの１つに電気的に接続させるための複数の選択的コネクタと、
    を備える、請求項３４に記載の半導体デバイス。
  40. 前記ＴＳＶが第１のＴＳＶであり、前記選択的コネクタが第１の選択的コネクタであり、前記各制御信号のそれぞれが第１のそれぞれの制御信号であり、
    前記冗長ＴＳＶグループは、
    複数の第２のＴＳＶと、
    前記信号ラインが前記接続回路によって前記冗長ＴＳＶグループに電気的に接続されるときにそれぞれの第２の制御信号に基づいて前記信号ラインのそれぞれを前記第２のＴＳＶのうちの１つに対して電気的に接続させるための複数の第２の選択的コネクタと、
    を備える、請求項３９に記載の半導体デバイス。
  41. 前記主ＴＳＶグループは、
    前記信号ラインのそれぞれのサブセットと関連付けられる複数のＴＳＶサブグループを備え、前記ＴＳＶサブグループのそれぞれは、
    複数のＴＳＶと、
    それぞれの制御信号に基づいて前記信号ラインのそれぞれのサブセット内の信号ラインのそれぞれを前記ＴＳＶのうちの１つに電気的に接続させるための複数の選択的コネクタと、
    を備える、請求項３４に記載の半導体デバイス。
  42. 前記ＴＳＶサブグループが第１のＴＳＶサブグループであり、前記ＴＳＶが第１のＴＳＶであり、前記選択的コネクタが第１の選択的コネクタであり、前記冗長ＴＳＶグループは、前記信号ラインのサブセットのうちのそれぞれの１つと関連付けられる複数の第２のＴＳＶサブグループを備え、
    前記第２のＴＳＶサブグループのそれぞれは、
    複数の第２のＴＳＶと、
    前記信号ラインが前記接続回路によって前記冗長ＴＳＶグループに電気的に接続されるとき、それぞれの第２の制御信号に基づいて前記信号ラインのそれぞれのサブセット内の信号ラインのそれぞれを前記第２のＴＳＶのうちの１つに対して電気的に接続させるための複数の選択的コネクタと、
    を備える、請求項４１に記載の半導体デバイス。
  43. 前記所定値が第１の所定値であり、前記主ＴＳＶグループが第１の主ＴＳＶグループであり、前記複数の信号ラインが第１の複数の信号ラインであり、前記デバイスは、
    第２の主ＴＳＶグループと、
    前記第２の主ＴＳＶグループに接続される第２の複数の信号ラインと、を更に備え、
    前記接続回路は、前記第２の複数の信号ラインを前記冗長ＴＳＶグループに電気的に接続するために第２の所定値を有する制御信号に応答する、請求項３４に記載の半導体デバイス。
  44. 前記接続回路は、前記第１の複数の信号ラインおよび前記第２の複数の信号ラインを前記冗長ＴＳＶグループから電気的に絶縁するために第３の所定値を有する制御信号に応答する、請求項４３に記載の半導体デバイス。
  45. 前記制御信号は、それが前記第１の主ＴＳＶグループの識別情報をコード化するときに第１の所定値を有し、前記制御信号は、それが前記第２の主ＴＳＶグループの識別情報をコード化するときに第２の所定値を有する、請求項４３に記載の半導体デバイス。
  46. 前記制御信号は、それが前記第１の主ＴＳＶグループの識別情報および前記第２の主ＴＳＶグループの識別情報のいずれもコード化しないときに第３の所定値を有する、請求項４４に記載の半導体デバイス。
  47. 前記接続回路が複数のマルチプレクサを備え、前記各マルチプレクサは、
    前記第１の複数の信号ラインにおけるそれぞれの信号ラインに接続されるそれぞれの第１の入力と、
    前記第２の複数の信号ラインにおけるそれぞれの信号ラインに接続されるそれぞれの第２の入力と、
    前記冗長ＴＳＶグループに接続されるそれぞれの出力と、前記制御信号を受けるためのそれぞれの制御入力と、
    を有する、請求項４３に記載の半導体デバイス。
  48. 前記各マルチプレクサの制御入力を結合する電気的接続を更に備える請求項４７に記載の半導体デバイス。
  49. 前記各マルチプレクサは、第３の所定値を有する制御信号に応じて高インピーダンス出力状態をとるように設定される請求項４７に記載の半導体デバイス。
  50. 前記各マルチプレクサは、前記制御信号が前記主ＴＳＶグループの識別情報をコード化するかあるいは前記第２のＴＳＶグループの識別情報をコード化するかどうかに応じてその出力をその第１の入力またはその第２の入力に接続するように設定される、請求項４７に記載の半導体デバイス。
  51. 前記接続回路は、高インピーダンス出力状態をとることができる複数のデバイスのそれぞれと直列な複数のマルチプレクサを備え、前記各マルチプレクサは、
    （ｉ）前記第１の複数の信号ラインにおけるそれぞれの信号ラインに接続されるそれぞれの第１の入力と、
    （ｉｉ）前記第２の複数の信号ラインにおけるそれぞれの信号ラインに接続されるそれぞれの第２の入力と、
    （ｉｉｉ）高インピーダンス状態をとることができるそれぞれのデバイスを介して前記冗長ＴＳＶグループに接続されるそれぞれの出力と、
    （ｉｖ）前記制御信号を受けるためのそれぞれの制御入力と、
    を有する、請求項４３に記載の半導体デバイス。
  52. 高インピーダンス出力状態をとることができるそれぞれの前記デバイスは、導電状態または高インピーダンス状態のいずれかをとるために第２の制御信号に応答する請求項５１に記載の半導体デバイス。
  53. 前記第２の制御信号がヒューズまたはプログラミング要素によってプログラムされる請求項５１に記載の半導体デバイス。
  54. 前記各マルチプレクサは、前記制御信号が前記主ＴＳＶグループの識別情報をコード化するか、または前記第２のＴＳＶグループの識別情報をコード化するかどうかに応じてその出力をその第１の入力またはその第２の入力に接続するように設定される、請求項５１に記載の半導体デバイス。
  55. 前記主ＴＳＶグループは、複数のＴＳＶと、それぞれの制御信号に基づいて前記信号ラインのそれぞれを前記ＴＳＶのうちの１つに電気的に接続させるあるいは前記ＴＳＶの全てから絶縁させるための複数の選択的コネクタとを備える、請求項３４に記載の半導体デバイス。
  56. 前記ＴＳＶが第１のＴＳＶであり、前記選択的コネクタが第１の選択的コネクタであり、前記各制御信号のそれぞれが第１のそれぞれの制御信号であり、前記冗長ＴＳＶグループは、
    複数の第２のＴＳＶと、
    前記信号ラインが前記接続回路によって前記冗長ＴＳＶグループに電気的に接続されるときにそれぞれの第２の制御信号に基づいて前記信号ラインのそれぞれを前記第２のＴＳＶのうちの１つに対して電気的に接続させ、または前記第２のＴＳＶの全てから電気的に絶縁させるための複数の第２の選択的コネクタと、
    を備える、請求項５５に記載の半導体デバイス。
  57. 前記主ＴＳＶグループは、前記信号ラインのそれぞれのサブセットと関連付けられる複数のＴＳＶサブグループを備え、前記ＴＳＶサブグループのそれぞれは、
    複数のＴＳＶと、
    それぞれの制御信号に基づいて前記信号ラインのそれぞれのサブセット内の信号ラインのそれぞれを前記ＴＳＶのうちの１つに電気的に接続させるあるいは前記ＴＳＶの全てから電気的に絶縁させるための複数の選択的コネクタと、
    を備える、請求項３４に記載の半導体デバイス。
  58. 前記ＴＳＶサブグループが第１のＴＳＶサブグループであり、前記ＴＳＶが第１のＴＳＶであり、前記選択的コネクタが第１の選択的コネクタであり、前記冗長ＴＳＶグループは、前記信号ラインのサブセットのうちのそれぞれの１つと関連付けられる複数の第２のＴＳＶサブグループを備え、前記第２のＴＳＶサブグループのそれぞれは、
    複数の第２のＴＳＶと、
    前記信号ラインが前記接続回路によって前記冗長ＴＳＶグループに電気的に接続されるときにそれぞれの第２の制御信号に基づいて前記信号ラインのそれぞれのサブセット内の信号ラインのそれぞれを前記第２のＴＳＶのうちの１つに対して電気的に接続させ、または前記第２のＴＳＶの全てから電気的に絶縁させるための複数の選択的コネクタと、
    を備える、請求項５７に記載の半導体デバイス。
  59. 主シリコン貫通孔（ＴＳＶ）グループに接続される複数の信号ラインを有する半導体デバイスを設定する方法であって、
    主ＴＳＶグループが重大な欠陥を有するかどうかを決定するステップと、
    主ＴＳＶグループが重大な欠陥を有するという決定に応じて、前記信号ラインを半導体デバイス上の冗長ＴＳＶグループに電気的に接続するために半導体デバイス上の接続回路へ制御信号を与えるステップと、
    を含む方法。
  60. 前記主ＴＳＶグループは、損なわれていないＴＳＶと欠陥ＴＳＶとを含む複数のＴＳＶを備え、主ＴＳＶグループが重大な欠陥を有するかどうかを決定する前記ステップは、
    損なわれていないＴＳＶの数が前記主ＴＳＶグループに接続される前記信号ラインの数よりも少ないかどうかを決定することを含む、請求項５９に記載の方法。
  61. シリコン貫通孔（ＴＳＶ）を有する半導体デバイスであって、
    重大な欠陥を有する主ＴＳＶグループと、
    前記主ＴＳＶグループに接続される複数の信号ラインと、
    冗長ＴＳＶグループと、
    前記複数の信号ラインを前記冗長ＴＳＶグループに電気的に接続するように予め設定された接続回路と、
    を備える半導体デバイス。
  62. 前記主ＴＳＶグループは、
    複数のＴＳＶと、
    前記信号ラインのそれぞれを前記ＴＳＶの全てから電気的に絶縁するように予め設定された複数のコネクタと、
    を備える、請求項６１に記載の半導体デバイス。
  63. 前記主ＴＳＶグループが第１の主ＴＳＶグループであり、前記複数の信号ラインが第１の複数の信号ラインであり、前記デバイスは、
    第２の主ＴＳＶグループと、
    前記第２の主ＴＳＶグループおよび前記接続回路に接続される第２の複数の信号ラインと、
    を更に備え、前記接続回路は、
    前記第２の複数の信号ラインを前記冗長ＴＳＶグループから電気的に絶縁するように予め設定されている、請求項６１に記載の半導体デバイス。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011253607A (ja) * 2010-06-01 2011-12-15 Samsung Electronics Co Ltd 積層半導体メモリ装置、これを含むメモリシステム及び貫通電極の欠陥リペア方法
US10593645B2 (en) 2015-07-31 2020-03-17 Fujitsu Limited Semiconductor device having a plurality of chips being stacked

Families Citing this family (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8471582B2 (en) * 2009-01-27 2013-06-25 Qualcomm Incorporated Circuit for detecting tier-to-tier couplings in stacked integrated circuit devices
KR20110055973A (ko) * 2009-11-20 2011-05-26 주식회사 하이닉스반도체 반도체 칩 모듈 및 이를 포함하는 반도체 패키지
KR101153796B1 (ko) * 2009-12-24 2012-06-14 에스케이하이닉스 주식회사 반도체 장치의 리페어 회로
EP2583303A1 (en) * 2010-06-17 2013-04-24 MOSAID Technologies Incorporated Semiconductor device with through-silicon vias
KR101201860B1 (ko) * 2010-10-29 2012-11-15 에스케이하이닉스 주식회사 반도체 장치와 그 테스트 방법 및 제조방법
US8916910B2 (en) * 2010-12-13 2014-12-23 Research Foundation Of State University Of New York Reconfigurable RF/digital hybrid 3D interconnect
FI124818B (fi) * 2011-10-06 2015-02-13 Advacam Oy Hybridipikseli-ilmaisinrakenne ja tämän valmistusmenetelmä
WO2013095673A1 (en) * 2011-12-23 2013-06-27 Intel Corporation Self-repair logic for stacked memory architecture
US9472284B2 (en) * 2012-11-19 2016-10-18 Silicon Storage Technology, Inc. Three-dimensional flash memory system
KR102058101B1 (ko) * 2012-12-20 2019-12-20 에스케이하이닉스 주식회사 반도체 집적회로
US8890607B2 (en) * 2013-03-15 2014-11-18 IPEnval Consultant Inc. Stacked chip system
TW201525494A (zh) * 2013-12-26 2015-07-01 Nat Univ Tsing Hua 測試兼具容錯矽穿通道裝置
KR101503737B1 (ko) 2014-07-15 2015-03-20 연세대학교 산학협력단 반도체 장치
KR101974763B1 (ko) * 2015-01-13 2019-05-02 데쿠세리아루즈 가부시키가이샤 다층 기판
US9401312B1 (en) * 2015-06-11 2016-07-26 Globalfoundries Inc. TSV redundancy scheme and architecture using decoder/encoder
KR20170030307A (ko) * 2015-09-09 2017-03-17 삼성전자주식회사 분리 배치된 커패시터를 갖는 메모리 장치
KR101737264B1 (ko) 2016-02-05 2017-05-17 연세대학교 산학협력단 3차원 집적회로
CN113225498A (zh) 2016-03-24 2021-08-06 株式会社尼康 摄像元件和摄像装置
CN107305861B (zh) * 2016-04-25 2019-09-03 晟碟信息科技（上海）有限公司 半导体装置及其制造方法
KR102395446B1 (ko) 2017-09-28 2022-05-10 삼성전자주식회사 적층형 반도체 장치, 이를 포함하는 시스템 및 적층형 반도체 장치에서의 신호 전송 방법
KR102018772B1 (ko) * 2017-12-13 2019-09-05 연세대학교 산학협력단 회전 가능한 입체도형에 기반한 예비 실리콘 관통전극을 갖는 3차원 집적회로
CN110662411B (zh) * 2019-09-12 2021-01-05 西北核技术研究院 一种具有绝缘性能自恢复的电力电气设备及其使用方法
US11837527B2 (en) * 2020-07-23 2023-12-05 Advanced Micro Devices, Inc. Semiconductor chip stack with locking through vias
US11705429B2 (en) * 2020-09-04 2023-07-18 Micron Technology, Inc. Redundant through-silicon vias
CN113113753B (zh) * 2021-03-19 2022-04-15 西安理工大学 一种基于硅通孔技术的定向耦合器

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003264240A (ja) * 2001-12-06 2003-09-19 Samsung Electronics Co Ltd 集積回路、半導体装置及びデータプロセシングシステム
JP2006019328A (ja) * 2004-06-30 2006-01-19 Nec Corp 積層型半導体装置
JP2006049361A (ja) * 2004-07-30 2006-02-16 Sony Corp 半導体モジュール及びｍｏｓ型固体撮像装置
WO2007032184A1 (ja) * 2005-08-23 2007-03-22 Nec Corporation 半導体装置、半導体チップ、チップ間配線のテスト方法、および、チップ間配線切り替え方法
JP2007226876A (ja) * 2006-02-22 2007-09-06 Elpida Memory Inc 積層型半導体記憶装置及びその制御方法
US20090091333A1 (en) * 2007-10-04 2009-04-09 Samsung Electronics Co., Ltd. Stacked semiconductor apparatus with configurable vertical i/o

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8476769B2 (en) * 2007-10-17 2013-07-02 Taiwan Semiconductor Manufacturing Company, Ltd. Through-silicon vias and methods for forming the same
US7691747B2 (en) * 2007-11-29 2010-04-06 STATS ChipPAC, Ltd Semiconductor device and method for forming passive circuit elements with through silicon vias to backside interconnect structures
US8384417B2 (en) * 2008-09-10 2013-02-26 Qualcomm Incorporated Systems and methods utilizing redundancy in semiconductor chip interconnects
US20100121994A1 (en) 2008-11-10 2010-05-13 International Business Machines Corporation Stacked memory array
US7839163B2 (en) 2009-01-22 2010-11-23 International Business Machines Corporation Programmable through silicon via
US8115511B2 (en) * 2009-04-14 2012-02-14 Monolithic 3D Inc. Method for fabrication of a semiconductor device and structure
US8988130B2 (en) * 2009-05-20 2015-03-24 Qualcomm Incorporated Method and apparatus for providing through silicon via (TSV) redundancy
US8400781B2 (en) * 2009-09-02 2013-03-19 Mosaid Technologies Incorporated Using interrupted through-silicon-vias in integrated circuits adapted for stacking
US8492905B2 (en) * 2009-10-07 2013-07-23 Qualcomm Incorporated Vertically stackable dies having chip identifier structures
US8698321B2 (en) * 2009-10-07 2014-04-15 Qualcomm Incorporated Vertically stackable dies having chip identifier structures
US8943224B2 (en) * 2010-03-15 2015-01-27 Rambus Inc. Chip selection in a symmetric interconnection topology
EP2583303A1 (en) * 2010-06-17 2013-04-24 MOSAID Technologies Incorporated Semiconductor device with through-silicon vias
KR101772117B1 (ko) * 2010-09-03 2017-08-28 삼성전자 주식회사 저항 스위치 기반의 로직 회로를 갖는 적층 구조의 반도체 메모리 장치 및 그 제조방법
US9111588B2 (en) * 2010-12-14 2015-08-18 Rambus Inc. Multi-die DRAM banks arrangement and wiring
JP2013083619A (ja) * 2011-09-27 2013-05-09 Elpida Memory Inc 半導体チップ、半導体装置、及びその測定方法
JP2013101728A (ja) * 2011-11-07 2013-05-23 Elpida Memory Inc 半導体装置
JP2013131533A (ja) * 2011-12-20 2013-07-04 Elpida Memory Inc 半導体装置
JP5802631B2 (ja) * 2012-09-06 2015-10-28 株式会社東芝 半導体装置

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003264240A (ja) * 2001-12-06 2003-09-19 Samsung Electronics Co Ltd 集積回路、半導体装置及びデータプロセシングシステム
JP2006019328A (ja) * 2004-06-30 2006-01-19 Nec Corp 積層型半導体装置
JP2006049361A (ja) * 2004-07-30 2006-02-16 Sony Corp 半導体モジュール及びｍｏｓ型固体撮像装置
WO2007032184A1 (ja) * 2005-08-23 2007-03-22 Nec Corporation 半導体装置、半導体チップ、チップ間配線のテスト方法、および、チップ間配線切り替え方法
JP2007226876A (ja) * 2006-02-22 2007-09-06 Elpida Memory Inc 積層型半導体記憶装置及びその制御方法
US20090091333A1 (en) * 2007-10-04 2009-04-09 Samsung Electronics Co., Ltd. Stacked semiconductor apparatus with configurable vertical i/o

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011253607A (ja) * 2010-06-01 2011-12-15 Samsung Electronics Co Ltd 積層半導体メモリ装置、これを含むメモリシステム及び貫通電極の欠陥リペア方法
US10593645B2 (en) 2015-07-31 2020-03-17 Fujitsu Limited Semiconductor device having a plurality of chips being stacked

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