JP2019161228A - 電子チップの3dスタック - Google Patents
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Abstract
【課題】電子チップの3Dスタックを提供する。【解決手段】相互接続構造400において、第1のチップの第1の相互接続パッド401aは、X方向に第1のピッチPX1とX方向に直交するY方向に第2のピッチPY1を有し、第2のチップの第2の相互接続パッド401bは、X方向に第3のピッチPX2とY方向に第4のピッチPY2を有する。第1の相互接続パッドは、第3のピッチのm倍に等しいX方向の第1の寸法と第4のピッチのn倍に等しいY方向の第2の寸法を有し、第3のピッチのq倍に等しい第1の距離だけX方向に2分され、第4のピッチのr倍に等しい第2の距離だけY方向に2分される。m、n、q、rは非ゼロの自然数である。第2の相互接続パッドは、グループ内で相互接続され、各グループは、N=(m+q)(n+r)個のパッドを含み、グループの少なくとも1つの第2の相互接続パッドによって第1の相互接続パッドに電気的に接続される。【選択図】図4
Description
本発明は、三次元集積回路(3D IC)に関し、より詳細には、2つの重ね合わされた電子チップ間の相当なミスアラインメントを許容する電子チップの3Dスタックに関する。
三次元(3D)集積化は、いくつかの電子チップ(集積回路とも呼ばれる)を積層することと、例えば接合技術によってそれらを互いに電気的に接続することとからなる。この手法は、異なる技術に属する回路、例えばフォトダイオードのマトリックスを含む画像センサおよびトランジスタを含む画像処理CMOS回路から構成される、いわゆる「ヘテロジニアス」システムのサイズを縮小することをとりわけ可能にする。3D集積はまた、長い水平相互接続を短い垂直相互接続に置き換えることによって、表面単位当たりのトランジスタの密度を、それらの寸法を減少させることなく、増大し、システムの電力消費を減少させることも可能にする。
3D回路は、チップが積層される様式、チップの向き、および接合の種類にとりわけ応じて、いくつかのアーキテクチャを採用することができる。
スタックは、異なるアプローチ、すなわち、ウェハ‐トゥ‐ウェハ、ダイ‐トゥ‐ウェハ、またはダイ‐トゥ‐ダイにしたがって作られることができる。ウェハ‐トゥ‐ウェハの積層技術は、シリコンウェハスケールでの集合的な接合であるため、1時間当たりに接合されるチップ数において最速である。これはまた、与えられた接合速度に対して最も正確でもある。逆に、他の2つの技術とは異なり、一連のテストとウェハの切断の後に選択された機能チップ(「良品ダイ(Know Good Dies)」として知られている)だけを組み立てる可能性を提供しない。したがって、ウェハ‐トゥ‐ウェハ技術によって得られる組立後の歩留まりは、ダイ‐トゥ‐ウェハ技術の歩留まりおよびダイ‐トゥ‐ダイ技術の効率よりも少ない。ウェハを切断した後にチップが2つずつ共に接合されるので、この後者の技術は当然実施するのが最も長い。
チップ(またはウェハ)が同じ方向を向いている場合、チップの前面は他のチップの背面に接合される。この組立モードは「バック‐トゥ‐フェイス」と呼ばれる。逆に、チップ(またはウェハ)の1つを裏返して組み立てる場合、チップは前面に対して前面(フェイス‐トゥ‐フェイス)または背面に対して背面(バック‐トゥ‐バック)が接合される。
図1は、基板110および蓋120からなるパッケージ(ここではBGA)内に第1のチップ100aおよび第2のチップ100bを集積する3D回路の一例を示す。上側チップと呼ばれる第1のチップ100aは、下側チップと呼ばれる第2のチップ100b上に積層される。各チップは、背面BSから前面FSまで、シリコン基板101と、チップのアクティブコンポーネント(例えばトランジスタ)を共にグループ化するFEOL(フロントエンドオブライン)と呼ばれる第1の機能ブロック102(または技術レベルの組)と、パッシブコンポーネント(例えば、抵抗、インダクタンス、キャパシタンス)を共にグループ化するBEOL(バックエンドオブライン)と呼ばれる第2の機能ブロック103と、チップの相互接続と、を含む。BEOLブロック103の相互接続は、通常、いくつかの金属レベルに分布している。
この例では、チップ100a−100bは、ハイブリッドタイプの直接接合技術によって前面に対して前面(フェイス‐トゥ‐フェイス)で組み立てられる。各チップは、前面FS上に、金属製の相互接続パッド104と、典型的にはシリコン酸化物製の絶縁部105とからなる接合表面を有する。絶縁部105は、相互接続パッド104を分離する。第1のチップ100aの相互接続パッド104は、2つのチップ100a−100bを電気的に結合するように、第2のチップ100bの相互接続パッド104と直接接触する。典型的には銅製の相互接続パッドは、2つのチップの接合に寄与し、1つのチップから次のチップへ電気信号を伝達する。各チップの前面FS上の相互接続パッド104は、一般に、行列またはメッシュの形で、行および列に編成されている。2つのチップ100a−100bに属する相互接続パッド104の組は、いわゆる3D相互接続構造を構成する。
頭字語TSV(シリコン貫通ビア)によって指定された貫通ビア106は、下側チップ100bを通って、より具体的にはBEOLブロックの第1の金属レベルから背面BSまで、さらに延びている。これらの貫通ビア106は、チップ100bの前面FSからその背面BSへ電気信号を伝達するように働く。下側チップ100bの基板101は、これらのビアの製造を可能にするために特に薄くされている。
次に、信号は、RDLと呼ばれる再分配層107を使用して、下側チップ100bの背面BSに分配(または再分配)される。RDL層107の役割は、TSV106のそれぞれをコンタクトピックアップゾーンに電気的に接続することであり、そこから信号がチップを保護するパッケージの外側に伝達される。
知られている組立技術は、第1のチップ100aの相互接続パッド104の行列、および第2のチップ100bの相互接続パッド104の行列に同じ形状を採用することにある。その場合、チップ100a−100bの相互接続パッド104は、同じ寸法の同じ形状、例えば方形の断面(前面FSの面内)であり、同じ距離だけ離間している。このような3D相互接続構造では、2つのチップの接合中の最小のミスアラインメントは、相互接続パッド104間の接触表面の減少という結果となる。しかし、接触表面の減少は、とりわけ機械的観点から、およびスタックの電気的性能において、接合の質にとって有害である。ミスアラインメントは(下側/上側チップが同じウェハに属する場合、すなわちダイ‐トゥ‐ウェハまたはウェハ‐トゥ‐ウェハのアプローチであっても)チップのスタックごとに異なる傾向があるので、ミスアラインメントに関連するばらつきが3D回路の性能に現れる。
文献(SW.Kimなど、「Ultra−fine Pitch 3D Integration Using Face−to−Face Hybrid Wafer Bonding Combined with a Via−Middle Through−Silicon−Via Process」、Electronic Components and Technology Conference (ECTC)、IEEE 66th、 2016)は、互いに積層された2つのチップの3D相互接続パッド間の一定の接触表面を保証するための解決策を提案している。図2に示すこの解決策は、異なる形状の相互接続パッドの行列を採用することにある。上側チップ100aは、2つの方向に例えば3.6μmに等しい同一のピッチの行と列に配列された方形断面の複数の相互接続パッド104aを含む。相互接続パッド104aの辺は、その場合0.9μm、すなわちピッチの1/4である。下側チップ100bは、ピッチが3.6μmに等しい、やはり方形メッシュにしたがって配置された相互接続パッド104bを含む。しかしながら、相互接続パッド104bの辺は2.7μm、すなわちピッチの3/4である。
図2に示すような2つのチップ間の完全なアラインメントの場合、上側チップ100aの各相互接続パッド104aは、下側チップ100bの相互接続パッド104bの中心に位置する。パッド104a−104b間の接触表面は、最小のパッド104aの表面積に等しい。パッド104aがパッド104bの周囲を超えて延びない限り、すなわち、2つのチップ間のミスアラインメントが行方向および/または列方向に0.9μmを超えない限り、この接触表面はさらに一定である。この文献に示されているように、一定の接触抵抗は、特に電気抵抗に関して、同じ3D回路内およびいくつかの3D回路間の電気的性能のばらつきを限定する。
特許出願US2017/154873は、かなりのミスアラインメントを許容し、特定の許容区間内で一定の接触表面を保証する他の電子チップのスタックを説明している。3D相互接続パッドはこのスタック内でチップの周囲に配置されている。
図3は、接合界面のレベルで取られ、異なるチップに属する2つの3D相互接続パッドに限定されたスタックの断面図である。上側チップの相互接続パッド104aと下側チップの相互接続パッド104bとは、同じ寸法の矩形断面を有し、互いに直交し配向されている。パッド104a−104bの幅Wに対する長さLの比は、2から4である。一定の接触表面を得ることを可能にする最大許容ミスアラインメントは、各方向において±L/2、すなわち長さLの許容区間に等しい。
SW.Kimなど、「Ultra−fine Pitch 3D Integration Using Face−to−Face Hybrid Wafer Bonding Combined with a Via−Middle Through−Silicon−Via Process」、Electronic Components and Technology Conference (ECTC)、IEEE 66th、 2016
上述の3D相互接続構造は、3D回路の性能をより均質にし、それらの信頼性を向上させるが、それらの製造をより複雑にする、特に化学機械平坦化(chemical mechanical planarization:CMP)による接合表面の平坦化のステップを複雑にする。実際、相互接続パッドを構成する金属(銅)は、チップの表面上に均一な様式で分布していない。SW.Kimなどによって提案された解決策では、接合表面全体上のパッドの表面を表す金属密度は、下側チップの場合、約6%(0.92/3.62)にすぎない。したがって、シリコン酸化物の広い部分は、相互接続パッド104bを分離する(図2参照)。パッドの直交配向およびチップの周辺でのそれらの位置のために、酸化物の部分もまた、文献US2017/154873のチップの表面において非常に重要である。シリコン酸化物は金属よりも急速に平坦化されるので、そのような構造を有する平坦な接合表面を得ることは困難である。
したがって、ミスアラインメントに対して耐性があり、信頼性があり、作ることが容易であり、かつ許容区間内のミスアラインメントの値が何であれ電気的性能が同一である電子チップのスタックを提供する必要がある。
本発明によれば、この必要性は、
− 第1の面上に行および列に配置されている矩形断面の複数の第1の相互接続パッドを有する、第1のチップであって、第1の相互接続パッドの列は、第1の方向に第1のピッチを有し、第1の相互接続パッドの行は、第1の方向に対して直交する第2の方向に第2のピッチを有する、チップと、
− 第1のチップの第1の面に接合された第2の面上に、行および列に配置されている複数の第2の相互接続パッドを有する、第2のチップであって、第2の相互接続パッドの列は、第1の方向に第3のピッチを有し、第2の相互接続パッドの行は、第2の方向に第4のピッチを有し、第2の相互接続パッドの少なくとも一部は第1の相互接続パッドと接触して第1のチップおよび第2のチップを電気的に結合する、チップと、
を含み、
− 第1の相互接続パッドは、第3のピッチのm倍に等しい第1の方向の第1の寸法、および、第4のピッチのn倍に等しい第2の方向の第2の寸法を有し、mは非ゼロの自然数であり、nは非ゼロの自然数であり、
− 同じ行に、および2つの連続する列に属する第1の相互接続パッドは、第3のピッチのq倍に等しい第1の距離だけ第1の方向に分離されており、qは非ゼロの自然数であり、
− 同じ列に、および2つの連続する行に属する第1の相互接続パッドは、第4のピッチのr倍に等しい第2の距離だけ第2の方向に分離されており、rは非ゼロの自然数であり、
− 第2の相互接続パッドは、複数のグループにおいて相互接続され、各グループは、
N=(m+q)(n+r)
となるようにN個の相互接続された第2の相互接続パッドを含み、
各グループは、グループの少なくとも1つの第2の相互接続パッドによって、第1の相互接続パッドに電気的に接続される、
電子チップの3Dスタックを提供することによって満たされる傾向がある。
− 第1の面上に行および列に配置されている矩形断面の複数の第1の相互接続パッドを有する、第1のチップであって、第1の相互接続パッドの列は、第1の方向に第1のピッチを有し、第1の相互接続パッドの行は、第1の方向に対して直交する第2の方向に第2のピッチを有する、チップと、
− 第1のチップの第1の面に接合された第2の面上に、行および列に配置されている複数の第2の相互接続パッドを有する、第2のチップであって、第2の相互接続パッドの列は、第1の方向に第3のピッチを有し、第2の相互接続パッドの行は、第2の方向に第4のピッチを有し、第2の相互接続パッドの少なくとも一部は第1の相互接続パッドと接触して第1のチップおよび第2のチップを電気的に結合する、チップと、
を含み、
− 第1の相互接続パッドは、第3のピッチのm倍に等しい第1の方向の第1の寸法、および、第4のピッチのn倍に等しい第2の方向の第2の寸法を有し、mは非ゼロの自然数であり、nは非ゼロの自然数であり、
− 同じ行に、および2つの連続する列に属する第1の相互接続パッドは、第3のピッチのq倍に等しい第1の距離だけ第1の方向に分離されており、qは非ゼロの自然数であり、
− 同じ列に、および2つの連続する行に属する第1の相互接続パッドは、第4のピッチのr倍に等しい第2の距離だけ第2の方向に分離されており、rは非ゼロの自然数であり、
− 第2の相互接続パッドは、複数のグループにおいて相互接続され、各グループは、
N=(m+q)(n+r)
となるようにN個の相互接続された第2の相互接続パッドを含み、
各グループは、グループの少なくとも1つの第2の相互接続パッドによって、第1の相互接続パッドに電気的に接続される、
電子チップの3Dスタックを提供することによって満たされる傾向がある。
第1のチップに属する第1の相互接続パッドごとに、第2のチップの表面上に規則的に分布し電気的に相互接続されたN個(Nは必ず4以上)の第2の相互接続パッドのグループが提供される。このようにして各第1のパッドに関連する第2のパッドの数を増やすことによって、第2のチップの表面によりよい金属密度を得ることができる。それにより、第2のチップの、その接合前の、準備、とりわけその接合表面の平坦化のステップが容易になる。
第1のパッドと第2のパッドの配置は、寸法が互いにリンクされている(各方向において第1のパッドの寸法と間隔は第2のパッドのピッチの倍数である)行列の形態で、チップ間のミスアラインメントが許容区間または許容ウィンドウと呼ばれるミスアラインメント範囲内に含まれる限り、第1のパッドと関連する第2のパッドのグループとの間の接触表面をさらに保証する。この一定の接触表面は、同じウェハ内で、またはいくつかのウェハ/チップ間で、(許容区間内の)ミスアラインメントの値にかかわらず、同一の電気的性能、および均質な接合エネルギーを得ることを可能にする。その結果、接合の品質、ひいてはスタックの信頼性が向上する。チップ間のミスアラインメントに応じて、第1のパッドと第2のパッドのグループとの間の接触表面は、そのグループの第2のパッドによって全面に広がってもよく、またはそのグループのいくつか(最大Nまで)の第2のパッド上に分布してもよい。
本発明の優先的な実施形態では、第1の相互接続パッドの第1の寸法は第3のピッチに等しく、第1の相互接続パッドの第2の寸法は第4のピッチに等しく、第1の距離は第3のピッチに等しく、第2の距離は第4のピッチと等しい。
代替の実施形態では、第1の相互接続パッドの第1の寸法は第3のピッチの2倍に等しく、第1の相互接続パッドの第2の寸法は第4のピッチの2倍に等しく、第1の距離は第3のピッチの2倍に等しく、第2の距離は第4のピッチの2倍に等しい。
本発明によるスタックはまた、個別にまたはそれらの技術的に可能なすべての組み合わせに従って考慮される、以下の特徴のうちの1つまたは複数を有し得る。
好ましくは、第1の相互接続パッドの第1の寸法は、第1のピッチを2で割ったものにさらに等しく、第1の相互接続パッドの第2の寸法は、第2のピッチを2で割ったものにさらに等しい。第1のチップの表面上の金属密度は、その場合25%に等しい。この構成は、第1および第2の方向のそれぞれにおける金属の均質な分布に対応する。
第1のピッチは、有利には第2のピッチと等しい。その場合、第1のチップの表面上の金属の分布は、第1および第2の方向において同じである。
第2の相互接続パッドは、例えば矩形、円形または八角形の断面を有する。
好ましくは、第2の相互接続パッドは、第3のピッチを2で割ったものに等しい第1の方向の第1の寸法、および、第4のピッチを2で割ったものに等しい第2の方向の第2の寸法を有する。第2のチップの表面上の金属密度は、その場合25%に等しい。この構成は、第1および第2の方向のそれぞれにおける金属の均質な分布に対応する。
第3のピッチは、有利には第4のピッチに等しい。その場合、第2のチップの表面上の金属の分布は、第1および第2の方向において同じである。
発展形態によれば、第2のチップは、アクティブコンポーネントの層と、アクティブコンポーネントを接続する複数の金属相互接続レベルとを含み、金属相互接続レベルのうちの少なくとも1つは、各グループのN個の第2の相互接続パッドを相互接続するように働く。
本発明の他の特徴および利点は、添付の図面を参照しながら、指示的な目的のみであり決して限定するものではないが、以下に与えられる説明からより明らかになるであろう。
より明確にするために、すべての図において、同一または類似の要素は同一の参照符号で示されている。
以下の説明において、「3D相互接続構造」とは、(垂直に)一方が他方の上に積層された2つの電子チップを電気的に接続することを可能にする全ての相互接続パッドを指す。これらの相互接続パッドは各電子チップの一方の面に存在し、それは前面または背面であり得る。電子チップの前面とは、一般にシリコンなどの半導体材料からなる基板の表面を指し、その上にアクティブコンポーネント、例えばトランジスタ、次いで(該当する場合には)パッシブコンポーネントおよび金属相互接続レベルが形成される。電子チップの背面は、前面とは反対側の基板の面である。
2つの電子チップは、好ましくは例えば金属‐金属タイプまたはハイブリッド金属‐誘電タイプの直接接合技術によって(すなわち、接着剤、ワックスまたは低融点合金などの中間化合物を導入せずに、接合界面のレベルで)接合される。接合は、異なる方法、すなわち前面に対する前面、背面に対する背面、または背面に対する前面に従って実施することができる。互いに接合されている2つの面は実質的に平坦であり、それらのトポロジーは一般に15nmを超えない。(数μm程度の)重要なトポロジーを有し、チップ間にポリマーの導入を必要とする(典型的にはマイクロバンプまたはマイクロピラーによる)他の組立技術とは異なり、それらの接合後にチップ間にスペースは存在しない。
図4は、本発明の第1の実施形態による電子チップのスタックの部分断面図である。この図は、2つの電子チップ間の接合界面のレベルで取られており、2つの電子チップ間の電気的接続を確実にする第1の3D相互接続構造400を概略的に表している。
3D相互接続構造400は、第1の電子チップに属する複数の第1の同一相互接続パッド401aと、第2の電子チップに属する複数の第2の同一相互接続パッド401bと、を含む。第1の相互接続パッド401aが現れる第1のチップの面は、第2の相互接続パッド401bを見せる第2のチップの面に接合される。第1の相互接続パッド401aおよび第2の相互接続パッド401bは、好ましくは金属、例えば銅またはアルミニウムから作られ、そして第1および第2のチップの接合に寄与する。
第2のチップの第2の相互接続パッド401b、ならびに第1のチップの第1の相互接続パッド401aは、例えばシリコン酸化物からなる電気的絶縁部分402によって互いに離間している。したがって、各チップの接合表面は、誘電材料によって囲まれた金属相互接続パッドから構成される。
第1のチップの第1の相互接続パッド401aは別個であり、行列またはメッシュの形態で行および列に配置されている。第1のパッド401aの列は、図4の断面の第1の方向Xに第1のピッチPX1を有する。この第1のピッチPX1は、同じ行に、および2つの連続する列に属する2つのパッド401aの中心を分離する距離に等しい。同様に、第1のパッド401aの行は、第1の方向Xに対して直交する、平面の第2の方向Yに第2のピッチPY1を有する。この第2のピッチPY1は、同じ列に、および2つの連続する行に属する2つのパッド401aの中心を分離する距離に等しい。言い換えれば、第1の相互接続パッド401aは、第1のチップの表面に周期的な様式で再現されており、これは2つの方向XおよびYにおいてそうである。
第2のチップの第2の相互接続パッド401bもまた別個であり、行および列に配置されている。第2のパッド401bの列は、第3のピッチPX2にしたがって第1の方向Xに繰り返されるのに対して、第2のパッド401bの行は、第4のピッチPY2にしたがって第2の方向Yに繰り返される。第3および第4のピッチPX2−PY2は、第2のパッド401bの中心に対して第1および第2のピッチPX1−PY1と同様に定義される。
行および列、したがって各チップの表面上の相互接続パッドの数は、チップの接合表面の表面積および所望の相互接続密度に依存する。図4を過度に煩雑にしないために、3列および3行の第1のパッド401aのみが表され、6列および6行の第2のパッド401bのみが表されている。
図4に示されるように、第1のピッチPX1(第1のパッド401aのXに沿ったピッチ)は、第2のピッチPY1(第1のパッド401aのYに沿ったピッチ)と異なっていてもよく、第3のピッチPX2(第2のパッド401bのXに沿ったピッチ)は、第4のピッチPY2(第2のパッド401bのYに沿ったピッチ)と異なっていてもよい。第1のパッド401aと第2のパッド402bは、その場合矩形のメッシュの形をしている。
第1の相互接続パッド401aは、接合面の平面において矩形断面を有する。第1の方向Xおよび第2の方向Yにおける第1のパッド401aの寸法をそれぞれAX1およびAY1と表記する。
第2の相互接続パッド401bの断面(接合面の平面内)は、任意の形状、例えば矩形(図4参照)、円形または八角形であり得る。第1の方向Xおよび第2の方向Yにおける第2のパッド401bの寸法は、それぞれAX2およびAY2で示される。同じ行に属する2つの連続する第2のパッド401bをX方向に分離する距離をDX2と表し、同じ列に属する2つの連続する第2のパッド401bをY方向に分離する距離をDY2と表す。
この第1の実施形態では、第1のパッド401aのXに沿った寸法AX1は、第3のピッチPX2に等しく、第1のパッド401aのYに沿った寸法AY1は、第4のピッチPY2に等しい。また、同じ行の2つの連続する第1のパッド401aをX方向に分離する距離DX1、すなわち第1のパッド401aの2つの連続する列を分離する絶縁部402の幅は、第3のピッチPX2に等しい。同様に、同じ列の2つの連続する第1のパッド401aをY方向に分離する距離DY1、すなわち第1のパッド401aの2つの連続する行を分離する絶縁部402の幅は、第4のピッチPY2に等しい。
物理的に分離されているが、第2の相互接続パッド401bは、N個のグループによって、好ましくは第2のチップの接合面に平行な面内に位置する金属トラック403によって相互接続される。第2の相互接続パッド401bの各グループは、単一の第1の相互接続パッド401aに電気的に接続されている。この電気的接続を作るために、各グループの少なくとも1つの第2のパッド401bは、そのグループに関連する第1のパッド401aと直接接触している。グループ内の第2のパッド401bの数Nは、第1のパッド401aの寸法AX1−AY1および第1のパッド401a間の間隔DX1−DY1に応じて変化する。一例として、図4の実施形態では、各第1のパッド401aは4つの相互接続された(N=4)第2のパッド401bに接続されている。
好ましくは、第2のチップは、例えばトランジスタなどの(フロントエンドオブラインまたはFEOLと呼ばれる機能ブロックに属する)アクティブコンポーネントを接続する(バックエンドオブラインまたはBEOLと呼ばれる機能ブロックまたは技術レベルの組に属する)いくつかの金属相互接続レベルを含む。各グループのN個の第2の相互接続パッドを相互接続するために金属相互接続レベルの少なくとも1つが有利に使用される。言い換えれば、第2のパッド401bを接続する金属トラック403は、この金属相互接続レベルに追加される。有利には、金属トラック403は、相互接続密度がより低い2つの最終金属相互接続レベル(すなわち、アクティブコンポーネントから最も遠い)に追加される。これら2つの後者のレベルは通常、チップの電力供給ネットワークを作るために使用され、追加の金属トラック403の作成はこの供給ネットワークの性能に影響を与えない。
相互接続構造400の特徴は、関連するグループの各第1のパッド401aとN個の第2のパッド401bとの間の接触表面Sが、第1および第2のチップの接合に関連するミスアラインメントが許容区間(またはウィンドウ)の範囲を定めるしきい値を(Xに沿って、およびYに沿って)超えない限り、ミスアラインメントから独立していることである。
図4に示される構成は、2つのチップ間の完全なアラインメント(Xに沿った、およびYに沿ったゼロのミスアラインメント)である。各第1のパッド401aは、それが接続されている第2のパッド401bのグループの中心にある。接触表面Sは、グループの4つの第2のパッド401b上に均一な様式で分布している。これは、第2のパッド401bの表面積に等しい。
図5Aおよび図5Bは、相互接続構造400の他の2つの構成(チップの接合後)を示しており、チップ間のミスアラインメントはゼロではない。図5Aの構成、すなわち、Xに沿った、およびYに沿った中程度のミスアラインメントの図の構成において、接触表面Sは依然としてグループの4つのパッド上に分布しているが、もはや均一な様式ではない。しかしながら、それでもなお、接触表面Sは、図4の構成と同一であり、なぜなら第1のパッド401aから第2のパッド401bへの接触表面(いわゆる個々の接触表面)の合計が第2のパッド401bの表面積に等しいからである。図5Bの構成、すなわち(許容区間の限度で)Xに沿った、およびYに沿った極端なミスアラインメントの図の構成においては、第1のパッド401aと第2のパッド401bのグループとの間の接触は、その全表面領域上で、もはや単一の第2のパッド401bだけに限定されない。したがって、接触表面Sは常に同じである。
この一定の接触表面は、2つのチップ間の(許容区間内の)ミスアラインメントの値が何であれ、1つの3Dスタックから次の3Dスタックへの電気的性能、とりわけそれらの電気抵抗を均質化することを可能にする。これは、使用されるトランスファ技術:ダイ‐トゥ‐ダイ、ダイ‐トゥ‐ウェハ、またはウェハ‐トゥ‐ウェハ、が何であれ、有効である(チップ間のミスアラインメントは、ウェハの一箇所から他箇所へ、とりわけウェハの中心と端部との間で変化し得る)。
一定の接触表面はまた、異なるスタック間の同一の接合エネルギーも意味し、これは、次にスタックを切断する必要があるため、ダイ‐トゥ‐ウェハのトランスファ技術およびウェハ‐トゥ‐ウェハのトランスファ技術の場合に特に有益である。したがって、機械的観点からの3D回路の信頼性は全体として改善される。
最後に、第2のチップの表面上の金属(第2の相互接続パッド401b)の分布は、従来技術の相互接続構造(図2の相互接続パッド104a参照)において(上側チップについて)得られたものよりも相互接続構造400においてはるかに良好であることが観察される。これは、各第1のパッド401aが相互接続構造400において従来技術における単一のパッドの代わりに多数(少なくとも4個)の第2のパッド401bと関連しているという事実による。この金属のより良好な分布のおかげで、(接合前の)第2のチップの製造、特に化学機械平坦化によるその接合面の平坦化のステップが容易になる。
図6は、本発明の第2の実施形態によるチップのスタックに属する第2の3D相互接続構造600を概略的に表す。
第1および第2の相互接続パッド401a−401bが方形の断面を有するので、第2の相互接続構造600は、第1の相互接続構造400の特定の場合を表す。したがって、第1のパッド401aのXに沿った寸法AX1は、第1のパッド401aのYに沿った寸法AY1と等しく、第2のパッド401bのXに沿った寸法AX2は、第2のパッド401bのYに沿った寸法AY2と等しい。
図4の構造400のように、第1のパッド401aのXに沿った寸法AX1は、有利には2で割った第1のピッチPX1に等しく、第1のパッド401aのYに沿った寸法AY1は、有利には2で割った第2のピッチPY1に等しい。全接合表面上の第1のパッド401aの表面を表す第1のチップの金属密度d1は、その場合25%に等しい。
25%の金属密度d1は、Xに沿った、およびYに沿った金属(パッド401a)の部分が誘電部(402)と同じ幅であるから、第1のチップの準備、より具体的にはその接合面の化学機械平坦化のステップを容易にするための最適な解決策を表す。
これらの幾何学的考察から、第1のピッチPX1は第2のピッチPY1に等しい(したがって第1のパッド401aのメッシュはそれ自体方形である)という結果が生じる。金属の分布は、その場合、行(X)の方向と列(Y)の方向で同じである。
同様に有利な様式では、第2のパッド401bのXに沿った寸法AX2および第2のパッド401bのYに沿った寸法AY2はそれぞれ、2で割った第3のピッチPX2および2で割った第4のピッチPY2に等しい。第2のチップの表面上の金属密度d2は、その場合それ自体も25%に等しい。
したがって、第1のチップについて説明した製造上の利点は、第2のチップにも有効である。比較として、従来技術の相互接続構造(図2参照)における2つのチップのうちの一方(上側チップ)の金属密度は、約6%にすぎない。
これらの幾何学的選択を考慮すると、第3のピッチPX2は、第4のピッチPY2に等しい(したがって、第2の相互接続パッド401bのメッシュもそれ自体方形である)。
相互接続構造600においてXに沿って許される最大のミスアラインメント(以後FXと記す)は、第2のパッド401bの寸法AX2の半分に2つの連続する第2のパッド401b間の距離DX2を加えたものに等しい。実際、第1のパッド401aは、隣接するグループの第2のパッド401bと接触してはならない。したがって、Xに沿って許される最大のミスアラインメントは、ここでは第3のピッチPX2の3/4(AX2=DX2=PX2/2であるため)、または代わりに第1のピッチPX1の3/8に等しい(PX1=AX1+DX1=2×PX2であるため)。
したがって、図6においてゾーン601によって表される許容ウィンドウは、第1のピッチPX1の75%に等しいXに沿った長さを有する。
Yに沿って許される最大のミスアラインメント(FYと表記)は、Xに沿って許されるミスアラインメントと同一であり(Yに沿った距離、寸法、およびピッチはXに沿ったものと同じであるため)、すなわちYに沿った幅の許容ウィンドウは第1のピッチPX1の75%に等しい。
比較として、従来技術の相互接続構造(図2)では、許容ウィンドウはXに沿って、およびYに沿ってピッチ(2×0.9μm/3.6μm=0.5)の50%にすぎない。
したがって、同じ(第1の)ピッチ(すなわち、同じ「機能的」3D相互接続密度)に対して、本発明による相互接続構造600は、従来技術の相互接続構造よりも大きなミスアラインメントを許容する。
図7は、本発明の第3の実施形態によるチップのスタックに属する第3の3D相互接続構造700を概略的に表す。
第3の相互接続構造700は、第2の相互接続パッド401bの形状において、第2の相互接続構造600とは独特に異なる。第2のパッド401bの断面は、実際には矩形(図4)または方形(図6)の形状に限定されない。たとえ第2のパッド401bの断面がXに沿って、およびYに沿って対称的でなくても、実際には一定の接触表面S(許容区間内のどのようなミスアラインメントでも)が得られる。図7の実施形態において、接触表面Sは依然として第2のパッド401bの表面積と等しい。
図8によって表される第4の相互接続構造800では、第1および第2のパッド401a−401bは方形の断面を有し、同じく方形であるメッシュに従って編成されている。したがって、第1のピッチPX1は、第2のピッチPY1と等しく、第3のピッチPX2は、第4のピッチPY2と等しい。第1のパッド401aの(Xに沿った)寸法AX1および(Yに沿った)AY1、ならびに第1のパッド401aを分離する(Xに沿った)距離DX1および(Yに沿った)DY1は、さらに第3の(または第4の)ピッチPX2(=PY2)の2倍に等しい。第2のパッド401bの(Xに沿った)寸法AX2および(Yに沿った)AY2は、2で割った第3のピッチPX2に等しい。金属密度d1およびd2は、結果的に25%に等しい。各グループにおける相互接続された第2のパッドの数Nは16に等しい(それらは4×4行列に従って分布している)。接触表面Sは一定であり、許容区間内のミスアラインメントの値にかかわらず、4つの第2のパッド401bの表面積に等しい。
X(FX)に沿って、およびY(FY)に沿って許される最大のミスアラインメントは、2つの連続する第2のパッド401b間の距離DX2の半分に第3のピッチPX2の1倍を加えたもの、すなわち、ここでは第3のピッチPX2の5/4、または代わりに第1のピッチPX1の5/16(PX1=AX1+DX1=4×PX2のため)に等しい。
したがって、図8においてゾーン801によって表される許容ウィンドウは、第1のピッチPX1の62.5%に等しいXに沿った長さおよびYに沿った幅を有する。したがって、第4の相互接続構造800の許容ウィンドウは、第2の相互接続構造600の許容ウィンドウ(FX=FY=75%)よりも小さく広がるが、従来技術による相互接続構造の許容ウィンドウよりもさらに広がる。
より一般的には、以下の基準:
− 第1のパッド401aのXに沿った寸法AX1は、第3のピッチPX2のm倍に等しく、mは第1の非ゼロ自然数である;
− 第1のパッド401aのYに沿った寸法AY1は、第4のピッチPY2のn倍に等しく、nは第2の非ゼロ自然数である;
− (同一行の)2つの連続する第1のパッド401aをX方向に分離する距離DX1は、第3のピッチPX2のq倍に等しく、qは第3の非ゼロ自然数である;
− 2つの連続する第1のパッド401aをY方向に分離する距離DY1は、第4のピッチPY2のr倍に等しく、rは第4の非ゼロ自然数である;
を満たす瞬間から、図4のタイプの相互接続構造を用いて一定の接触表面Sを得ることができる。
− 第1のパッド401aのXに沿った寸法AX1は、第3のピッチPX2のm倍に等しく、mは第1の非ゼロ自然数である;
− 第1のパッド401aのYに沿った寸法AY1は、第4のピッチPY2のn倍に等しく、nは第2の非ゼロ自然数である;
− (同一行の)2つの連続する第1のパッド401aをX方向に分離する距離DX1は、第3のピッチPX2のq倍に等しく、qは第3の非ゼロ自然数である;
− 2つの連続する第1のパッド401aをY方向に分離する距離DY1は、第4のピッチPY2のr倍に等しく、rは第4の非ゼロ自然数である;
を満たす瞬間から、図4のタイプの相互接続構造を用いて一定の接触表面Sを得ることができる。
自然数m、n、qおよびrは互いに等しくても異なっていてもよい。
各グループにおいて相互接続された第2の相互接続パッド401bの数Nは、以下の式:
N=(m+q)(n+r)
を満たす。
N=(m+q)(n+r)
を満たす。
第1の実施形態(図4)、第2の実施形態(図6)および第3の実施形態(図7)では、自然数m、n、qおよびrはすべて1に等しい(AX1=PX2、AY1=PY2、DX1=PX2およびDY1=PY2)。前述のように、各グループにおける第2のパッド401bの数Nは4に等しく(N=4)、接触表面Sは、第2の相互接続パッド401bの表面積Spadに等しい(S=Spad)。
第4の実施形態(図8)では、自然数m、n、qおよびrはすべて2に等しい(AX1=2×PX2、AY1=2×PY2、DX1=2×PX2およびDY1=2×PY2)。各グループにおける第2のパッド401bの数Nは、16に等しく(N=16)、接触表面積Sは、4つの第2のパッド401bの表面積に等しい(S=4×Spad)。
以下に説明される相互接続構造400、600、700、および800は、チップの接合(および図5A−5Bによって表される)に関連するミスアラインメントを除いて、単一チップ内の相互接続パッドのオフセットを許容する。言い換えれば、第1のパッド401aと第2のパッド401bのグループとの間の接触表面Sは、パッド401aまたは401b間の距離が行列内でわずかに変化しても一定のままである。このオフセットは、ウェハ上の位置に応じて可変である(2つの隣接パッド間では低いが、ウェハ上で遠く離れた2つのパッド間では重要であり得る)。それは、例えば、材料の膨張、またはチップの製造工程(とりわけフォトリソグラフィ工程)中のミスアラインメントによる。したがって、3D相互接続の電気的性能、そしてとりわけそれらの電気抵抗は、同じスタック内で均質である。同じ理由で、接合エネルギーは同じスタック内で均質であり、これはスタックの機械的強度および信頼性を向上させる。
これらの相互接続構造は、第1のパッド401aのピッチの値が何であれ使用することができ、このピッチはスタック内の3D相互接続の密度を決定するので「機能的」ピッチと呼ばれる。しかしながら、これらの相互接続構造は2μm未満の機能的ピッチに対して特に有利であることが証明されている。実際、そのようなピッチでは、3D相互接続パッドと上側相互接続レベルの金属線とは非常に類似した寸法を有する。一定の接触表面S、したがって均質な電気抵抗を有することに対する利益は、したがって非常に高い。逆に、機能ピッチが4−5μm以上程度では、3D相互接続パッドはより大きくなり、金属線の抵抗は3D相互接続パッドの抵抗と比較して大きい。その場合、接触表面Sの変動は、2つのチップのアクティブコンポーネントを接続する相互接続部(3D相互接続、相互接続レベルの金属線およびそれらのレベル間のビア)の全体的な電気的性能に比較的小さく影響する。
本発明による電子チップのスタックの多くの変形および修正は当業者にとって明らかになるであろう。図4、6−8を通して説明された相互接続構造400、600、700および800の特性は、互いに容易に組み合わせることができる。第2のパッド401bの形状、パッド401a−401bのXに沿った、およびYに沿ったピッチ、およびピッチに対するパッド401a−401bの寸法に関する特性を組み合わせて、同じ利点から恩恵を受ける新しい3D相互接続構造を定義することが、とりわけ可能である。
本発明による電子チップのスタックは、少なくとも第1および第2の電子チップを含む。第1の相互接続パッド401aが設けられた第1のチップは、第2の相互接続パッド401bが設けられた第2のチップ上に配置されていてもよいし、その逆でもよい。3つ以上の電子チップのスタックは2つ以上の3D相互接続構造を含み、少なくとも1つの電子チップはその2つの面(前面および背面)に相互接続パッドを有する。
110 基板
120 蓋
100a 第1のチップ
100b 第2のチップ
400、600、700 800 相互接続構造
401a 第1の相互接続パッド
401b 第2の相互接続パッド
PX1 第1のピッチ
PY1 第2のピッチ
PX2 第3のピッチ
PY2 第4のピッチ
120 蓋
100a 第1のチップ
100b 第2のチップ
400、600、700 800 相互接続構造
401a 第1の相互接続パッド
401b 第2の相互接続パッド
PX1 第1のピッチ
PY1 第2のピッチ
PX2 第3のピッチ
PY2 第4のピッチ
Claims (9)
- 電子チップの3Dスタックであって、
第1の面上に行および列に配置されている矩形断面の複数の第1の相互接続パッド(401a)を有する、第1のチップであって、第1の相互接続パッドの列は、第1の方向(X)に第1のピッチ(PX1)を有し、第1の相互接続パッドの行は、第1の方向に対して直交する第2の方向(Y)に第2のピッチ(PY1)を有する、チップと、
第1のチップの第1の面に接合された第2の面上に、行および列に配置されている複数の第2の相互接続パッド(401b)を有する、第2のチップであって、第2の相互接続パッドの列は、第1の方向(X)に第3のピッチ(PX2)を有し、第2の相互接続パッドの行は、第2の方向(Y)に第4のピッチ(PY2)を有し、第2の相互接続パッド(401b)の少なくとも一部は第1の相互接続パッド(401a)と接触して第1のチップおよび第2のチップを電気的に結合する、チップと、
を含み、
第1の相互接続パッド(401a)は、第3のピッチ(PX2)のm倍に等しい第1の方向(X)の第1の寸法(AX1)、および、第4のピッチ(PY2)のn倍に等しい第2の方向(Y)の第2の寸法(AY1)を有し、mは非ゼロの自然数であり、nは非ゼロの自然数であり、
同じ行に、および2つの連続する列に属する第1の相互接続パッドは、第3のピッチ(PX2)のq倍に等しい第1の距離(DX1)だけ第1の方向(X)に分離されており、qは非ゼロの自然数であり、
同じ列に、および2つの連続する行に属する第1の相互接続パッドは、第4のピッチ(PY2)のr倍に等しい第2の距離(DY1)だけ第2の方向(Y)に分離されており、rは非ゼロの自然数であり、
第2の相互接続パッド(401b)は、複数のグループにおいて相互接続され、各グループは、
N=(m+q)(n+r)
となるようにN個の相互接続された第2の相互接続パッド(401b)を含み、
各グループは、グループの少なくとも1つの第2の相互接続パッド(401b)によって、第1の相互接続パッド(401a)に電気的に接続される、
ことを特徴とする、スタック。 - 第1の相互接続パッド(401a)の第1の寸法(AX1)が、第1のピッチ(PX1)を2で割ったものにさらに等しく、第1の相互接続パッドの第2の寸法(AY1)が、第2のピッチ(PY1)を2で割ったものにさらに等しい、
請求項1に記載のスタック。 - 第1のピッチ(PX1)が、第2のピッチ(PY1)と等しい、
請求項2に記載のスタック。 - 第2の相互接続パッド(401b)が、矩形、円形または八角形の断面を有する、
請求項1から3のいずれか一項に記載のスタック。 - 第2の相互接続パッド(401b)が、第3のピッチ(PX2)を2で割ったものに等しい第1の方向(X)の第1の寸法(AX2)、および第4のピッチ(PY2)を2で割ったものに等しい第2の方向(Y)の第2の寸法(AY2)を有する、
請求項1から4のいずれか一項に記載のスタック。 - 第3のピッチ(PX2)が、第4のピッチ(PY2)に等しい、
請求項5に記載のスタック。 - 第1の相互接続パッド(401a)の第1の寸法(AX1)が、第3のピッチ(PX2)に等しく、
第1の相互接続パッドの第2の寸法(AY1)が、第4のピッチ(PY2)に等しく、
第1の距離(DX1)が、第3のピッチ(PX2)に等しく、
第2の距離(DY1)が、第4のピッチ(PY2)に等しい、
請求項1から6のいずれか一項に記載のスタック。 - 第1の相互接続パッド(401a)の第1の寸法(AX1)が、第3のピッチ(PX2)の2倍に等しく、
第1の相互接続パッドの第2の寸法(AY1)が、第4のピッチ(PY2)の2倍に等しく、
第1の距離(DX1)が、第3のピッチ(PX2)の2倍に等しく、
第2の距離(DY1)が、第4のピッチ(PY2)の2倍に等しい、
請求項1から6のいずれか一項に記載のスタック。 - 第2のチップが、アクティブコンポーネントの層と、アクティブコンポーネントを接続する複数の金属相互接続レベルとを含み、金属相互接続レベルのうちの少なくとも1つが、各グループのN個の第2の相互接続パッド(401b)を相互接続するように働く、
請求項1から8のいずれか一項に記載のスタック。
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