JPWO2013057886A1 - 集積回路、マルチコアプロセッサ装置及び集積回路の製造方法 - Google Patents

集積回路、マルチコアプロセッサ装置及び集積回路の製造方法 Download PDF

Info

Publication number
JPWO2013057886A1
JPWO2013057886A1 JP2013539513A JP2013539513A JPWO2013057886A1 JP WO2013057886 A1 JPWO2013057886 A1 JP WO2013057886A1 JP 2013539513 A JP2013539513 A JP 2013539513A JP 2013539513 A JP2013539513 A JP 2013539513A JP WO2013057886 A1 JPWO2013057886 A1 JP WO2013057886A1
Authority
JP
Japan
Prior art keywords
chip
silicon
integrated circuit
bump
chips
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
JP2013539513A
Other languages
English (en)
Inventor
高志 森本
高志 森本
橋本　隆
隆 橋本
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Panasonic Intellectual Property Management Co Ltd
Original Assignee
Panasonic Intellectual Property Management Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Panasonic Intellectual Property Management Co Ltd filed Critical Panasonic Intellectual Property Management Co Ltd
Priority to JP2013539513A priority Critical patent/JPWO2013057886A1/ja
Publication of JPWO2013057886A1 publication Critical patent/JPWO2013057886A1/ja
Withdrawn legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/50—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor for integrated circuit devices, e.g. power bus, number of leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/1302—Disposition
    • H01L2224/13025—Disposition the bump connector being disposed on a via connection of the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16104—Disposition relative to the bonding area, e.g. bond pad
    • H01L2224/16106—Disposition relative to the bonding area, e.g. bond pad the bump connector connecting one bonding area to at least two respective bonding areas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H01L2224/16146—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked the bump connector connecting to a via connection in the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06513—Bump or bump-like direct electrical connections between devices, e.g. flip-chip connection, solder bumps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06517—Bump or bump-like direct electrical connections from device to substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06541—Conductive via connections through the device, e.g. vertical interconnects, through silicon via [TSV]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06541—Conductive via connections through the device, e.g. vertical interconnects, through silicon via [TSV]
    • H01L2225/06544—Design considerations for via connections, e.g. geometry or layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06555—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking
    • H01L2225/06565—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking the devices having the same size and there being no auxiliary carrier between the devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)

Abstract

三次元集積回路を構成する各チップにおいて、チップ製造のためのマスクを共通のものとし、特に、バンプのためのバッファの領域も共通のものとして、製造コストを抑えた三次元集積回路を提供する。本発明に係る集積回路は、複数のチップを積層して構成される集積回路であって、シリコン貫通電極のレイアウトが同じである第１及び第２のチップを含み、第１のチップは、第１のバンプを介してボードに接続され、第１のチップにおいて、第１の個数のシリコン貫通電極が１つの第１のバンプに接続され、第１の個数は、２以上の自然数である。

Description

本発明は、三次元集積回路に関する。
複数のチップを積層してシリコン貫通電極（Ｔｈｒｏｕｇｈ Ｓｉｌｉｃｏｎ Ｖｉａ；以下、「ＴＳＶ」と称するものとする。）やマイクロバンプなどでそれら複数のチップ間を接続する集積回路は、通常、三次元集積回路と称される。三次元集積回路は、回路の高速化、データ通信の広帯域化、及び低電力化などを実現する高性能の集積回路として期待を集めている。
なお、特許文献１には出力駆動回路を有する半導体集積回路が開示され、特許文献２には、出力バッファの電流駆動能力を可変としたメモリコントローラが開示される。
特開平２−１２５５１８号公報 特開平１０−０５００７０号公報
本発明は、三次元集積回路を構成する各チップにおいて、チップ製造のためのマスクを共通のものとし、製造コストを抑えた、三次元集積回路を提供することを目的とする。
本発明は、上記の目的を達成するために為されたものである。本発明に係る集積回路は、積層される同一レイアウトのチップを一つ若しくはそれ以上含む集積回路であって、チップは、シリコン貫通電極とシリコン貫通電極に接続する配線層とを有し、二つのチップにつきシリコン貫通電極の端部と配線層とを対向させて積層させたとき、シリコン貫通電極の端部の位置と配線層のコンタクト用パッドの位置とが合致するものであり、二つのチップにつき配線層同士を対向させて積層させたとき、一方の配線層のコンタクト用パッドの位置と他方の配線層のコンタクト用パッドの位置とが合致するものであり、更に、チップは、第１のバンプを介してボードに接続され、チップにおける第１の個数のシリコン貫通電極が１つの第１のバンプに接続され、第１の個数は、２以上の自然数である。
本発明によれば、ＴＳＶのためのバッファの駆動能力はチップ間接続用バンプに合わせて設計しておくことができ、且つ、チップとボード接続用バンプとの接続の際には複数のバッファを並列で用いて大きな駆動能力を確保できる。このことにより、チップ上にてより大きなバッファのための無駄な領域を確保する必要がなく、且つ、ボード接続用バンプのための駆動能力も十分に得ることができる。即ち、１つのチップで、チップ間接続用及びボード間接続用の双方の用途に対応できる。従って、本発明を利用することにより、三次元集積回路を構成する各チップを同一とすることができ、よって、チップ製造のためのマスクを共通のものとすることができるから、その結果として製造コストを抑えることができる。
（１）は、本発明の第１の実施形態に係る三次元集積回路の側断面図である。（２）は、ＴＳＶが、対応するチップ間接続用バンプに接続する様子を示す図である。（３）は、複数のＴＳＶが、対応する１つのボード接続用バンプに接続する様子を示す図である。 （１）は、本発明の第１の実施形態に係るプロセッサチップでのＴＳＶの配置の様子を示す一部平面図であり、破線はプロセッサチップの下面におけるボード接続用バンプの設置位置を示す。（２）は、本発明の第１の実施形態に係るプロセッサチップでのＴＳＶの配置の様子を示す一部平面図であり、破線はプロセッサチップの下面におけるチップ間接続用バンプの設置位置を示す。 （１）は、本発明の第１の実施形態の変形例における、プロセッサチップでのＴＳＶの配置の様子を示す一部平面図であり、破線はプロセッサチップの下面におけるボード接続用バンプの設置範囲を示す。（２）は、本発明の第１の実施形態の変形例における、プロセッサチップでのＴＳＶの配置の様子を示す一部平面図であり、破線はプロセッサチップの下面におけるチップ間接続用バンプの設置範囲を示す。 本発明の第１の実施形態の別の変形例における、三次元集積回路の側断面図である。 本発明の第１の実施形態の別の変形例における、プロセッサチップでのＴＳＶの配置の様子を示す一部平面図である。 （１）は、本発明の第２の実施形態に係る三次元集積回路の側断面図である。（２）は、本発明の第２の実施形態の変形例における三次元集積回路の側断面図である。 本発明の第３の実施形態に係る三次元積層回路におけるチップの構成を具体的に示した図である。 本発明の第３の実施形態に係る三次元積層回路におけるチップの構成の別の例を示した図である。 本発明の第４の実施形態に係る三次元積層回路におけるチップの構成を具体的に示した図である。 従来の三次元集積回路の構成を示す図である。 図１１（１）は、ＴＳＶが、チップ間接続用バンプを基準として駆動能力を設計されたバッファと、ボード接続用バンプとに接続している様子を示す図である。図１１（２）は、ＴＳＶが、ボード接続用バンプを基準として駆動能力を設計されたバッファと、チップ間接続用バンプとに接続している様子を示す図である。
[本発明の実施形態に到った経緯]
図１０は、従来の三次元集積回路２’の構成の一例を示す図である。図１０に示す三次元集積回路２’はプロセッサを実装するものであり、同じ構成を有する２枚のチップ（第１のチップ１０’と第２のチップ１０”）が積層して構成されている。図１０（１）は従来の三次元集積回路２’の側断面図、図１０（２）は第１のチップ１０’の回路レイアウト図、図１０（３）は第２のチップ１０”の回路レイアウト図である。図１０に示すように、各チップ（第１のチップ１０’と第２のチップ１０”）は同一のレイアウト（構成）を備えている。
夫々のチップ１０’、１０”は、レイアウト上、主としてプロセッサコア及びレベル１キャッシュメモリ（ＣＰＵ０、ＣＰＵ１、ＣＰＵ２、ＣＰＵ３）と、レベル２（Ｌ２）キャッシュメモリとにより構成される。また、図１０（１）に示すように、夫々のチップ１０’、１０”は、配線層１２’と、複数のＴＳＶ６が配置されるトランジスタ層１４’とが積層して構成される。配線層１２’はＴＳＶ６を介してトランジスタ層１４’の裏面（下面）と接続される。
個々のチップは、チップ単体で動作するように設計されている。第１のチップ１０’、第２のチップ１０”において、これらの回路部分の周辺には、外部のグラフィック回路や外部メモリ等へアクセスするための周辺回路が実装されている。各チップ１０’、１０”の中央部分には、複数のチップ間接続用バンプ４が配置される。各チップは、これらのチップ間接続バンプ４を経由して上層のチップと接続する。即ち、第２のチップ１０”は、チップ間接続バンプ４を経由して第１のチップ１０’と接続している。なお、下層のチップである第２のチップ１０”は、チップ間接続用バンプ４よりも大きいボード接続用バンプ８により、ボード（回路基板）３１と接続する。
図１０に示すような積層の構成を利用してプロセッサコア数を変えることにより、様々なグレードの商品を設計することができる。例えば、１チップのみで構成され、４個のプロセッサコアを備えるローエンドの集積回路を設計することができる。同様に、２チップで構成され８個のプロセッサコアを備えるミドルレンジの集積回路や、４チップで構成され１６個のプロセッサコアを備えるハイエンドの集積回路を設計することができる。
図１０に示す集積回路は、同一の構成を有するチップが積層される。つまり、製造者は一種類のみのチップを大量に製造すればよいから、チップ製造のためのマスク等を含む、チップのバリエーションにより本来生じる製造コストを、大きく抑えることができる。
図１０に示す三次元集積回路２’を構成する個々のチップでは、ＴＳＶ６がチップ表面の配線層１２’からチップ裏面側へ導通する。更に、ボード３１と接続するチップ、即ち第２のチップ１０”では、ＴＳＶ６はボード接続用バンプ８と接続される。最下層より上に積層されるチップ、即ち第１のチップ１０’では、ＴＳＶ６はチップ間接続用バンプ４と接続される。
集積回路の製造コストを抑えるためには、第１のチップ１０’と第２のチップ１０”を同じ構成にすることが望ましい。この場合、チップに形成されるＴＳＶは、チップ接続用のバンプに接続され得ると共に、ボード接続のためのバンプに接続され得るように、設計される必要がある。
しかし、この場合、ＴＳＶ６に接続するバンプ及びバッファの設計に、次のような問題が生じる。図１０に示すように、チップ間接続用バンプ４には、マイクロバンプのような微細なバンプが用いられる。その径は数μｍ程度であり、その容量も数ｐＦである。よって、チップ間接続用バンプ４につながるバッファには、大きい駆動能力は要求されない。一方、ボード接続用バンプ８の径は、チップ間接続用バンプ４の径の１０倍以上であり、その容量も径に応じて大きくなる。
このため、チップ間接続用バンプ４を基準としてＴＳＶ６に接続するバッファの駆動能力を設計するならば、そのようなバッファはボード接続用バンプ８を駆動するには能力が不足する可能性がある。図１１（１）は、ＴＳＶ６が、チップ間接続用バンプ４を基準として駆動能力を設計されたバッファ１８と、ボード接続用バンプ８とに接続している様子を示す図である。
反対に、ボード接続用バンプ８を基準として、ＴＳＶ６に接続するバッファの駆動能力を設計するならば、そのようなバッファは、チップ間接続用バンプ４を駆動するには能力が過剰なものとなる。つまり、過剰な電力を消費する可能性がある。また、チップ上の、バッファのための領域としてより大きいものを設定しなければならない。図１１（２）は、ＴＳＶ６が、ボード接続用バンプ８を基準として駆動能力を設計されたバッファ１８’と、チップ間接続用バンプ４とに接続している様子を示す図である。
上述の問題を解決するための方法として、例えば、特許文献１や特許文献２に示されるようなバッファ切換の方法が挙げられる。これらは、異なる駆動能力を持つバッファを複数用意しておき、その出力先をセレクタスイッチにより切り替えることで駆動能力を動的に変更する方法、及び、駆動能力をアシストするバッファのオンオフの制御を行うことで駆動能力を動的に変更する方法である。しかしながら、いずれの方法においても、１つのバンプに対応するバッファの性能として、ボード接続用バンプに合わせた最大の駆動能力を備えさせる必要がある。このため、チップ上のバッファのための領域（面積）が大きくなり、他のトランジスタ等のための領域を圧迫する。
以下の実施形態は、このような問題点を解決するものであり、三次元集積回路を構成する各チップにおいてチップ製造のためのマスクを共通のものとしつつ、全体として製造コストを抑えた三次元集積回路を提供する。
以下、図面を参照して、好適な実施形態を説明する。
[第１の実施形態]
１．１．三次元集積回路の構成
図１（１）は、第１の実施形態に係る三次元集積回路の側断面図である。図１（１）に示す三次元集積回路２は、３つのチップ１０が、積層されて構成されている。３層を成す個々のチップ１０は同一の構成を有する。各チップ１０は、配線層１２と、複数のＴＳＶ（シリコン貫通電極）６が配置されるトランジスタ層１４とが積層して構成される。配線層１２はＴＳＶ６を介してトランジスタ層１４の裏面（下面）と接続される。
上層のチップ１０と下層のチップ１０とは、バンプ４（以下、「チップ間接続用バンプ」と言う。）を介して接続される。また、最下層のチップ１０は、バンプ８（以下、「ボード接続用バンプ」と言う。）を介してボード（回路基板）３１に接続される。
三次元集積回路２を構成する各チップ１０において、ＴＳＶ６、及びＴＳＶ６のためのバッファ１８の構成は、同一である。つまり、チップ間接続用バンプ４に接続するチップ１０であっても、ボード接続用バンプ８に接続するチップ１０であっても、ＴＳＶ６及びバッファ１８のサイズや負荷容量等はチップ間で共通である。
チップ間接続の場合、図１（２）に示すように、１つのＴＳＶ６はそのＴＳＶ６に対応する１つのチップ間接続用バンプ４に接続する。個々のＴＳＶ６は、夫々のＴＳＶ６に接続するバッファ１８により、夫々のＴＳＶ６に対する信号が駆動される。なお、本実施形態では、個々のバッファ１８の駆動能力は、チップ間接続を前提とする負荷容量を基準にして設定されている。
チップ１０とボード３１間の接続の場合、図１（３）に示すように、複数のＴＳＶ６が、対応する１つのボード接続用バンプ８に接続する。１つのボード接続用バンプ８に接続する複数のＴＳＶ６には同一の信号が駆動されるように、回路設定がなされる。１つのボード接続用バンプ８に接続する複数のＴＳＶ６の夫々には、バッファ１８が接続されているから、１つのボード接続用バンプ８を十分な駆動能力を備えた複数のバッファ１８で駆動することになる。
ここで、チップ間接続の場合には、各ＴＳＶ６に夫々のＴＳＶ６のための信号が駆動されるようにし、且つ、チップ１０とボード３１間の接続の場合には、１つのボード接続用バンプ８に接続する複数のＴＳＶ６に同一の信号が駆動されるようにするために、ＴＳＶ６へ信号を駆動するバッファ１８の手前に切換セレクタが実装されている。つまり、この切換セレクタの切換により、個々のＴＳＶ６に別々の信号が駆動されるのか、又は、所定の複数のＴＳＶ６に同一の信号が駆動されるのか、についての配線が設定される。
本実施形態では、複数のＴＳＶ６をボード接続用バンプ８に接続することを可能にするために、各チップ１０において、ＴＳＶ６が所定の径の範囲内に集められて配置されるようにレイアウトされることが好ましい。この所定の径は、ボード接続用バンプ８の径に対応する。図２は、本実施形態に係るチップ１０のＴＳＶ６の配置の様子を示す図である。破線はチップ１０の下面におけるボード接続用バンプ８（図２（１））とチップ間接続用バンプ４（図２（２））の設置範囲を示す。図２（１）に示すように、１つのボード接続用バンプ８に接続する４個のＴＳＶ６は、破線で示すボード接続用バンプ８の径の範囲内に配置されることが好ましい。なお、チップ間接続の場合には、図２（２）に示すように、各ＴＳＶ６は対応する個々のチップ間接続用バンプ４に接続する。
図２において、例えば、ボード接続用バンプ８の径は１００μｍ、ＴＳＶの径は７μｍである。ボード接続用バンプ８と接続するために、その１００μｍの径の範囲内に、４個ＴＳＶ６を並べるようにレイアウトされている。チップ間接続バンプ４の径は、例えば、１０μｍである。このとき、夫々のＴＳＶ６に夫々のチップ間接続バンプ４が接続され得る。
なお、図１（１）に示す三次元集積回路２を構成するチップ１０の夫々の配線層１２においては、上層に積層されるチップ１０の個々のＴＳＶ６の下端と接続するチップ間接続用バンプ４に対して、適切に接続できるように、コンタクト用パッド（図示せず）が配置されている。下層のチップ１０上に上層のチップ１０を適切に積層することにより、下層のチップ２０の配線層１２のコンタクト用パッドと、上層のチップ１０内の対応するＴＳＶ６及びチップ間接続用バンプ４とが適切に接続される。
１．２．三次元集積回路の動作
チップ１０が複数積層されて三次元集積回路２が構築される。チップ間接続用バンプ４が用いられるチップ間接続では、チップ間接続用バンプ４に、１つのＴＳＶ６及び１つのバッファ１８が接続する。一方、ボード接続用バンプ８が用いられるチップ１０とボード３１間の接続では、１つのボード接続用バンプ８に、複数のＴＳＶ６、及び、それらＴＳＶ６と同数のバッファ１８が接続する。
従って、チップ１０同士間でのＴＳＶ６を介する信号の通信では、チップ間接続用バンプ４のために必要な駆動能力を備える１つのバッファ１８が用いられる。つまり、チップ間接続用バンプ４のために過剰な駆動能力を備えるバッファが用いられることはない。よって、バッファ実装のための無駄な領域がチップ１０にて割かれることもない。
また、チップ１０とボード３１間でのＴＳＶ６を介する信号の通信では、ボード接続用バンプ８のために必要な駆動能力を実現するため、複数のバッファ１８が用いられる。つまり、ボード接続用バンプ８のために十分な駆動能力を備えるバッファが用いられない、ということは生じない。
１．３．まとめ
本実施形態では、複数のチップ１０を積層して構成される三次元集積回路２において、チップ間の接続の場合には、１つのＴＳＶ６を１つのチップ間接続用バンプ４に接続し、ボード３１とチップ１０間の接続の場合には、複数のＴＳＶ６を１つのボード接続用バンプ８に接続する。
このように構成することにより、同一の構成を有するチップ１０の使用が可能となり、特に、ＴＳＶ６のためのバッファ１８の駆動能力はチップ間接続用バンプ４に合わせて設計しておくことができ、且つ、ボード接続用バンプ８との接続の際には複数の駆動能力の低いバッファ１８を並列で用いて大きな駆動能力を確保できる。このことから、チップ１０上にてより大きなバッファのための無駄な領域を確保する必要がなく、且つ、ボード接続用バンプ８のための駆動能力が不十分である、ということもない。即ち、ボード接続用バンプ８に対するバッファを設ける必要が無い。
従って、本実施形態では、三次元集積回路２を構成する各プロセッサチップ１０において、チップ製造のためのマスクを共通のものとすることができ、製造コストを抑制できる。
なお、図１及び図２に示す実施形態では、チップ間接続用バンプ４には１つのＴＳＶ６が接続し、ボード接続用バンプ８には２乃至４つのＴＳＶ６が接続しているが、チップ間接続用バンプ４に複数のＴＳＶ６が接続し、ボード接続用バンプ８にそれよりも多い数のＴＳＶ６が接続しても、本実施形態は実現される。つまり、このようにチップ１０及び三次元集積回路２を構成しても、ボード接続用バンプ８のためのバッファの駆動能力は十分大きいものとなり、チップ間接続用バンプ４のためのバッファの駆動能力は必要以上に大きくならず、且つ、チップ１０上にて大きなバッファのための領域を確保しなくてよいことになる。
１．４．変形例
図３は、第１の実施形態の変形例における、チップ１０のＴＳＶ６の配置の様子を示す図である。破線はチップ１０の下面におけるボード接続用バンプ８（図３（１））とチップ間接続用バンプ４（図３（２））の設置範囲を示す。
通常、各ＴＳＶ６は、径の大きさが同一である。このため、ＴＳＶ６からボード接続用バンプ８へ大電流が流れる可能性がある場合には、設計上、注意が求められる。なぜならば、ＴＳＶ６からバンプへ大電流が流れると、ＴＳＶ６にてエレクトロマイグレーションを生じ、このことが断線に繋がるおそれがあるからである。このような現象の発生を回避するために、図３（１）に示すチップ１０では、１６個の（即ち、十分に多数の）ＴＳＶ６が、ボード接続用バンプ８に接続されるように集中して配置されている。なお、このような配置において、チップ間接続用バンプ４に接続する際には、図３（２）に示すように、一部のＴＳＶ６のみを用いるようにしてもよい。
更に、図４は、第１の実施形態の別の変形例における、三次元集積回路２２の側断面図であり、図５は、同じ別の変形例における、チップ１０でのＴＳＶ６の配置の様子を示す図である。図４に示す本実施形態の別の変形例では、チップ間接続の場合、上層のチップ１０のＴＳＶ６が下層のチップ１０の配線層１２と直接接続する。即ち、チップ１０とボード３１を接続する場合は、図５（１）に示すように、そのチップ１０における複数（図では１６本）のＴＳＶ６は、１つのボード接続用バンプ８に接続するが、チップ１０とチップ１０を接続する場合、図５（２）に示すように、そのチップ１０におけるＴＳＶ６は、チップ間接続用バンプ４を介することなく、チップ１０の配線層１２に接続する。
図４に示す三次元集積回路２２を構成するチップ１０の夫々の配線層１２においては、上層に積層されるチップ１０における個々のＴＳＶ６の下端と適切に接続できるように、その配線が構成されている。下層のチップ１０上に上層のチップ１０を適切に積層することにより、下層のチップ２０の配線層１２の配線と、上層のチップ１０内の対応するＴＳＶ６の下端とが適切に接続される。
このように、図４に示す三次元集積回路２２では、チップ１０同士の接続においてバンプが用いられないので、三次元積層回路２２全体の容量を小さくすることができる。
[第２の実施形態]
次に、第２の実施形態に係る三次元集積回路を説明する。第２の実施形態に係る三次元集積回路は、第１の実施形態に係る三次元集積回路と略同様のものであり、よって、両者の差異を中心に説明する。
２．１．三次元集積回路の構成
図６（１）は、第２の実施形態に係る三次元集積回路の側断面図である。図６（１）に示す第２の実施形態に係る三次元集積回路２２ａは、３つのチップ１０、即ち、最下層、中層及び最上層のチップ１０が、積層されて構成されている。３層を成す個々のチップ１０は同一の構成を有するものである。各チップ１０は、配線層１２と、複数のＴＳＶ６が配置されるトランジスタ層１４とが積層して構成される。配線層１２はＴＳＶ６を介してトランジスタ層１４の裏面と接続される。
図６（１）に示す第２の実施形態に係る三次元集積回路２２ａでは、最下層のチップ１０とその上層のチップ１０（即ち、中層のチップ）とは、配線層１２同士を対向させて積層される。対向する２つの配線層１２は、チップ間接続用バンプ４を介して接続される。第２の実施形態に係る三次元集積回路２２ａを構成するチップ１０の夫々の配線層１２においては、配線層１２同士が対向する場合に、チップ間接続用バンプ４を介して相対する配線層１２と適切に接続し得るように、チップ間接続用バンプ４のためのコンタクト用パッド（図示せず）が複数配置されている。
最上層のチップ１０とその下層のチップ１０（即ち、中層のチップ）とは、配線層１２とトランジスタ層１４とを対向させて積層される。すなわち、最上層のチップ１０における配線層１２のコンタクト用パッド（図示せず）は、チップ間接続用バンプ４を介して、中層のチップ１０におけるＴＳＶ６の端部と接続する。よって、チップ１０の配線層１２における、チップ間接続用バンプ４のためのコンタクト用パッドは、別のチップ１０におけるＴＳＶ６の端部との接続も実現できるように、配置がなされている。
最下層のチップ１０のＴＳＶ６は、ボード接続用バンプ８を介してボード３１に接続する。
第２の実施形態に係る三次元集積回路２２ａを構成する各チップ１０においても、ＴＳＶ６、及びＴＳＶ６のためのバッファ１８の構成は、同一である。すなわち、最下層、中層及び最上層のいずれのチップ１０においても、ＴＳＶ６及びバッファ１８のサイズ及び負荷容量等は共通である。従って、最下層のチップ１０とボード３１間の接続の場合、図１（３）に示したように、複数のＴＳＶ６が、対応する１つのボード接続用バンプ８に接続する。１つのボード接続用バンプ８に接続する複数のＴＳＶ６の夫々にはバッファ１８が接続されているから、１つのボード接続用バンプ８は十分な駆動能力を備えた複数のバッファ１８で駆動される。
２．２．三次元集積回路の動作
図６（１）に示す第２の実施形態においては、チップ１０が３層積層されて三次元集積回路２２ａが構築される。チップ間接続用バンプ４が用いられる、最上層のチップ１０と中層のチップ１０との間の接続では、１つのチップ間接続用バンプ４に対して、中層のチップ１０における１つのＴＳＶ６及び１つのバッファ１８が接続する。一方、ボード接続用バンプ８が用いられる、最下層のチップ１０とボード３１との間の接続では、１つのボード接続用バンプ８に対して、最下層のチップ１０における複数のＴＳＶ６、及び、それらＴＳＶ６と同数のバッファ１８が接続する。
従って、最上層のチップ１０と中層のチップ１０との間のＴＳＶ６を介する信号の通信では、チップ間接続用バンプ４のために必要な駆動能力を備える１つのバッファ１８が用いられる。つまり、チップ間接続用バンプ４のために過剰な駆動能力を備えるバッファが用いられることはない。よって、バッファ実装のための無駄な領域がチップ１０にて必要になるようなことはない。
また、最下層のチップ１０とボード３１間でのＴＳＶ６を介する信号の通信では、ボード接続用バンプ８のために必要な駆動能力を実現するため、複数のバッファ１８が用いられる。つまり、ボード接続用バンプ８のために十分な駆動能力を備えるバッファが用いられない、ということは生じない。
更に、中層のチップ１０と最下層のチップ１０との間のチップ間接続用バンプ４のみを介する信号の通信では、ＴＳＶを介さずに両方の配線層１２が信号の伝送を行うため、高速処理が実現される。
２．３．まとめ
３層のチップ１０を積層して構成される本実施形態の三次元集積回路２２ａにおいて、最上層のチップ１０と中層のチップ１０との間では、１つのＴＳＶ６を１つのチップ間接続用バンプ４に接続する。最下層のチップ１０とボード３１との間では、複数のＴＳＶ６を１つのボード接続用バンプ８に接続する。更に、中層のチップ１０と最下層のチップ１０との間では、チップ間接続用バンプ４のみを介して両方の配線層１２が直接接続する。
このように構成することにより、同一の構成を有する複数のチップ１０の使用が可能となり、特に、ＴＳＶ６のためのバッファ１８の駆動能力はチップ間接続用バンプ４に合わせて設計しておくことができ、且つ、ボード接続用バンプ８との接続の際には複数の駆動能力の低いバッファ１８を並列で用いて大きな駆動能力を確保できる。更に、チップ間接続用バンプ４のみを介する、対向する２つのチップ１０の配線層１２の接続によって、これらチップ１０間の高速信号伝送を実現できる。これらのことから、三次元集積回路２２ａにおいて、ボード接続用バンプ８に対するバッファを特別に設ける必要が無く、且つ、中層のチップ１０と最下層のチップ１０との間でプロセッサ等にて用いるのが相応しい高速処理を実現できる。
従って、本実施形態では、三次元集積回路２２ａを構成する各プロセッサチップ１０において、チップ製造のためのマスクを共通のものとすることができ、製造コストを抑制できる。更に、三次元集積回路２２ａにて高速処理を実現できる。
なお、図６（１）には、３層のチップ１０により構成される三次元集積回路２２ａを示したが、本実施形態に係る三次元集積回路は、更に多層のチップ１０により構成されてもよい。また、図６（２）に示すように、三次元集積回路２２ｂは、２層のチップ１０により構成されてもよい。この場合、下層のチップ１０は、複数のＴＳＶ６と接続するボード接続用バンプ８を介してボード３１と接続し、下層のチップ１０と上層のチップ１０とは、配線層１２同士を対向させ、対向する配線層１２はチップ間接続用バンプ４を介して接続する。
[第３の実施形態]
本実施形態では、第１の実施形態に示した三次元集積回路におけるチップの具体的な構成例を説明する。
３．１．チップの構成
図７は、第３の実施形態の三次元積層回路における１つのチップの構成を具体的に示した図である。図７では、積層回路の最下層のチップ１１０内部のブロック構成を示している。図７では、主としてＣＰＵコア間通信Ｉ／Ｆ（インタフェース）回路、外部メモリＩ／Ｆ回路、及びそれらに関連する回路について示している。
図７に示すチップ１１０は、最下層に積層され外部メモリ（図示せず）と接続するプロセッサチップである。なお図示されていないが、このチップ１１０の上層には１層又は複数層の同一のプロセッサチップ１１０ｂが積層されている。
夫々のプロセッサチップ１１０は、図７に示すように、２つのＣＰＵコア１１４ａ、１１４ｂ、２つのレベル１キャッシュメモリ１１６ａ、１１６ｂ、及びレベル２キャッシュメモリ１１８を備える。各ＣＰＵコア１１４ａ、１１４ｂは、ＢＣＵ（Ｂｕｓ Ｃｏｎｔｒｏｌ Ｕｎｉｔ）１２０を経由して、他のプロセッサチップ１１０のＣＰＵコアやキャッシュメモリと通信を行う。また、プロセッサチップ１１０内のＣＰＵコア１１４ａ、１１４ｂから、外部メモリへアクセスする際にもＢＣＵ１２０が経由される。なお、外部メモリＩ／Ｆ回路１２４は、外部メモリとの通信を行なう回路部分である。
コア間通信Ｉ／Ｆ回路（ＲＸ）１１２ａ、１１２ｂは、上層に積層されたプロセッサチップ１１０ｂとの通信を行う回路部分である。これらの回路内には、ＣＰＵコア間のデータ受け渡しのための通信プロトコル処理回路等が含まれている。通信プロトコルは独自に決められた通信プロトコルでもよいし、ＰＣＩ等のような汎用のものが用いられてもよい。通信方法によっては、コア間通信Ｉ／Ｆ回路（ＲＸ）１１２ａ、１１２ｂには、非同期信号を受けるシンクロナイザ回路等も含まれる。なお、コア間通信Ｉ／Ｆ回路（ＴＸ）１２２ａ、１２２ｂは、下層に積層されたプロセッサチップ１１０との通信を行う回路部分である。
コア間通信Ｉ／Ｆ回路（ＲＸ）（ＴＸ）は、主として、２つの目的のために用いられる回路である。一つは、異なるプロセッサチップ１１０間に存在するＣＰＵコア間の通信のためである。もう一つは、上層のプロセッサチップ１１０ｂのＣＰＵコアが外部メモリへアクセスするためである。外部メモリは最下層のプロセッサチップ１１０に接続しているので、上層のプロセッサチップ１１０内のＣＰＵコアから外部メモリへアクセスするには、外部メモリと接続している最下層のプロセッサチップ１１０にまでデータを受け渡す必要があり、この際、コア間通信Ｉ／Ｆ回路（ＲＸ）（ＴＸ）が用いられる。
コア間通信Ｉ／Ｆ回路（ＴＸ）１２２ａ、１２２ｂ、及び、外部メモリＩ／Ｆ回路１２４の下部には、セレクタ１２６ａ、１２６ｂ及びｅヒューズ１２８が配置されている。セレクタ１２６ａ、１２６ｂは、次の[１]又は[２]の選択を設定する回路である。
[１]コア間通信Ｉ／Ｆ回路（ＴＸ）１２２ａを１つのバッファ１８ａ及びＴＳＶ６ａに接続し、且つ、コア間通信Ｉ／Ｆ回路（ＴＸ）１２２ｂを別のバッファ１８ｂ及びＴＳＶ６ｂに接続すること。
[２]外部メモリＩ／Ｆ回路１２４を、２つのバッファ１８ａ、１８ｂ及びＴＳＶ６ａ、６ｂに接続すること。
前述の選択[１][２]のうち、セレクタ１２６ａ、１２６ｂは、チップ間接続のときには選択[１]を設定し、ボード３１とチップ１１０間接続のときには選択[２]を設定する。なお、図７のプロセッサチップ１１０は、セレクタ１２６ａ、１２６ｂにより、選択[２]に設定されている。
図７に示す第３の実施形態の三次元積層回路のチップ１１０における、セレクタ１２６ａ、１２６ｂについて説明する。
図７に示すプロセッサチップ１１０は、チップ間接続用バンプ４には１個のＴＳＶ６が接続され、ボード接続用バンプ８には複数のＴＳＶ６が接続されるように構成される。よって、同一のボード接続用バンプ８に接続する複数のＴＳＶ６には同一信号が駆動される必要がある。ここで、同一のボード接続用バンプ８に接続する複数のＴＳＶ６に同一信号が駆動されることは、セレクタ１２６ａ、１２６ｂの設定により実現される。
具体的に述べると、図７に示すプロセッサチップ１１０は、チップ１１０ｂとボード３１との間に接続されるものであり、ボード接続用バンプ８に２つのＴＳＶ６ａ、６ｂが接続されている。ここで、２つのＴＳＶ６及びバッファ１８が、外部メモリＩ／Ｆ回路１２４の信号をボード接続用バンプ８に対して駆動するように、セレクタ１２６ａ、１２６ｂの選択が設定される。このことにより、ボード接続用バンプ８には２個のバッファ１８で同一信号が駆動される。即ち、駆動能力の大きなバッファで駆動されることになる。
セレクタ１２６ａ、１２６ｂの選択を設定する信号は、ｅヒューズ１２８によって書き込まれる。セレクタとｅヒューズの組み合わせの代わりに、不揮発性の記憶素子が用いられてもよい。また、外部端子から初期値が書き込まれる記憶素子が用いられてもよい。
なお、図７に示すプロセッサチップ１１０の下層に、同一のプロセッサチップ１１０が接続（積層）される場合には、コア間通信Ｉ／Ｆ回路（ＴＸ）１２２ａの信号を、１つのバッファ１８ａ及びＴＳＶ６ａがチップ間接続バンプ４に対して駆動し、同時に、コア間通信Ｉ／Ｆ回路（ＴＸ）１２２ｂの信号を、別のバッファ１８ｂ及びＴＳＶ６ｂが別のチップ間接続バンプ４に対して駆動するように、セレクタ１２４の選択が設定される。図７のプロセッサチップ１１０の上部に示される、２組のバッファ１８ａ、１８ｂ及びＴＳＶ６ａ、１８ｂ並びにチップ間接続用バンプ４は、上層に同一のプロセッサチップ１１０ｂが接続（積層）される場合の、接続形態を表している。
３．２．チップの別の例について
図７に示す、第３の実施形態の三次元積層回路のチップ１１０では、バッファ１８ａ、１８ｂの直前のセレクタ１２６ａ、１２６ｂは、２つの選択肢（選択[１][２]）から１つを選択するものであったが、セレクタが３つの選択肢から１つを選択するものであってもよい。図８は、第３の実施形態の三次元積層回路におけるチップの構成の別の例を示した図である。図８に示すセレクタ１２６ａ、１２６ｂは、次の[２−１]、[２−２]又は[２−３]の選択を設定する回路である。
[２−１]コア間通信Ｉ／Ｆ回路（ＴＸ）１２２ａを１つのバッファ１８及びＴＳＶ６に接続し、且つ、コア間通信Ｉ／Ｆ回路（ＴＸ）１２２ｂを別の１つのバッファ１８及びＴＳＶ６に接続すること。
[２−２]コア間通信Ｉ／Ｆ回路（ＴＸ）１２２ａを１つのバッファ１８及びＴＳＶ６に接続し、且つ、コア間通信Ｉ／Ｆ回路（ＴＸ）１２２ｃを別の１つのバッファ１８及びＴＳＶ６に接続すること。
[２−３]外部メモリＩ／Ｆ回路１２４を、２つのバッファ１８及びＴＳＶ６に接続すること。
なお、チップ２１０の上部に設置されているセレクタ１３６ａ、１３６ｂも、次の [３−１]又は[３−２]の選択を設定する回路である。
[３−１]１つのチップ間接続用バンプ８をコア間通信Ｉ／Ｆ回路（ＲＸ）１１２ｂに接続すること。
[３−２]１つのチップ間接続用バンプ８をコア間通信Ｉ／Ｆ回路（ＲＸ）１１２ｃに接続すること。
[第４の実施形態]
本実施形態でも、第１の実施形態に示した三次元集積回路におけるチップの具体的な構成例を説明する。
４．１．チップの構成
図９は、第４の実施形態の三次元積層回路における１つのチップの構成を具体的に示した図である。図９でも、積層回路の最下層のチップ３１０内部のブロック構成を示している。図９に示すプロセッサチップ３１０は、上層に位置するプロセッサチップ３１０のＴＳＶ６の一部を冗長救済ＴＳＶとして利用するチップである。なお、図９に示すブロック構成におけるＣＰＵコア等のプロセッサ関連部分は、図７に示すブロック構成と略同一であるため、同一部分には同一符号を付して説明を省略する。
一般的に、チップ間の接続の場合、チップ間接続用バンプ４は微細なバンプであることから、接続欠陥が発生しやすい。このため、仮に接続欠陥が発生しても良品として出荷できるようにするために、冗長救済という方策が採られることがある。チップにおける冗長救済とは、複数のスペア用のＴＳＶ（以下、「冗長救済ＴＳＶ」と称する）を通常のＴＳＶ（以下、「通常ＴＳＶ」と称する）の周辺に配置しておくことである。
図９に示す三次元積層回路では、冗長救済ＴＳＶに対して本実施形態を応用している。まず、図９に示す回路では、図９中央に示されるプロセッサチップ３１０の上層に位置するプロセッサチップ３１０の下端右のＴＳＶ（６ｓ）が、その左の通常ＴＳＶ６に対する冗長救済ＴＳＶに当たる。
図９に示す回路において、もし、通常ＴＳＶ６とチップ間接続用バンプ４との接続に欠陥があったならば、チップ外部に信号を送信するためのＴＳＶとして、その通常ＴＳＶ６の周辺の冗長救済ＴＳＶ６ｓに切り替えられるように構成されている。この構成を実現するため、信号の受け手側のプロセッサチップ３１０内部にて、通常ＴＳＶ６と冗長救済ＴＳＶ６ｓとの間の選択を設定するセレクタ１３６が設けられている。一般に、通常ＴＳＶ６とチップ間接続用バンプ４の間の接続欠陥の有無は、チップ積層後のチップに対する良品検査にて判明する。よって、セレクタ１３６の選択の設定は、三次元積層回路の出荷前に、ｅヒューズ１３８によって設定される。
一方で、プロセッサチップ３１０がボード接続用バンプ８を介してボード３１に接続する際には、ボード接続用バンプ８が相応に大きいことから、接続欠陥が発生することが殆ど無い。つまり、ボード接続時には冗長救済ＴＳＶが必要になることは殆ど無い。この特徴を利用して、ボード接続用バンプ８には通常ＴＳＶ６と冗長救済ＴＳＶ６ｓとを接続して、同一信号が駆動されるように回路構成をする。このようにすることにより、通常ＴＳＶ６と冗長救済ＴＳＶ６ｓの２つのＴＳＶは、ボード接続用バンプ８に対して２個のバッファ１８により同一信号を駆動するので、駆動能力の大きなバッファで信号を駆動していることになる。
なお、プロセッサコア３１０下部に、ｅヒューズ１２８と共に配置されているセレクタ１２６ａ、１２６ｂは、次の[４−１]又は[４−２]の選択を設定する回路である。
[４−１]コア間通信Ｉ／Ｆ回路（ＴＸ）１２２ａを、バッファ１８及び通常ＴＳＶ６、並びに、バッファ１８ｓ及び冗長救済ＴＳＶ６ｓに接続すること。
[４−２]外部メモリＩ／Ｆ回路１２４を、バッファ１８及び通常ＴＳＶ６、並びに、バッファ１８ｓ及び冗長救済ＴＳＶ６ｓに接続すること。
つまり、プロセッサチップ３１０の下層に更にプロセッサチップ３１０が接続される場合には、上記[４−１]の選択が設定される。このとき、通常ＴＳＶ６にも冗長救済ＴＳＶ６ｓにも夫々チップ間接続用バンプ４が接続され、冗長救済ＴＳＶ６ｓは本来の冗長救済の手段として機能する。また、プロセッサチップ３１０の下層にボード３１が接続される場合には、上記[４−２]の選択が設定される。このとき、通常ＴＳＶ６と冗長救済ＴＳＶ６ｓは１つのボード接続用バンプ８に接続され、通常ＴＳＶ６と冗長救済ＴＳＶ６ｓとの２個のバッファ１８が同一信号を駆動することになる。
[その他の実施形態]
前述の、第１乃至第４の実施形態の三次元積層回路では、同一のプロセッサチップが積層されているが、これらの実施形態の思想は、その他のチップを積層して形成される三次元集積回路にも適用することができる。例えば、チップがＦＰＧＡ（Ｆｉｅｌｄ−Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ）であってもよいし、テレビ受像機やレコーダ向けのシステムＬＳＩであってもよい。
また、積層チップ数、バンプやＴＳＶの径などは、上述の例に限定されるものではなく、その他の数や大きさであってもよい。
また、図１や図４に示す三次元集積回路では、同一のチップが複数積層されているが、ボード３１に接続するチップ１０と最上層のチップ１０が同一のものであり、その間に構成の異なるチップが挟まるような三次元集積回路であっても、前述の実施形態の思想を適用できる。即ち、このような三次元集積回路でも、最下層のチップ１０と最上層のチップ１０において、チップ製造のためのマスクを共通のものとすることができ、製造コストを抑制できる。更に同様に、ボード３１に接続するチップ１０と、複数の積層中の途中に挟まるチップ１０が同一のものであり、その他のチップが構成の異なるものであるような三次元集積回路であっても、前述の実施形態の思想を適用できる。
［発明の一態様の概要］
（１）本発明の第１の態様の集積回路は、
積層される同一レイアウトのチップを一つ若しくはそれ以上含む集積回路であって、
前記チップは、
シリコン貫通電極と前記シリコン貫通電極に接続する配線層とを有し、
二つの前記チップにつき前記シリコン貫通電極の端部と前記配線層とを対向させて積層させたとき、前記シリコン貫通電極の端部の位置と前記配線層のコンタクト用パッドの位置とが合致するものであり、
二つの前記チップにつき前記配線層同士を対向させて積層させたとき、一方の前記配線層のコンタクト用パッドの位置と他方の前記配線層のコンタクト用パッドの位置とが合致するものであり、
更に、前記チップは、
第１のバンプを介してボードに接続され、前記チップにおける第１の個数のシリコン貫通電極が１つの前記第１のバンプに接続され、
前記第１の個数は、２以上の自然数である。
このようにすることにより、ＴＳＶのためのバッファの駆動能力はチップ間接続用バンプに合わせて設計しておくことができ、且つ、チップとボード接続用バンプとの接続の際には複数のバッファを並列で用いて大きな駆動能力を確保できる。このことにより、チップ上にてより大きなバッファのための無駄な領域を確保する必要がなく、且つ、ボード接続用バンプのための駆動能力も十分に得ることができる。即ち、１つのチップで、チップ間接続用及びボード間接続用の双方の用途に対応できる。従って、本発明を利用することにより、三次元集積回路を構成する各チップを同一とすることができ、よって、チップ製造のためのマスクを共通のものとすることができるから、その結果として製造コストを抑えることができる。
（２）本発明の第２の態様の集積回路は、本発明の第１の態様の集積回路において、前記チップが複数積層される。
これにより、複数層集積される三次元集積回路において、チップ製造のためのマスクを共通のものとした上で、製造コストを抑えることができる。
（３）本発明の第３の態様の集積回路は、本発明の第１の態様の集積回路において、
前記チップは、第２のバンプを介して他の積層チップに接続され、
その際前記チップにおいて、第２の個数のシリコン貫通電極が１つの前記第２のバンプに接続され、
前記第２の個数は、前記第１の個数より小さい自然数である。
これにより、３層以上のチップが集積される三次元集積回路において、チップ製造のためのマスクを共通のものとした上で、製造コストを抑えることができる。
（４）本発明の第４の態様の集積回路は、本発明の第３の態様の集積回路において、
前記チップにおいて、複数のシリコン貫通電極が前記第１のバンプの径内に集中して配置されている。
これにより、複数層のチップが集積される三次元集積回路において、エレクトロマイグレーションによるＴＳＶの断線を防ぐことができる。
（５）本発明の第５の態様の集積回路は、本発明の第４の態様の集積回路において、
１つの前記第１のバンプに接続する第１の個数のシリコン貫通電極のうちに、冗長救済用シリコン貫通電極が含まれる。
これにより、複数層のチップが集積される三次元集積回路において、冗長救済用シリコン貫通電極を適切に組む込むことができる。
（６）本発明の第６の態様の集積回路は、本発明の第３の態様の集積回路において、
前記チップのシリコン貫通電極がバンプを介さずに直接的に他の積層チップの配線層に接続される。
これにより、複数層のチップが集積される三次元集積回路全体の容量を小さくすることができる。
（７）本発明の第７の態様の集積回路は、
積層される同一レイアウトのチップを複数含む集積回路であって、
前記チップは、
シリコン貫通電極と前記シリコン貫通電極に接続する配線層とを有し、
二つの前記チップにつき前記シリコン貫通電極の端部と前記配線層とを対向させて積層させたとき、前記シリコン貫通電極の端部の位置と前記配線層のコンタクト用パッドの位置とが合致するものであり、
二つの前記チップにつき前記配線層同士を対向させて積層させたとき、一方の前記配線層のコンタクト用パッドの位置と他方の前記配線層のコンタクト用パッドの位置とが合致するものであり、
更に、前記チップは、
ボードに接続する際、第１のバンプを介してボードに接続され、前記チップにおける第１の個数のシリコン貫通電極が１つの前記第１のバンプに接続され、前記第１の個数は、２以上の自然数であり、
他の積層チップに接続する際、第２のバンプを介して他の積層チップに接続され、前記チップにおける第２の個数のシリコン貫通電極が１つの前記第２のバンプに接続され、前記第２の個数は、前記第１の個数より小さい自然数であり、
更に、前記チップは、
同一のバンプに接続されるシリコン貫通電極が同一の信号を出力するように、それらシリコン貫通電極の各々に対する入力回路の配線を設定する設定部を含む。
このようにすることにより、複数層集積される三次元集積回路において、チップ製造のためのマスクを共通のものとした上で、チップの集積時に回路の配線を設定することができる。よって、三次元集積回路の製造コストを抑えることができる。
（８）本発明の第８の態様のマルチコアプロセッサ装置は、
本発明の第２の態様の集積回路を含むマルチコアプロセッサ装置であって、
前記チップが、プロセッサコア及びレベル１キャッシュメモリと、レベル２キャッシュメモリと、及び、外部回路へアクセスするための周辺回路とにより構成される。
このようにすることにより、マルチコアプロセッサ装置の製造において、チップ製造のためのマスクを共通のものとした上で、製造コストを抑えることができる。
（９）本発明の第９の態様の、同一レイアウトのチップを複数積層して成る集積回路の製造方法は、
シリコン貫通電極と前記シリコン貫通電極に接続する配線層とを有する積層チップを形成する工程であって、二つの前記チップにつき前記シリコン貫通電極の端部と前記配線層とを対向させて積層させたとき、前記シリコン貫通電極の端部の位置と前記配線層のコンタクト用パッドの位置とが合致するものであり、二つの前記チップにつき前記配線層同士を対向させて積層させたとき、一方の前記配線層のコンタクト用パッドの位置と他方の前記配線層のコンタクト用パッドの位置とが合致するものである、工程と、
ボードに接続する第１のバンプの一つに対して、前記チップにおける、２以上の自然数である第１の個数のシリコン貫通電極を接続する工程と
を含む。
このようにすることにより、複数層集積される三次元集積回路の製造において、チップ製造のためのマスクを共通のものとした上で、全体のコストを抑えることができる。
本発明は、プロセッサチップ、ＦＰＧＡ、若しくはシステムＬＳＩ等を積層して構成される三次元集積回路に有効に利用できる。
２・・・三次元集積回路、４・・・チップ間接続用バンプ、６・・・ＴＳＶ（シリコン貫通電極）、８・・・ボード接続用バンプ、１０、１１０、２１０、３１０・・・プロセッサチップ、１２・・・配線層、１４・・・トランジスタ層、１８・・・バッファ、３１・・・ボード（回路基板）。
【０００２】
含む集積回路であって、チップは、シリコン貫通電極と前記シリコン貫通電極に接続する配線層とを有し、チップをボードと接続する場合には、第１のバンプを介してボードに接続され、チップにおける第１の個数のシリコン貫通電極が１つの第１のバンプに接続され、第１の個数は、２以上の自然数であり、更に、チップ同士を二つ接続するため、シリコン貫通電極の端部と配線層とを対向させて積層させたときには、シリコン貫通電極の端部の位置と配線層のコンタクト用パッドの位置とが合致することを特徴とする。
発明の効果
［０００７］
本発明によれば、ＴＳＶのためのバッファの駆動能力はチップ間接続用バンプに合わせて設計しておくことができ、且つ、チップとボード接続用バンプとの接続の際には複数のバッファを並列で用いて大きな駆動能力を確保できる。このことにより、チップ上にてより大きなバッファのための無駄な領域を確保する必要がなく、且つ、ボード接続用バンプのための駆動能力も十分に得ることができる。即ち、１つのチップで、チップ間接続用及びボード間接続用の双方の用途に対応できる。従って、本発明を利用することにより、三次元集積回路を構成する各チップを同一とすることができ、よって、チップ製造のためのマスクを共通のものとすることができるから、その結果として製造コストを抑えることができる。
図面の簡単な説明
［０００８］
［図１］（１）は、本発明の第１の実施形態に係る三次元集積回路の側断面図である。（２）は、ＴＳＶが、対応するチップ間接続用バンプに接続する様子を示す図である。（３）は、複数のＴＳＶが、対応する１つのボード接続用バンプに接続する様子を示す図である。
［図２］（１）は、本発明の第１の実施形態に係るプロセッサチップでのＴＳＶの配置の様子を示す一部平面図であり、破線はプロセッサチップの下面におけるボード接続用バンプの設置位置を示す。（２）は、本発明の第１の実施

Claims (9)

  1. 積層される同一レイアウトのチップを一つ若しくはそれ以上含む集積回路であって、
    前記チップは、
    シリコン貫通電極と前記シリコン貫通電極に接続する配線層とを有し、
    二つの前記チップにつき前記シリコン貫通電極の端部と前記配線層とを対向させて積層させたとき、前記シリコン貫通電極の端部の位置と前記配線層のコンタクト用パッドの位置とが合致するものであり、
    二つの前記チップにつき前記配線層同士を対向させて積層させたとき、一方の前記配線層のコンタクト用パッドの位置と他方の前記配線層のコンタクト用パッドの位置とが合致するものであり、
    更に、前記チップは、
    第１のバンプを介してボードに接続され、前記チップにおける第１の個数のシリコン貫通電極が１つの前記第１のバンプに接続され、
    前記第１の個数は、２以上の自然数である
    集積回路。
  2. 前記チップが複数積層される、請求項１に記載の集積回路。
  3. 前記チップは、第２のバンプを介して他の積層チップに接続され、
    その際前記チップにおいて、第２の個数のシリコン貫通電極が１つの前記第２のバンプに接続され、
    前記第２の個数は、前記第１の個数より小さい自然数である
    請求項２に記載の集積回路。
  4. 前記チップにおいて、複数のシリコン貫通電極が前記第１のバンプの径内に集中して配置されている
    請求項３に記載の集積回路。
  5. １つの前記第１のバンプに接続する第１の個数のシリコン貫通電極のうちに、冗長救済用シリコン貫通電極が含まれる
    請求項４に記載の集積回路。
  6. 前記チップのシリコン貫通電極がバンプを介さずに直接的に他の積層チップの配線層に接続される
    請求項３に記載の集積回路。
  7. 積層される同一レイアウトのチップを複数含む集積回路であって、
    前記チップは、
    シリコン貫通電極と前記シリコン貫通電極に接続する配線層とを有し、
    二つの前記チップにつき前記シリコン貫通電極の端部と前記配線層とを対向させて積層させたとき、前記シリコン貫通電極の端部の位置と前記配線層のコンタクト用パッドの位置とが合致するものであり、
    二つの前記チップにつき前記配線層同士を対向させて積層させたとき、一方の前記配線層のコンタクト用パッドの位置と他方の前記配線層のコンタクト用パッドの位置とが合致するものであり、
    更に、前記チップは、
    ボードに接続する際、第１のバンプを介してボードに接続され、前記チップにおける第１の個数のシリコン貫通電極が１つの前記第１のバンプに接続され、前記第１の個数は、２以上の自然数であり、
    他の積層チップに接続する際、第２のバンプを介して他の積層チップに接続され、前記チップにおける第２の個数のシリコン貫通電極が１つの前記第２のバンプに接続され、前記第２の個数は、前記第１の個数より小さい自然数であり、
    更に、前記チップは、
    同一のバンプに接続されるシリコン貫通電極が同一の信号を出力するように、それらシリコン貫通電極の各々に対する入力回路の配線を設定する設定部を含む、
    集積回路。
  8. 請求項２に記載の集積回路を含むマルチコアプロセッサ装置であって、
    前記チップが、プロセッサコア及びレベル１キャッシュメモリと、レベル２キャッシュメモリと、及び、外部回路へアクセスするための周辺回路とにより構成される
    マルチコアプロセッサ装置。
  9. 同一レイアウトのチップを複数積層して成る集積回路の製造方法において、
    シリコン貫通電極と前記シリコン貫通電極に接続する配線層とを有する積層チップを形成する工程であって、二つの前記チップにつき前記シリコン貫通電極の端部と前記配線層とを対向させて積層させたとき、前記シリコン貫通電極の端部の位置と前記配線層のコンタクト用パッドの位置とが合致するものであり、二つの前記チップにつき前記配線層同士を対向させて積層させたとき、一方の前記配線層のコンタクト用パッドの位置と他方の前記配線層のコンタクト用パッドの位置とが合致するものである、工程と、
    ボードに接続する第１のバンプの一つに対して、前記チップにおける、２以上の自然数である第１の個数のシリコン貫通電極を接続する工程と
    を含む製造方法。
JP2013539513A 2011-10-17 2012-10-02 集積回路、マルチコアプロセッサ装置及び集積回路の製造方法 Withdrawn JPWO2013057886A1 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2013539513A JPWO2013057886A1 (ja) 2011-10-17 2012-10-02 集積回路、マルチコアプロセッサ装置及び集積回路の製造方法

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2011227918 2011-10-17
JP2011227918 2011-10-17
JP2013539513A JPWO2013057886A1 (ja) 2011-10-17 2012-10-02 集積回路、マルチコアプロセッサ装置及び集積回路の製造方法

Publications (1)

Publication Number Publication Date
JPWO2013057886A1 true JPWO2013057886A1 (ja) 2015-04-02

Family

ID=48140555

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2013539513A Withdrawn JPWO2013057886A1 (ja) 2011-10-17 2012-10-02 集積回路、マルチコアプロセッサ装置及び集積回路の製造方法

Country Status (4)

Country Link
US (1) US20140252606A1 (ja)
JP (1) JPWO2013057886A1 (ja)
CN (1) CN103875072A (ja)
WO (1) WO2013057886A1 (ja)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102416942B1 (ko) * 2017-11-13 2022-07-07 에스케이하이닉스 주식회사 적층 반도체 장치 및 반도체 시스템
FR3078823B1 (fr) * 2018-03-12 2020-02-21 Commissariat A L'energie Atomique Et Aux Energies Alternatives Empilement 3d de puces electroniques
CN116108900A (zh) * 2021-11-05 2023-05-12 安徽寒武纪信息科技有限公司 加速器结构、生成加速器结构的方法及其设备

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3908148B2 (ja) * 2002-10-28 2007-04-25 シャープ株式会社 積層型半導体装置
US8527709B2 (en) * 2007-07-20 2013-09-03 Intel Corporation Technique for preserving cached information during a low power mode
JP2010087021A (ja) * 2008-09-29 2010-04-15 Fujikura Ltd 混成回路装置及びその製造方法並びに混成回路積層体
JP5280880B2 (ja) * 2009-02-10 2013-09-04 株式会社日立製作所 半導体集積回路装置
US8487444B2 (en) * 2009-03-06 2013-07-16 Taiwan Semiconductor Manufacturing Company, Ltd. Three-dimensional system-in-package architecture
KR20110119290A (ko) * 2010-04-27 2011-11-02 주식회사 하이닉스반도체 반도체 집적회로
US9437561B2 (en) * 2010-09-09 2016-09-06 Advanced Micro Devices, Inc. Semiconductor chip with redundant thru-silicon-vias
US8952548B2 (en) * 2011-03-31 2015-02-10 Taiwan Semiconductor Manufacturing Company, Ltd. Apparatus and method for increasing bandwidths of stacked dies

Also Published As

Publication number Publication date
WO2013057886A1 (ja) 2013-04-25
CN103875072A (zh) 2014-06-18
US20140252606A1 (en) 2014-09-11

Similar Documents

Publication Publication Date Title
US20230137580A1 (en) 3d chip with shared clock distribution network
JP5331427B2 (ja) 半導体装置
US8116100B2 (en) Semiconductor device
US11824042B2 (en) 3D chip sharing data bus
US7834450B2 (en) Semiconductor package having memory devices stacked on logic device
JP5559466B2 (ja) ユニバーサル配線ラインを含む半導体チップ、半導体パッケージ、カード及びシステム
US8237289B2 (en) System in package device
US20150185274A1 (en) Apparatus of Three-Dimensional Integrated-Circuit Chip Using Fault-Tolerant Test Through-Silicon-Via
US7786427B2 (en) Proximity optical memory module having an electrical-to-optical and optical-to-electrical converter
JP2005191172A (ja) 半導体集積回路装置
JP2010080801A (ja) 半導体装置
KR20100003237A (ko) 장치, 칩 및 집적 회로 패키지
US20140048947A1 (en) System package
JPWO2008099711A1 (ja) 半導体装置
JP2013004601A (ja) 半導体装置
US10509752B2 (en) Configuration of multi-die modules with through-silicon vias
TW201431010A (zh) 半導體裝置
WO2013057886A1 (ja) 集積回路、マルチコアプロセッサ装置及び集積回路の製造方法
JP5677489B2 (ja) 半導体装置
JP2009164263A (ja) 配線モジュール及び半導体集積回路装置
US9824954B2 (en) Semiconductor package comprising stacked integrated circuit chips having connection terminals and through electrodes symmetrically arranged
KR20080094147A (ko) 반도체 장치, 반도체 패키지, 및 메모리 적층 방법
US20230268280A1 (en) Universal interposer for a semiconductor package
JP2020035940A (ja) 半導体装置
US9236295B2 (en) Semiconductor chip, semiconductor apparatus having the same and method of arranging the same

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20150316

A761 Written withdrawal of application

Free format text: JAPANESE INTERMEDIATE CODE: A761

Effective date: 20160318

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20160407