JP2005191172A - 半導体集積回路装置 - Google Patents

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Abstract

【課題】 高速化、低消費電力化、大容量化が可能なメモリシステムを提供する。
【解決手段】 複数のＤＲＡＭチップが積層されたＣＯＣ ＤＲＡＭ６を、インタポーザ７を用いてマザーボード５に実装する。インタポーザは、Ｓｉ部１０とＰＣＢ部１１とを含む。Ｓｉ部はＳｉ基板と配線が形成された絶縁層部とを有し、ＰＣＢ部はＳｉ部に形成された信号配線のためのレファレンスプレーンを有する。チップセットとＣＯＣ ＤＲＡＭ６との間の配線トポロジーは、全信号に関して同一とする。
【選択図】 図１

Description

本発明は半導体集積回路装置に関し、特に、積層ＤＲＡＭ（または、チップ・オン・チップＤＲＡＭ（ＣＯＣ ＤＲＡＭ：Chip On Chip Dynamic Random Access Memory）を有する半導体集積回路装置に関する。
現在、ＪＥＤＥＣ（Joint Electron Device Engineering Council：電子素子技術連合評議会）等で検討されているメモリシステムの一例を図２７に示す。
図２７のメモリシステムは、図示しないマザーボードに搭載されるチップセット４と、チップセット４との間で信号の授受を行う複数枚（ここでは、２枚のみ示す。）のＤＩＭＭ（Dual In line Memory Module）１ａ，１ｂとを備えている。各ＤＩＭＭ１上には、バッファ２ａ又は２ｂと、複数個（ここでは、８個）のＤＲＡＭチップ３ａ又は３ｂが搭載されている。
チップセット４とＤＩＭＭ１ａのバッファ２ａとの間、及び互いに隣り合うＤＩＭＭ１のバッファ２同士の間は、ポイント・トゥ・ポイント（Point to Point）で信号の授受を行うように接続されている。これらの間のデータレートは６．４Ｇｂｐｓ〜９．６Ｇｂｐｓ程度を想定している。チップセット４と各ＤＩＭＭ１ａ，１ｂとの間で授受される信号には、ＤＱ（データ）信号やＣＡ（コマンドアドレス）信号が含まれる。これらの信号は、差動伝送信号として伝送される。これらの信号伝送に必要とされる信号線は、１５０〜２００本程度である。
各ＤＩＭＭ１上では、バッファ２と各ＤＲＡＭ３との間が、信号種別毎に異なる方式で接続される。即ち、ＤＱ系の信号（ＤＱ信号、ＤＱＳ（ストローブ）信号）に関しては、ポイント・トゥ・ポイント接続が用いられる。そのデータレートは、１．６Ｇｂｐｓ程度を想定している。一方、ＣＡ信号及びＣＬＫ（クロック）信号に関してはフライ・バイ（Fly-by）接続が用いられる。フライ・バイ接続では、モジュール基板に形成されたメインバスの上に、そこに接続されるＤＲＡＭが配置される。バッファ２から引き出される信号線は、作動伝送信号用及びシングルエンド伝送信号用を合わせて２００〜２５０本程度である。
バッファ２のパッケージの大きさは、信号ボール、ＶＤＤボール、ＧＮＤボール、及び無接続（No connection）等を考慮し、ボールピッチを０．８ｍｍとした場合、２１ｍｍ×２１ｍｍ〜２５ｍｍ×２５ｍｍ程度になる。
なお、図２７には示していないが、ポイント・トゥ・ポイント接続では、受信側に終端抵抗が設けられる。また、フライ・バイ接続では、最遠端部に終端抵抗が設けられる。
また、従来から集積回路の高集積化を目的として、複数のＩＣチップ又はＬＳＩチップを積層する技術が提案されている（例えば、特許文献１乃至３及び非特許文献１参照。）。
ここで、特許文献１には、アドレス信号等、同一属性のパッド同士を貫通電極で接続する技術が記載されている。また、特許文献２には、メモリアレー回路とコントローラ回路とを積層する技術が記載されている。また、特表平９−５０４６５４号公報には、メモリチップとインタフェースＬＳＩとを積層する技術が記載されている。さらに、非特許文献１には、Ｓｉインタポーザで伝送線を構成する技術が記載されている。
特開平６−２９１２５０号公報 米国特許第６，１３３，６４０号公報（明細書） 特表平９−５０４６５４号公報 技術研究組合 超先端電子技術開発機構 Ｈ１４年度研究成果報告
従来の（図２７の）メモリシステムでは、各ＤＩＭＭにおけるＤＲＡＭとバッファとの距離が、ＤＲＡＭ毎に異なっている。それゆえ、このメモリシステムは、バッファが最も遠くに位置するＤＲＡＭに合わせて動作せざるを得ず、高速化が困難であるという問題点がある。この問題点は、バッファが同期化処理等を行うことによってある程度解決できるが、システム全体の性能低下及びコスト上昇を招くといった別の問題を引き起こす。
また、従来のメモリシステムでは、各ＤＩＭＭにおけるＣＬＫ信号等のトポロジー（Topology）とＤＱ系信号のトポロジーとが異なるので、各ＤＲＡＭではＣＬＫ信号とＤＱＳ信号との到着時間（伝播時間）に差が生じる。この差は、システム設計上、例えば１クロック周期の１５％以内でなければならず、クロック周波数を上げるとその実現が困難になるという問題点もある。
さらに、従来のメモリシステムでは、全ての伝送線路に終端抵抗が必要なので、終端抵抗で消費される電力が大きいという問題点もある。
更に、従来のメモリシステムでは、各ＤＲＡＭとして単一チップ又はスタックチップ（２チップ）のＤＲＡＭが用いられているため、メモリ容量を増加させようとすると占有面積が大きくなるという問題点もある。
なお、上述した特許文献１乃至３及び非特許文献１には、メモリシステム全体の構成について、特に、インタポーザの構成、積層ＤＲＡＭにおける貫通電極の配置法、あるいは終端抵抗の付け方等について、全く開示されていない。
また、非特許文献１に記載の技術における絶縁膜の厚みが１０μｍ（ＬＳＩに通常用いられる絶縁膜の１０倍）もあり、通常のＬＳＩ製造工程において作成することが困難である。加えて、非特許文献１に図示されている配線幅１２．５μｍ、配線厚１μｍから、配線長１０ｍｍ長の伝送線のＤＣ抵抗Ｒｄｃを計算すると、Ｒｄｃ＝（１／５８ｅ６）×（１０ｅ−３）／（（１ｅ−６）×（１２．５ｅ−６））＝１４オームとなる。この値は５０オーム程度を終端抵抗に使う伝送線としては若干高過ぎる値である。
本発明は、上述したような従来の技術が有する問題点に鑑みてなされたものであって、高速化、低消費電力化、大容量化が可能な半導体集積回路装置を提供することを目的とする。
上記目的を達成するために本発明は、積層ＤＲＡＭ構造（ＣＯＣ（Chip on Chip）ＤＲＡＭ構造）を採用する。そして、チップセットとインタフェースＬＳＩ（Ｉ／Ｆ ＬＳＩ）との間のポイント・トゥ・ポイント接続の信号伝送線において発生する特性インピーダンスの不整合とＤＣ抵抗の増加を、Ｓｉ（シリコン）部とＰＣＢ（Printed Circuit Board）から成るインタポーザを用いて解決する。
Ｉ／Ｆ ＬＳＩをフェース・アップ（Face up）配置とした場合、Ｉ／Ｆ ＬＳＩには４００本程度の貫通電極を設ける必要がある。これらの貫通電極を設けることができる場所は限られているため、貫通電極のピッチが４０μｍ程度となる場所も発生する。そのため、Ｉ／Ｆ ＬＳＩと、０．８ｍｍピッチ程度のビア（Via）ピッチを有するＰＣＢとを直接接続するのは困難であるので、インタポーザとしてＩ／Ｆ ＬＳＩと同じ物質のＳｉが必須となる。即ち、信号（電極又は接続端子）のピッチ変換のためにＳｉインタポーザが必要となる。
また、Ｓｉインタポーザの下面の電極端子をフリップチップ接続で、ほぼ同一サイズのＰＣＢ基板に接続する。そしてＰＣＢ基板の下面に半田ボールを付けて、マザーボード（Mother board）に接続する。このようにすることによって、システムの信頼性が向上する。また、ＣＯＣ ＤＲＡＭ、Ｉ／Ｆ ＬＳＩ、Ｓｉインタポーザ、及びＰＣＢからなる部分をパッケージとみなせるので取り扱いも容易となる。更に、このＰＣＢ部にＳｉインタポーザの信号配線に対するレファレンスプレーンを設けることによって、Ｓｉインタポーザに設けられる配線の特性インピーダンスとＤＣ抵抗とを適切な値に設定することが可能となる。即ち、電気特性、信頼性、取り扱いのし易さからＰＣＢが必須となる。ＳｉインタポーザとＰＣＢとを２層構造から成る単一のインタポーザと見なすことができる。
また、上記目的を達成するために本発明は、Ｉ／Ｆ ＬＳＩと積層ＤＲＡＭ間のＤＱＳとＣＬＫ等の各信号の配線トポロジ（Topology）を同一にし、信号遅延差をなくすようにし、また、各信号の終端抵抗を除去した。
また、ＤＲＡＭチップの占有面積を低減するように、１チップの厚さが５０ｕｍ程度であるＤＲＡＭチップを積層し、貫通電極でチップ間を接続するＣＯＣ ＤＲＡＭ構造を採用した。
具体的には、本発明によれば、チップセットが搭載されたマザーボードと、当該マザーボードに実装され、かつ前記チップセットに接続されるメモリ部とを備える半導体集積回路装置において、前記メモリ部として複数のＤＲＡＭチップを互いに積層した積層ＤＲＡＭを用い、前記積層ＤＲＡＭを前記マザーボードに実装するためにインタポーザを用いることを特徴とする第１の半導体集積回路装置が得られる。
また、本発明によれば、前記第１の半導体集積回路装置において、前記インタポーザが前記積層ＤＲＡＭと前記チップセットとを電気的に接続する配線を含むシリコン部を有し、前記配線に対して電位基準を与えるレファレンスプレーンが、前記シリコン部よりも前記マザーボード寄りに形成されていることを特徴とする第２の半導体集積回路装置が得られる。
さらに本発明によれば、第２の半導体集積回路において、前記積層ＤＲＡＭと前記インタポーザとの間に前記積層ＤＲＡＭと前記チップセットとの間の信号授受を仲介するインタフェースＬＳＩをさらに備え、該インタフェースＬＳＩと前記チップセットとが、前記インタポーザ及び前記マザーボードを介してポイント・トゥ・ポイント接続されていることを特徴とする第３の半導体集積回路装置が得られる。
また、本発明によれば、第２の半導体集積回路装置において、前記インタポーザが前記シリコン部の下側に設けられた当該シリコン部と実質上同じサイズの印刷回路基板を有し、当該印刷回路基板に前記レファレンスプレーンが設けられていることを特徴とする第４の半導体集積回路装置が得られる。
また、本発明によれば、第２の半導体集積回路装置において、前記積層ＤＲＡＭと前記インタポーザとの組を複数備え、これら複数の組が前記チップセットにポイント・トゥ・ポイント接続又は共通接続されていることを特徴とする第５の半導体集積回路装置が得られる。
さらにまた、本発明によれば、第２の半導体集積回路装置において、前記積層ＤＲＡＭ及び前記インタポーザからなる組を複数備え、これら複数の組が前記チップセットにフライ・バイ接続されるように、コマンドアドレス信号用メインバスとデータ信号用メインバスとが、各組の直下で直交するよう前記マザーボードに設けられ、前記コマンドアドレス信号用メインバス及びデータ信号用メインバスのそれぞれから各組の前記積層ＤＲＡＭまでのスタブ長が２ｍｍ以下にされていることを特徴とする第６の半導体集積回路装置が得られる。
また、本発明によれば、第１の半導体集積回路装置において、前記インタポーザが、前記集積ＤＲＡＭと前記チップセットとの間の信号の授受を仲介するＳｉインタポーザ兼インタフェースＬＳＩであることを特徴とする第７の半導体集積回路装置が得られる。
また、本発明によれば、第７の半導体集積回路装置において、前記積層ＤＲＡＭ及び前記Ｓｉインタポーザ兼インタフェースＬＳＩからなる組を複数備え、これら複数の組が行列配置され、前記チップセットにフライ・バイ接続されるように、コマンドアドレス信号用メインバスとデータ信号用メインバスとが、各組が搭載される領域において直交するよう前記マザーボードに格子状に設けられていることを特徴とする第８の半導体集積回路装置が得られる。
さらに、本発明によれば、第７の半導体集積回路装置において、前記積層ＤＲＡＭ及び前記Ｓｉインタポーザ兼インタフェースＬＳＩからなる組を複数備え、これら複数の組が行列配置され、前記チップセットにフライ・バイ接続されるように、コマンドアドレス信号用メインバスとデータ信号用メインバスとが、各組の直下で平行となるよう前記マザーボードに平行に設けられていることを特徴とする第９の半導体集積回路装置が得られる。
さらにまた、本発明によれば、第７の半導体集積回路装置において、前記積層ＤＲＡＭ及び前記Ｓｉインタポーザ兼インタフェースＬＳＩからなる組を複数備え、これら複数の組が行列配置され、前記チップセットにもっとも近い行に属する組はそれぞれ前記チップセットにポイント・トゥ・ポイント接続され、
残りの行に属する組は、各列毎に、互いに隣り合う組とポイント・トゥ・ポイント接続されていることを特徴とする半導体集積回路装置が得られる。
本発明によれば、積層ＤＲＡＭを用いたので、各信号のスキューを小さくすることができる。また、積層ＤＲＡＭとマザーボードとの間にインタポーザを配したので、各信号線のインピーダンス整合を容易に実現できる。これらにより、本発明は、高速動作が可能な半導体集積回路装置（メモリシステム）を提供することができる。
また、本発明によれば、積層ＤＲＡＭが集中定数とみなせるので、各ＤＲＡＭチップに終端抵抗を設ける必要が無く、従来に比べ終端抵抗の数を減らせるので、終端抵抗による電力消費を削減できる。これにより、本発明は、低消費電力の半導体集積回路装置（メモリシステム）を提供することができる。
さらに、本発明によれば、積層ＤＲＡＭを用いたので、積層数を増加させることによってメモリ容量の増大を実現できる。これにより、本発明は、占有面積の割に大容量の半導体集積回路装置（メモリシステム）を提供することができる。
以下に、本発明の実施の形態について図面を参照して詳細に説明する。
図１は、本発明の第１の実施の形態に係るメモリシステム（半導体集積回路装置）の構成を示す概略図であって、（ａ）は縦断面構造を示す図、（ｂ）は平面構成を示す図である。
図１のメモリシステムは、マザーボード５上に搭載されたチップセット４と、複数（ここでは２個のみ示す）のＤＲＡＭ積層体１４ａ，１４ｂとを有している。各ＤＲＡＭ積層体１４は、８〜１６個のＤＲＡＭチップが積層されたチップ・オン・チップＤＲＡＭ（ＣＯＣ ＤＲＡＭ）６と、このＣＯＣ ＤＲＡＭ６が積層されるインタフェースＬＳＩ（Ｉ／Ｆ ＬＳＩ）１２と、このＩ／Ｆ ＬＳＩ１２の下に配設されたＳｉ部１０とＰＣＢ部１１からなるインタポーザ７とを備えている。
各インタポーザ７のＳｉ部１０は、Ｓｉ基板８と絶縁層部９とを含む。インタポーザ７のＳｉ部１０とＰＣＢ部１１とは、フリップチップ接続されている。インタポーザ７のＰＣＢ部１１とマザーボードとは、半田ボールで接続されている。
チップセット４とＩ／Ｆ ＬＳＩ１２ａの間の信号伝送は、ポイント・トゥ・ポイント接続により行われる。チップセット４とＩ／Ｆ ＬＳＩ１２ａの間の配線は、マザーボード５中では、特性インピーダンスＺ０となるように行われる。また、この配線は、インタポーザ７中では、水平方向に関し、絶縁層部９ａを通る配線１５ａとして実現される。
Ｉ／Ｆ ＬＳＩ１２ａとＩ／Ｆ ＬＳＩ１２ｂ間の信号伝送も、ポイント・トゥ・ポイント接続により行われる。Ｉ／Ｆ ＬＳＩ１２ａとＩ／Ｆ ＬＳＩ１２ｂ間の信号線も、マザーボード５中では、特性インピーダンスＺ０で配線される。また、インタポーザ７ｂ中では、水平方向に関し、絶縁層部９を通る配線１５ｂとして実現される。
インタポーザ７ａ，７ｂ中の配線１５ａ，１５ｂに対して電位基準を与えるレファレンスプレーン１６ａ，１６ｂは、それぞれＰＣＢ１１ａ，１１ｂ内に設けられている。このレファレンスプレーン１６ａ，１６ｂの働きにより、配線１５ａ，１５ｂ夫々の特性インピーダンスをＺ０に設定し、ＤＣ抵抗を３オーム程度以下にする。インタポーザ７中の配線１５とレファレンスプレーン１６に関する詳細は後述する。
以上のようにして図１のメモリシステムでは、ポイント・トゥ・ポイント接続部の特性インピーダンスが全線に渡りＺ０に設定される。また、これらのポイント・トゥ・ポイント接続の受信側は、終端抵抗Ｚ０で終端され、ドライバ側は、ソース抵抗Ｚ０でインピーダンス整合させてある。その結果、ポイント・トゥ・ポイント接続部の信号伝送は、反射が抑えられ、良好な信号インテグリティ（Signal Integrity）が得られる。
このポイント・トゥ・ポイント接続部の信号は、ＤＱ信号、ＣＡ信号等の情報を含むいわゆるプロトコル信号であり、その信号本数は１５０−２００本である。また、このポイント・トゥ・ポイント接続部の信号は、ＤＲＡＭのデータレートの４〜６倍速で伝送される。例えば、ＤＲＡＭのデータレートを１．６Ｇｂｐｓとすると、このポイント・トゥ・ポイント接続部でのデータレートは６．４〜９．６Ｇｂｐｓである。なお、積層されるＤＲＡＭは、１チャンネルあたり８バイトとすると、×６４ビット構成が望ましい。
各ＤＲＡＭ積層体１４において、Ｉ／Ｆ ＬＳＩ１２とＣＯＣ ＤＲＡＭ６間の信号伝送は、ＣＯＣ ＤＲＡＭ６を積層方向（垂直方向）に貫いて形成される貫通電極１７を介してなされる。図１には貫通電極１７を１本のみ示しているが、実際には、ＤＱ、ＣＡ、電源等の信号用に必要な本数分設けられる。信号としては、ＤＱ信号、ＤＱＳ信号、ＣＡ信号、ＣＬＫ等があり、これらは種類毎に区別されて授受されるが、貫通電極１７を含む配線は全て同じトポロジー（Topology）である。このため、各信号のスキューはほとんど発生しない。また、貫通電極１７の長さも、８チップ積層の場合で０．４ｍｍ程度と短く、この部分は集中定数とみなせるので、終端抵抗は不要である。従って、Ｉ／Ｆ ＬＳＩ１２とＣＯＣ ＤＲＡＭ６との間の信号伝送を行った場合に、終端抵抗による電力消費がないので、低消費電力動作が可能となる。
先にも述べたが、チップセット４とＩ／Ｆ ＬＳＩ１２ａ間、及び隣り合うＩ／Ｆ ＬＳＩ１２ａ，１２ｂ間は、ポイント・トゥ・ポイント接続で信号の授受を行う。データレートは６．４〜９．６Ｇｂｐｓ程度である。信号種は、メモリに必要な、ＤＱ（データ），ＣＡ（コマンドアドレス）信号等の情報を含んだ差動伝送プロトコル信号等で、その信号本数は１５０〜２００本程度である。これに対応して、ＰＣＢ部１１のボール数は、電源、ＧＮＤ用を含め、３００〜４００個程度となる。そして、総ボール位置数は、ウインドウ（Window）、及び無接続（No connection）等を含めると５００〜６００個となる。ここで、ボールピッチを０．８ｍｍと仮定すると、ＰＣＢ部１１の大きさは、２０ｍｍ×２０ｍｍ程度となる。
一方、Ｉ／Ｆ ＬＳＩ １２とＣＯＣ ＤＲＡＭ ６の間の信号は、ＤＱ，ＣＡ，ＣＬＫ（クロック）等であり、種類毎に信号の授受が行われる。ＤＱ系信号のデータレートは１．６Ｇｂｐｓ程度である。ここで使用される信号本数は、差動伝送信号、シングルエンド（Single-ended）伝送信号を含め、２００〜２５０本程度である。
ＣＯＣ ＤＲＡＭ６の大きさは、大体１０ｍｍ×１０ｍｍ程度であり、Ｉ／Ｆ ＬＳＩ１２の大きさはそれに合わせてある。Ｉ／Ｆ ＬＳＩ１２をフェースアップ（Face up）配置とした場合、Ｉ／Ｆ ＬＳＩ１２には、電源、ＧＮＤ等を含め、４００本程度の貫通電極を設ける必要がある。
Ｉ／Ｆ ＬＳＩ１２において、貫通電極を設けることができる場所は限られているので、貫通電極のピッチを４０μｍ程度とせざるを得ない場合も存在する。そのため、Ｉ／Ｆ ＬＳＩ１２と、０．８ｍｍ程度のビア（Via）ピッチを有するＰＣＢ部１１とを直接接続するのは困難である。そこで、Ｉ／Ｆ ＬＳＩ１２とＰＣＢ部１１との間に、信号（配線）のピッチ変換用のインタポーザとして、Ｉ／Ｆ ＬＳＩ１２と同じ物質のＳｉ部１０を介在させている。
Ｓｉインタポーザ１０の下面の電極端子には、フリップチップ接続で、ほぼ同一サイズのＰＣＢ基板１１が接続される。そしてＰＣＢ基板１１は、その下面に形成された半田ボールを用いてマザーボードに接続される。この構成により、システムの信頼性が向上する。また、ＣＯＣ ＤＲＡＭ６、Ｉ／Ｆ ＬＳＩ１２、Ｓｉインタポーザ１０、ＰＣＢ１１からなるＤＲＡＭ積層体１４を単一のパッケージとみなせるので、その取扱いが容易である。更に、ＰＣＢ部１１に信号配線に電位基準を与えるレファレンスプレーン１６を設けているので、Ｓｉインタポーザ１０に設けられる配線１５の特性インピーダンスとＤＣ抵抗とをそれぞれ適切な値に設定することができる。このように、ＰＣＢ１１は、電気特性、信頼性、及び取り扱いの容易化を実現する。
インタポーザ７中の配線１５の長さは、１０〜１５ｍｍ程度になる場合があるので、インタポーザ７の配線に、上記のようにして良好な伝送線特性を持たせておくことは重要である。
次に、図１のメモリシステムの動作について説明する。
まず、チップセット４から、ＣＯＣ ＤＲＡＭ６ａにデータを書き込む場合について述べる。チップセット４は、ＤＱ信号、ＣＡ信号等の情報を含むプロトコル信号をＩ／Ｆ ＬＳＩ１２ａへ出力する。Ｉ／Ｆ ＬＳＩ１２ａは、プロトコルに従ってチップセット４からの信号を解読し、ＣＯＣ ＤＲＡＭ６ａへ、ＣＡ信号、ＤＱ信号、ＣＬＫ等を出力する。そして、ＣＯＣ ＤＲＡＭ６ａは、Ｉ／Ｆ ＬＳＩ１２ａから出力される信号に従い、所定のアドレスにデータを書き込む。
ＣＯＣ ＤＲＡＭ６ｂにデータを書き込む場合は、Ｉ／Ｆ ＬＳＩ１２ａがプロトコル信号をＩ／Ｆ ＬＳＩ１２ｂへ送信し、Ｉ／Ｆ ＬＳＩ１２ｂが、プロトコルに従って信号を解読し、ＣＯＣ ＤＲＡＭ６ｂへ、ＣＡ信号、ＤＱ信号、ＣＬＫ等を出力する。その結果、ＣＯＣ ＤＲＡＭ６ｂは、ＣＯＣ ＤＲＡＭ６ａと同様に、Ｉ／Ｆ ＬＳＩ１２ｂから出力される信号に従い、所定のアドレスにデータを書き込む。
次に、ＣＯＣ ＤＲＡＭ６ａからデータを読み出す場合について述べる。
チップセット４は、ＣＡ信号等の情報を含むプロトコル信号をＩ／Ｆ ＬＳＩ １２ａに供給する。Ｉ／Ｆ ＬＳＩ１２ａは、プロトコルに従ってチップセット４からの信号を解読し、ＣＯＣ ＤＲＡＭ６ａへ、ＣＡ信号、ＣＬＫ等を出力する。ＣＯＣ ＤＲＡＭ６ａは、Ｉ／Ｆ ＬＳＩ１２ａからのＣＡ信号等に応答して、所定のアドレスからデータを読み出す。Ｉ／Ｆ ＬＳＩ１２ａは、読み出されたデータを取り込み、プロトコル信号としてチップセット４へ送出する。
ＣＯＣ ＤＲＡＭ６ｂからデータを読み出す場合は、チップセット４が、ＣＡ信号等の情報を含むプロトコル信号をＩ／Ｆ ＬＳＩ１２ａを介してＩ／Ｆ ＬＳＩ１２ｂに供給する。Ｉ／Ｆ ＬＳＩ１２ｂは、プロトコルに従ってチップセット４からの信号を解読し、ＣＯＣ ＤＲＡＭ６ｂへ、ＣＡ信号、ＣＬＫ等を出力する。ＣＯＣ ＤＲＡＭ６ｂは、Ｉ／Ｆ ＬＳＩ１２ｂからのＣＡ信号等に応答して、所定のアドレスからデータを読み出す。読み出されたデータを、Ｉ／Ｆ ＬＳＩ１２ｂは取り込み、Ｉ／Ｆ ＬＳＩ１２ａを介して、プロトコル信号としてチップセット４へ出力する。
次に、図２を参照して、図１のシステムメモリに使用されるインタポーザ７の原理について説明する。
図２は、図１のＤＲＡＭ積層体１４の左半分の断面図を示している。
上述のように、インタポーザ７のＳｉ部１０は、Ｓｉ基板部８と絶縁層部９とを含む。絶縁層部９は、厚み１μｍ程度の複数の絶縁層と、各絶縁層間の配線層とからなる。配線１５は、絶縁層部９の配線層をパターニングするなどして形成される。また、配線１５は、ブラインドビアにより、Ｓｉ部１０の下面に形成された接続端子に電気的に接続される。配線１５は、例えば、幅１００μｍ、厚み０．５μｍである。Ｓｉ部１０は、さらに、Ｓｉ基板部８及び絶縁層部９を貫通し、配線１５に接続される貫通電極２２を有している。Ｓｉ部１０の絶縁層及び配線１５は、通常のＬＳＩ製造工程によって製造できるサイズなので工業生産に適している。
ＰＣＢ１１のレファレンスプレーン１６（即ち、ＧＮＤ層プレーン）は、ＰＣＢ１１の上面から１００μｍ程度離れた位置に形成されている。レファレンスプレー１６は、Ｓｉ部１０の配線１５とともに伝送線構造を形成する。レファレンスプレーン１６と配線１５との距離を１００μｍ以上としたことにより、この伝送線構造の特性インピーダンスは約５０オームとなる。また、配線１５のＤＣ抵抗Ｒｄｃは、その長さを１０ｍｍとして、Ｒｄｃ＝（１／５８ｅ６）×（１０ｅ−３）／（（０．５ｅ−６）×（１００ｅ−６））＝３．４オーム、となる。抵抗Ｒｄｃは、配線１５の厚みと幅を調整することによって、より低い値にすることが可能である。
ＰＣＢ１１の下面には、約８００μｍのピッチで複数の半田ボールが形成されている。半田ボールは、上述したようにマザーボート５に接続固定される。
信号用の半田ボール２０に入った信号は、ＰＣＢ１１のビア２１を通って、Ｓｉ部１０に入る。その後、絶縁層部９を通る配線１５によって、Ｉ／Ｆ ＬＳＩ１２の下の所定位置までいき、Ｓｉ部１０とＩ／Ｆ ＬＳＩ１２とを貫通する貫通電極２２介してＩ／Ｆ ＬＳＩ１２に入力される。Ｉ／Ｆ ＬＳＩ１２に入った信号は、Ｉ／Ｆ ＬＳＩ１２内で論理回路２３等を経て、ＣＯＣ ＤＲＡＭ６の貫通電極１７を介して各ＤＲＡＭに到達する。各ＤＲＡＭからの信号は、上記経路とは逆の経路を辿り、半田ボール２０を介してマザーボードへと到達する。
ＧＮＤ電位は、半田ボール２４に供給され、ＰＣＢ１１のビア２５を介して、Ｓｉ部１０に入り、Ｓｉ部１０、Ｉ／Ｆ ＬＳＩ１２、ＣＯＣ ＤＲＡＭ６を貫通する貫通電極２６によって各ＤＲＡＭに供給される。また、ＰＣＢ１１内のレファレンスプレーン（ＧＮＤ層プレーン）１６にも供給される。
図３を参照して、インタポーザ７がＰＣＢ１１を備える必要性について説明する。
図３は、Ｓｉ部３０のみからなるインタポーザを含むＤＲＡＭ積層体の左半分断面図である。
Ｓｉ部３０は、Ｓｉ基板８と絶縁層部３１とを有している。絶縁層部３１は、厚み１μｍの複数の絶縁層を含み、これら絶縁層の間に配線３４及びＧＮＤ層プレーン３８が形成されている。配線３４とＧＮＤレファレンスプレーン３８とは、互いに異なる絶縁層間に配置される。
また、Ｓｉ部３０は、Ｓｉ基板８及び絶縁層部３１を貫通し、配線３４に接続される貫通電極３３と、Ｓｉ基板８及び絶縁層部３１を貫通し、さらにＣＯＣ ＤＲＡＭ６を貫通するとともにＧＮＤレファレンスプレーン３８に接続される貫通電極３７と、その下面に形成された複数のフリップチップ電極とを有している。
信号用のフリップチップ電極３２からＳｉ部３０に入った信号は、Ｓｉ部３０の貫通電極３３、絶縁層部３１を走る配線３４を介してＩ／Ｆ ＬＳＩ１２の貫通電極３５に入力される。Ｉ／Ｆ ＬＳＩ１２に入った信号は、Ｉ／Ｆ ＬＳＩ１２内の論理回路２３等を経て、ＣＯＣ ＤＲＡＭ６の貫通電極１７に到達し、各ＤＲＡＭに入力される。各ＤＲＡＭからチップセットへ向かう信号は、上記経路と逆の経路を辿り、フリップチップ電極３２へ到達する。
ＧＮＤ電位は、フリップチップ電極３６に供給され、Ｓｉ部３０に入り、Ｓｉ部３０、Ｉ／Ｆ ＬＳＩ１２、ＣＯＣ ＤＲＡＭ６を貫通する貫通電極３７に供給され、各ＤＲＡＭ及びＧＮＤレファレンスプレーン３８に供給される。
図３のインタポーザにおいて、配線３４は、ＧＮＤレファレンスプレーン３８とともに伝送線構造を形成する。この構成で特性インピーダンスを約５０オームにするには、配線３４を、幅１μｍ、厚さ０．５μｍ程度としなければならない。しかし、この場合、配線３４のＤＣ抵抗Ｒｄｃは、その長さを１０ｍｍとして、Ｒｄｃ＝（１／５８ｅ６）×（１０ｅ−３）／（（０．５ｅ−６）×（１ｅ−６））＝３４０オーム、となる。この値は、伝送線としては大き過ぎる値である。つまり、Ｓｉ部だけでは、工業生産に向いたサイズで、ＤＣ抵抗と特性インピーダンスの両方を満たす伝送線構造のインタポーザを作ることは難しい。
なお、図３に示すＳｉ部３０のように、絶縁層部がＣＯＣ ＤＲＡＭ側に位置し、Ｓｉ基板がマザーボード側に位置する場合であって、その下にレファレンスプレートを有するＰＣＢを設けることにより、図２のインタポーザ７と同様に、良好な特性を有する伝送線構造を形成することができる。ただし、その場合は、配線とレファレンスプレーンとの間に大きな比誘電率εｒ（＝１２）を持つＳｉ基板部８が位置するので、図２と同じサイズの場合、特性インピーダンスは小さくなる。
次に、図４を参照して、インタポーザ７についてより詳細に説明する。
図４は、インタポーザ７の詳細構造図であって、図２同様、ＤＲＡＭ積層体１４の左半分の断面図を示している。図２と異なる点は、Ｓｉ部１０の絶縁層部９が５層の絶縁層からなり、各絶縁層間にＶＤＤ線、ＧＮＤ線、第１及び第２の信号配線が形成されている点、及びこれらに接続される貫通電極あるいはビアを有している点である。
図４のインタポーザ７において、半田ボール４０に入った信号は、ＰＣＢ１１のビア４１を通って、Ｓｉ部１０に入る。Ｓｉ部１０に入った信号は、絶縁層部９を通る配線４２によって、Ｉ／Ｆ ＬＳＩ１２の下の所定位置までいき、Ｓｉ部１０とＩ／Ｆ ＬＳＩ１２を貫通する貫通電極４３に到達する。貫通電極４３を介してＩ／Ｆ ＬＳＩ１２に入った信号は、Ｉ／Ｆ ＬＳＩ１２内で論理回路２３等を経て、ＣＯＣ ＤＲＡＭ６の貫通電極１７を介して各ＤＲＡＭに到達する。各ＤＲＡＭからの信号は、上記と逆の経路を辿り、半田ボール４０に到達する。
他の半田ボール４４に入った信号も同様にして、ＣＯＣ ＤＲＡＭ６に到達する。ただし、この信号は半田ボール４０に入った信号が通る配線４２とは、異なる配線層に形成された配線４５を通る。配線４２と配線４５とを異なる配線層に形成することにより、各配線層の配線数を減らすことができ、レイアウトが容易になる。
Ｉ／Ｆ ＬＳＩ１２の下に位置する半田ボールに入る信号も、図示はしないが、上記と同様の経路を辿る。但し、Ｓｉ部１０とＩ／Ｆ ＬＳＩ１２とを貫通する貫通電極の位置によっては、絶縁層部９に設けられる配線は不要である。
半田ボール４６に供給されたＧＮＤ電位は、ＰＣＢ１１のビア４７を介して、Ｓｉ部１０に入り、Ｓｉ部１０、Ｉ／Ｆ ＬＳＩ１２、ＣＯＣ ＤＲＡＭ６を貫通する貫通電極４８を介して各ＤＲＡＭに供給される。また、ＰＣＢ１１内のＧＮＤレファレンスプレーン１６及びＳｉ部１０のＧＮＤレファレンス線４９にも供給される。
Ｉ／Ｆ ＬＳＩ１２領域の下以外に形成された半田ボール５０に供給されたＧＮＤ電位は、ＰＣＢ１１のビア５１を介して、ＧＮＤレファレンスプレーン１６供給され、また、Ｓｉ部１０の貫通電極５２を介してＧＮＤレファレンス線４９に供給される。ここで、貫通電極５２の代わりにブラインドビアを用いることも可能であるが、貫通電極５２を用いた場合は、後述する貫通電極５３との間にデカップリングコンデンサを接続することが可能である。デカップリングコンデンサは、Ｓｉ部１０の上面に形成できる。
半田ボール５４に供給されたＶＤＤ電位は、ＰＣＢ１１のビア５５を介して、Ｓｉ部１０に入り、Ｓｉ部１０、Ｉ／Ｆ ＬＳＩ１２、ＣＯＣ ＤＲＡＭ６を貫通する貫通電極５６によって各ＤＲＡＭに供給される。また、ＰＣＢ１１内のＶＤＤプレーン５７及びＳｉ部１０のＶＤＤ線５８にも供給される。
Ｉ／Ｆ ＬＳＩ１２領域の下以外に形成された半田ボール５９に供給されたＶＤＤ電位は、ＰＣＢ１１のビア６０を介して、ＶＤＤプレーン５７に供給され、また、Ｓｉ部１０の貫通電極５３を介してＶＤＤ線５８に供給される。ここで、貫通電極５３の代わりにブラインドビアを用いることも可能であるが、貫通電極５３を用いることにより、上述した通り、ＧＮＤ電位貫通電極５２との間にデカップリングコンデンサを接続することができる。
ＰＣＢ１１内のＧＮＤレファレンスプレーン１６は、ＰＣＢ１１の上面から１００ｕｍ程度の所に設けられている。また、絶縁層９内を通る配線４２、４５は、夫々幅が１００ｕｍ、厚さが０．５ｕｍ程度である。絶縁層部９の各絶縁層は、厚み１ｕｍ程度である。これらの配線や絶縁層は通常のＬＳＩの製造工程で製造できるサイズの範囲内であるので、工業生産に向いている。
ここで、配線４２、４５とＧＮＤ レファレンスプレーン１６で伝送線構造を形成している。この構成の特性インピーダンスは約５０オームである。一方、配線４２、４５の各々のＤＣ抵抗Ｒｄｃは、その長さを１０ｍｍとして、Ｒｄｃ＝（１／５８ｅ６）ｘ（１０ｅ−３）／（（０．５ｅ−６）ｘ（１００ｅ−６））＝３．４オーム、となる。各配線の厚さと幅を調整することによって、ＤＣ抵抗Ｒｄｃをより低い値にすることは可能である。
図４では、ＰＣＢ１１内のＧＮＤレファレンスプレーン１６がＶＤＤプレーンよりもＳｉ部１０側に位置する例を示したが、ＶＤＤプレーン５７が、ＧＮＤプレーン１６よりもＳｉ部１０側に位置する用にしてもよい。この場合、ＶＤＤプレーン５７が、配線５２，５４に電位基準を与えるレファレンスプレーンとなる。即ち、配線４２、４５は、ＶＤＤレファレンスプレーン５７とともに伝送線構造を形成する。
また、図４の例では、Ｓｉ部１０に、ＶＤＤ線５８、ＧＮＤ線４９を設けたが、これは電源強化のためであって、必ずしも必要ではない。また、これらＶＤＤ線５８はＧＮＤ線４９は、絶縁層部９を走る信号配線４２、４５のレファレンスとならないように布線しなければならない。つまり、ＶＤＤ線５８及びＧＮＤ線４９は、上から見て信号配線５２，５４と重ならないようにしなければならない。
本実施の形態によれば、ポイント・トゥ・ポイント接続されたチップセット４とＩ／Ｆ ＬＳＩ１２間を、上述のように全線伝送線構造にすることができる。よって、終端抵抗やソース抵抗を伝送線の特性インピーダンスと整合させることによって、信号インテグリティ（Signal Integrity）良く、高速伝送をすることができる。
また、本実施の形態によれば、Ｉ／Ｆ ＬＳＩ１２とＣＯＣ ＤＲＡＭ６との間は、貫通電極を介して短距離で接続される。具体的には、ＤＲＡＭチップ厚を１個あたり５０μｍとして、８枚積み重ねた場合でも、その距離は０．４ｍｍである。このため、ＣＯＣ ＤＲＡＭ６において、各信号のスキューの発生がほとんどなく、高速動作が可能となる。また、Ｉ／Ｆ ＬＳＩ１２とＣＯＣ ＤＲＡＭ６との間の信号伝播時間は、信号の立上がり／立下がり時間に比べて短いため、ＣＯＣ ＤＲＡＭ６を集中定数回路として扱うことが可能となる。それゆえ、ＣＯＣ ＤＲＡＭ６の各ＤＲＡＭに終端抵抗を設ける必要が無く、終端抵抗で消費される電力が無いので、低消費電力動作が可能となる。
また、本実施の形態によれば、ＤＲＡＭのメモリ容量を増やす場合、２次元的に平面にＤＲＡＭを並べて増やすのではなく、３次元的に積層すればよいので、占有面積を増加させることなくメモリ容量を増加させることができる。この場合、高さの増加も１チップ当り５０μｍ程度である。
なお、上記実施の形態では、ＰＣＢ１０にレファレンスプレーンを設けたが、マザーボードにレファレンスプレーンを設けることとも原理的には可能である。この場合、ＰＣＢ１０は不要となるので、Ｓｉ部１０が直接マザーボードにフリップチップ接続される。
次に、図５及び図６を参照して、インタポーザ７のＳｉ部１０、Ｉ／Ｆ ＬＳＩ１２、及びＣＯＣ ＤＲＡＭ６を夫々貫通する貫通電極の位置関係について述べる。
図５に示すように、ＤＲＡＭチップ７０の素子形成領域は、その大部分がメモリセルアレイ領域７１によって占められる。メモリセルアレイ領域７１には、多数のトランジスタが密集して形成されるので、この領域内に貫通電極を形成することはできない。従って、貫通電極を設けることができる場所は、メモリセルアレイ領域７１同士の間に位置する周辺回路領域７２（センターライン領域）、あるいはメモリセルアレイ領域７１の外周に位置するチップ周辺領域７３に限られる。このような制限下において、インタポーザ７のＳｉ部１０、Ｉ／Ｆ ＬＳＩ１２、及びＣＯＣ ＤＲＡＭ６を夫々貫通する貫通電極は、図６に示すような位置関係にある。
図６は、Ｓｉ部１０、Ｉ／Ｆ ＬＳＩ１２、及びＣＯＣ ＤＲＡＭ６を夫々貫通する貫通電極の位置を示す平面透視図である。なお、貫通電極の数は、実際のインタポーザ７よりも少ない。また、図４と同一のものには、同一の参照符号を付している。
図６において、外側の大きい四角形は、インタポーザ７（Ｓｉ部１０及びＰＣＢ１１）を表し、内側の小さい四角形は、ＣＯＣ ＤＲＡＭ６及びＩ／Ｆ ＬＳＩ１２を表す。
マトリクス状に配置された二重丸の外側の丸（大きい丸）は、インタポーザ７の下面に形成される半田ボールを表している。これら大きい丸のうち、白丸は信号用、黒丸はＧＮＤ用、ハッチングのかかったものはＶＤＤ用あるいはＶｒｅｆ用の半田ボールを表している。
二重丸の内側の丸及びその他の一重丸（小さい丸）は、ＰＣＢ１１に形成されたビアや、Ｓｉ部１０、Ｉ／Ｆ ＬＳＩ１２及びＣＯＣ ＤＲＡＭ６の夫々に形成され、あるいはこれらに共通に形成された貫通電極を示す。小さい丸のうち黒丸は、ＣＯＣ ＤＲＡＭ６の貫通電極である。また、二重丸の内側の丸は、基本的に、ボールの真上に形成されたＰＣＢ１１のビアである。
図５を参照して説明したように、ＣＯＣ ＤＲＡＭ６に形成される貫通電極は、ＤＲＡＭチップの周辺回路領域及びチップ周辺領域に限定される。インタポーザ７のＳｉ部１０及びＩ／Ｆ ＬＳＩ１２を貫通する貫通電極は、互いに対応するＣＯＣ ＤＲＡＭ６の貫通電極とＰＣＢ１１のビアとの接続が容易に行えるように設けられる。
小さい四角形の外側に配置された信号用の半田ボール上に形成されたＰＣＢ１１のビアは、インタポーザ７のＳｉ部１０に形成された絶縁層部９を通る配線により、Ｓｉ部１０及びＩ／Ｆ ＬＳＩ１２を貫通する貫通電極に接続される。Ｉ／Ｆ ＬＳＩ１２は、内部回路２３を介して、自身を貫通する貫通電極とＣＯＣ ＤＲＡＭ６を貫通する貫通電極とを接続する。例えば、半田ボール４０の上に形成されたＰＣＢ１１のビア４１は、配線４２によってＳｉ部１０及びＩ／Ｆ ＬＳＩ１２を貫通する貫通電極４３に接続される。また、貫通電極４３は、Ｉ／Ｆ ＬＳＩ１２の内部回路を介してＣＯＣ ＤＲＡＭ６の貫通電極１７に接続される。ＣＯＣ ＤＲＡＭ６に形成する貫通電極を、メモリセルアレイ領域以外の周辺回路領域及びチップ周辺領域としたことにより、ＤＲＡＭチップのレイアウトを効率的に行うことができる。
小さい四角形の内側に配置された信号用の半田ボール７５上に形成されたＰＣＢ１１のビアは、その真上にＳｉ部１０及びＩ／Ｆ ＬＳＩ１２を貫通する貫通電極７６が存在する場合には、絶縁層部９を通る配線を介さずに直接接続される。真上にＳｉ部１０が存在しないＰＣＢ１１のビアは、内側の四角形の外側に配置された半田ボール状に形成されたビアと同様、絶縁層部９を通る配線を介して、Ｓｉ部１０及びＩ／Ｆ ＬＳＩ１２を貫通する貫通電極に接続される。
小さい四角形の内側に位置するＧＮＤ電位用の半田ボール４６の上に形成されたＰＣＢ１１のビア４７は、その真上に形成されたＳｉ部１０、Ｉ／Ｆ ＬＳＩ１２及びＣＯＣ ＤＲＡＭ６を貫通する貫通電極４８に、絶縁層部９の配線を介することなく接続される。
同様に、ＶＤＤ電位用の半田ボール５４上に形成されたＰＣＢ１１のビア５５も、その真上に形成されたＳｉ部１０、Ｉ／Ｆ ＬＳＩ１２及びＣＯＣ ＤＲＡＭ６を貫通する貫通電極５６に、絶縁層部９の配線を介することなく接続される。Ｖｒｅｆ電位用の半田ボール７７上に形成されたビアについても同様である。
小さい四角形の外側に配置されたＧＮＤ電位用の半田ボール５０の上に形成されたＰＣＢ１１のビア５１は、その真上に形成されたＳｉ部１０を貫通する貫通電極５２に直接接続される。
同様に、ＶＤＤ電位用の半田ボール５９の上に形成されたＰＣＢ１１のビア６０は、その真上に形成されたＳｉ部１０を貫通する貫通電極５３に直接接続される。
以上のように、Ｉ／Ｆ ＬＳＩ１２の下の領域（小さい四角形の内側）にあるＧＮＤ用及びＶＤＤ用の半田ボールの真上に、ＰＣＢ１１のビアと、Ｓｉ部１０、Ｉ／Ｆ ＬＳＩ１２及びＣＯＣ ＤＲＡＭ６を貫通する貫通電極とを配置するようにしたことで、各ＤＲＡＭチップに最短距離でＧＮＤ電位及びＶＤＤ電位を供給することができる。また、Ｉ／Ｆ ＬＳＩ１２の下の領域外（小さい四角の外側）にあるＧＮＤ用ＶＤＤ用の半導体ボールの真上に、ＰＣＢ１１のビアとＳｉ１０を貫通する貫通電極とを配置し、ＰＣＢ１１内のＧＮＤプレーンやＶＤＤプレーン、及びＳｉ部１０のＧＮＤ線やＶＤＤ線を介してＣＯＣ ＤＲＡＭ６にＧＮＤ電位及びＶＤＤ電位を供給するようにしたので、各ＤＲＡＭチップへの安定した電源供給が可能である。
また、Ｉ／Ｆ ＬＳＩ１２の下の領域外に、Ｓｉ部１０を貫通するＶＤＤ電位貫通電極５３とＧＮＤ電位貫通電極５２とを設けることにより、これらの間にデカップリングコンデンサ７８を接続することができる。デカップリングコンデンサの存在により、ＣＯＣ ＤＲＡＭ６に対してさらに安定した電源供給が可能である。また、デカップリングコンデンサは、他の同様な箇所にも設置可能である。
図７は、本発明の第２の実施の形態に係るメモリシステムの構成を示す概略図である。図７において、図１と同一の物には同一の参照符号を付している。
本実施の形態に係るメモリシステムは、第１の実施の形態に係るメモリシステムと基本構成は同じである。異なる点は、ＰＣＢ１１とマザーボード５との接続に半田ボールではなく、同軸タイプの小型高周波コネクタ８０を用いている点である。このコネクタを用いることによって、更に高速性能を向上させることができる。
次に、図８を参照して、第１及び第２の実施の形態に係るメモリシステムに共通の、ＩＦ／ＬＳＩ１２の配置方法について説明する。
図８（ａ）及び（ｂ）から理解されるように、Ｉ／Ｆ ＬＳＩ１２に下面側から出入りする信号群８５の本数（ここでは１本）と、上面側から出入りする信号群８６の本数（ここでは２本）とが異なっている場合、Ｉ／Ｆ ＬＳＩ１２をフェースアップ配置とするか、フェースダウン配置とするかによって、Ｉ／Ｆ ＬＳＩ１２に形成しなければならない貫通電極の数が異なる。つまり、Ｉ／Ｆ ＬＳＩ１２に下面側から出入りする信号群８５の本数よりも、上面側から出入りする信号群８６の本数のほうが多い場合は、図８（ａ）に示すように、フェースアップ配置したほうが、貫通電極の本数を少なくできる。なお、ここでいうフェースアップ配置とは、Ｉ／Ｆ ＬＳＩ１２のトランジスタ形成領域が上面（ＣＯＣ ＤＲＡＭ６側）となる配置である。
第１及び第２の実施の形態に係るメモリシステムでは、Ｉ／Ｆ ＬＳＩ１２に下面側から出入りする信号よりも、上面側から出入りする信号のほうが数が多いので、フェースアップ配置とすることにより、貫通電極の数を減らすことができ、それによって製造歩留まりの向上を図ることができる。
図９（ａ）は、第１及び第２の実施の形態に係るメモリシステムに用いられるＩ／Ｆ ＬＳＩ１２の構成例を示す図である。図９（ｂ）は、一般的なＩ／Ｆ ＬＳＩの構成例である。
図９（ｂ）に示す一般的なＩ／Ｆ ＬＳＩ９０は、下側から入力されるＣＬＫをバッファ９２で受け、貫通電極１７−１及び１７−２を介して、ＤＲＡＭ９１−１及びＤＲＡＭ９１−２に供給する。
ＤＲＡＭ９１−１では、ＣＬＫ分配回路９３−１がＣＬＫをチップ内に分配し、バッファ９４−１が分配されたＣＬＫをフリップフロップ群９５−１に供給する。同様に、ＤＲＡＭ９１−２でも、ＣＬＫ分配回路９３−２がＣＬＫをチップ内に分配し、バッファ９４−２が分配されたＣＬＫをフリップフロップ群９５−２に供給する。
ここで、バッファ９２の遅延時間をｔａ、ＣＬＫ分配回路９３−１の遅延時間をｔｂ１、バッファ９４−１の遅延時間をｔｃ１、ＣＬＫ分配回路９３−２の遅延時間をｔｂ２、バッファ９４−２の遅延時間をｔｃ２とする。また、貫通電極１チップ分の遅延時間を３ｐｓとする。すると、Ｉ／Ｆ ＬＳＩ９０にＣＬＫが入ってから、フリップフロップ群９５−１に到着するまでの時間は、ｔａ＋ｔｂ１＋ｔｃ１＋３ｐｓで表される。また、Ｉ／Ｆ ＬＳＩ９０にＣＬＫが入ってから、フリップフロップ群９５−２に到着するまでの時間は、ｔａ＋ｔｂ２＋ｔｃ２＋６ｐｓで表される。そして、これらの時間差を求めると、（ｔｂ２−ｔｂ１）＋（ｔｃ２−ｔｃ１）＋３ｐｓとなる。つまり、この時間差には、ＤＲＡＭにおけるＣＬＫ分配回路９３とバッファ９４の特性ばらつき分が含まれる。
一方、図９（ａ）に示すＩ／Ｆ ＬＳＩ１２では、バッファ９２ａが下側から入力されるＣＬＫを受け、ＣＬＫ分配回路９３ａがＣＬＫをチップ内に分配し、バッファ９４ａが分配されたＣＬＫを貫通電極１７−１ａへ出力する。貫通電極１７−１ａは、バッファ９４ａからのＣＬＫをＤＲＡＭ６−１に供給するとともに貫通電極１７−２ａに供給し、貫通電極１７−２ａはＤＲＡＭ６−２に供給する。ＤＲＡＭ６−１，６−２に供給されたＣＬＫは、それぞれのフリップフロップ群９５−１，９５−２に供給される。
このように、図９（ａ）に示すＩ／Ｆ ＬＳＩ１２は、各ＤＲＡＭに共通に必要とされるＣＬＫ分配回路９３やバッファ９４を備えており、それによって、各ＤＲＡＭの構成を簡略化できる。
ここで、バッファ９２ａの遅延時間をｔａ’、ＣＬＫ分配回路９３ａの遅延時間をｔｂ’、バッファ９４ａの遅延時間をｔｃ’とし、貫通電極１チップ分の遅延時間を３ｐｓとする。すると、Ｉ／Ｆ ＬＳＩ１２にＣＬＫが入ってから、フリップフロップ群９５−１に到着するまでの時間は、ｔａ’＋ｔｂ’＋ｔｃ’＋３ｐｓであり、フリップフロップ群９５−２に到着するまでの時間は、ｔａ’＋ｔｂ’＋ｔｃ’＋６ｐｓで表される。また、その差は３ｐｓで一定である。
このように、図９（ａ）のＩ／Ｆ ＬＳＩ１２を用いると、各ＤＲＡＭのフリップフロップ群９５−１，９５−２に入力されるＣＬＫの時間差は一定となる。つまり、図９（ａ）に示すＩ／Ｆ ＬＳＩ１２は、ＤＲＡＭ６の特性ばらつきの影響を受けること無く分配できるので、ばらつきの発生が望ましくないＣＬＫのような信号の伝送に有効である。
次に、図１０（ａ）及び（ｂ）を参照して、本発明の第３の実施の形態に係るメモリシステムについて説明する。図１０において、図１と同一のものには同一の参照符号を付してある。
図１０のメモリシステムが図１のものと異なる点は、ＤＲＡＭ積層体１００が、Ｉ／Ｆ ＬＳＩ１２を有していない点、及び、チップセット１０２とＤＲＡＭ積層体との間が一種のポイント・トゥ・ポイント接続（１対多接続）で接続されている点である。つまり、本実施の形態に係るメモリシステムでは、各ＤＲＡＭ積層体１００が、ＣＯＣ ＤＲＡＭ６とインタポーザ７とからなり、チップセット１０２の各ボールに全ＤＲＡＭ積層体１００の対応するボールが接続されている。また、チップセット１０２とＣＯＣ ＤＲＡＭ６とは、Ｉ／Ｆ ＬＳＩ１２を介することなく直接信号の授受を行う。
チップセット１０２とＤＲＡＭ積層体１００とを結ぶ信号線は、全線、特性インピーダンスをＺ０に設定している。また、これらの信号線には、終端抵抗が接続されている。終端抵抗については、このメモリシステムの動作とともに後述する。
チップセット１０２とＤＲＡＭ積層体１００との間で授受される信号には、双方向信号であるＤＱ，ＤＱＳや、単方向信号であるＣＡ，ＣＬＫ等がある。これら信号は、チップセットとＤＲＡＭとの間で直接授受される信号なので、いわゆるプロトコル信号ではない。信号のデータレートは、ＤＲＡＭのデータレートを１．６Ｇｂｐｓとすると、１．６Ｇｂｐｓである。積層するＤＲＡＭは、システムとして、１チャンネルあたり８バイトとすると、×６４ビット構成が望ましい。図１０は、１チャンネル構成の場合を示している。
次に、本実施の形態のメモリシステムの動作と終端抵抗の付け方（終端の方法）について説明する。
まず、チップセット１０２から、ＣＯＣ ＤＲＡＭ６ａに書き込む場合について述べる。
チップセット１０２から、６４ｂｉｔのＤＱ信号、２５ｂｉｔ程度のＣＡ信号等が出力されるとする。このとき、チップセット１０２の一つのボールが、２つのＣＯＣ ＤＲＡＭ６ａ及び６ｂにつながっているので、同一の信号が、ＣＯＣ ＤＲＡＭ６ａだけでなく、ＣＯＣ ＤＲＡＭ６ｂにも入力される。そこで、チップセット１０２は、別の互いに独立するボールからＣＯＣ ＤＲＡＭ６ａ，６ｂに対して、制御信号を出力する。その結果、ＣＯＣ ＤＲＡＭ６ａは、チップセットからのＤＱ信号等を取り込み、ＣＯＣ ＤＲＡＭ６ｂは取り込まない。
各信号線の終端は、ＤＲＡＭ積層体１００ａと１００ｂの両方に遠端終端を設けることにより行われる。遠端終端を設ける場所としては、ＣＯＣ ＤＲＡＭ６が考えられる。各ＤＲＡＭに持たせても良いし、一番上のＤＲＡＭに設置しても良い。ＤＲＡＭ内に終端を設けると、終端抵抗のオン／オフ動作が容易に制御できる。
遠端終端を設置する別の場所として、インタポーザ７のＳｉ部１０が考えられる。この場合、Ｓｉ部１０に若干のＭＯＳトランジスタの作成が必要となる。信号線の遠端終端から先は、ＣＯＣ ＤＲＡＭ６のみが接続されており、その配線の長さは０．４ｍｍ程度なので、信号インテグリティの劣化は実質上無い。また、ＤＲＡＭに終端抵抗を持たせる必要が無いので、ＤＲＡＭの負担が小さく、熱発散も容易となる。
さらに遠端終端の別の設置場所として、インタポーザ７のＰＣＢ部１１が考えられる。信号線の遠端終端から先は、インタポーザ７のＳｉ部１０とＣＯＣ ＤＲＡＭ６のみが接続されており、その配線長さは０．５ｍｍ程度なので、上記と同様信号インテグリティの劣化は実質上無い。また、ＤＲＡＭに終端抵抗を持たせる必要が無いので、ＤＲＡＭの負担が小さく、熱発散も容易となる。なお、この場合は、終端抵抗をオフできるようにすることは難しいが、読み出し時に、ＣＯＣ ＤＲＡＭ６の出力ドライバとしてオープンドレイン型のドライバを用いれば特に問題はない。
チップセット１０２から、ＣＯＣ ＤＲＡＭ６ｂに書き込む場合も上記同様に行われる。
次に、ＣＯＣ ＤＲＡＭ６ａからデータを読み出す場合について述べる。
チップセット１０２から、ＣＡ信号等がＣＯＣ ＤＲＡＭ６ａに供給される。このＣＡ信号等は、書き込みの場合と同様にＣＯＣ ＤＲＡＭ６ｂにも供給されるが、制御信号により取り込みが阻止される。ＣＯＣ ＤＲＡＭ６ａは、チップセット１０２から供給された信号を解読し、対応するアドレスからデータを読み出す。ＣＯＣ ＤＲＡＭ６ａから読み出されたデータは、チップセット１０２へ送られ、取り込まれる。また、チップセット１０２へ送られたデータは、チップセット１０２のボールを介してＣＯＣ ＤＲＡＭ６ｂ側へ伝送される。そのため、ＣＯＣ ＤＲＡＭ６ｂ側での終端が必須である。また、望ましくは、ＣＯＣ ＤＲＡＭ６ａのドライバのオン抵抗をＺ０に合わせておくとよい。また、ＣＯＣ ＤＲＡＭ６ａのドライバがプッシュプル型の場合は、図１０に示したＣＯＣ ＤＲＡＭ６ａ側の終端は不要である。
ＣＯＣ ＤＲＡＭ６ｂからデータを読み出す場合も、上記と同様にして行われる。
本実施の形態に係るメモリシステムによれば、図１のメモリシステムと同様の効果が得られる。さらに、本実施の形態のメモリシステムは、Ｉ／Ｆ ＬＳＩを持たないので、図１のメモリシステムに比べ低消費電力化と低コスト化が可能となる。また、チップセット１０２のボール数を削減できる。
次に、図１１を参照して、本発明の第４の実施の形態に係るメモリシステムに説明する。
図１１のメモリシステムは、図１０のメモリシステムと基本的に同じであるが、チップセット１０３と各ＣＯＣ ＤＲＡＭ６とが１対１で信号の授受を行う点で異なっている。つまり、チップセット１０３が、ＣＯＣ ＤＲＡＭ６ａ用の端子とＣＯＣ ＤＲＡＭ６ｂ用の端子とを別々に備えている。
チップセット１０３の一つのボールから、ＣＯＣ ＤＲＡＭ６ａとインタポーザ７ａからなるＤＲＡＭ群１００ａのみに信号線が接続され、別のボールから、ＣＯＣ ＤＲＡＭ６ｂとインタポーザ７ｂからなるＤＲＡＭ群１００ｂのみに信号線が接続されている。信号としては、双方向信号であるＤＱ，ＤＱＳや、単方向信号であるＣＡ，ＣＬＫ等がある。これらは、チップセットとＤＲＡＭとの間で直接授受される信号であるので、いわゆるプロトコル信号ではない。
チップセット１０３とＤＲＡＭ群１００ａ，１００ｂの間は、ポイント・トゥ・ポイント接続であり、全線の特性インピーダンスをＺ０に設定している。信号のデータレートは、ＤＲＡＭのデータレートを１．６Ｇｂｐｓとすると、１．６Ｇｂｐｓである。積層するＤＲＡＭは、１チャンネルあたり８バイトとすると、×６４ｂｉｔ構成が望ましい。図１１のメモリシステムは、２チャンネル構成である。
次に図１１のメモリシステムの動作と終端抵抗の付け方について説明する。
まず、チップセット１０３から、ＣＯＣ ＤＲＡＭ６ａに書き込む場合について述べる。チップセット１０３から、６４ｂｉｔのＤＱ信号、２５ｂｉｔ程度のＣＡ信号等が出力される。
終端法は、ＤＲＡＭ群１００ａに遠端終端を設ける。遠端終端を設ける場所としては、図１０の説明で述べたように３通りが考えられる。また、望ましくは、チップセット１０３のドライバのＯＮ抵抗を伝送線の特性インピーダンスに合わせておくのが良い。
チップセット１０３から、ＣＯＣ ＤＲＡＭ６ｂに書き込む場合も同様である。
この場合、ＣＯＣ ＤＲＡＭ６ａ及び６ｂは互いに独立に動作できる。即ち、２チャンネル動作が可能である。
次に、ＣＯＣ ＤＲＡＭ６ａからデータを読み出す場合について述べる。チップセット１０３から、ＣＡ信号等がＣＯＣ ＤＲＡＭ６ａに供給される。ＣＯＣ ＤＲＡＭ６ａでは信号を解読し、対応するアドレスからデータを読み出す。読み出されたデータは、チップセット１０３へ伝送され、取り込まれる。そのため、チップセット１０３に終端抵抗を設ける。また、望ましくは、ＣＯＣ ＤＲＡＭ６ａのドライバのオン抵抗をＺ０に合わせておくとよい。また、ＣＯＣ ＤＲＡＭ６ａのドライバがプッシュプル型のドライバの場合は、図１１に示したＣＯＣ ＤＲＡＭ６ａ側の終端は不要である。
ＣＯＣ ＤＲＡＭ６ｂからデータを読み出す場合も、上記と同様にして行われる。
本実施の形態のメモリシステムによれば、図１０のメモリシステムと同様の効果が得られる。さらに、２チャンネル動作が可能なので、システム性能をさらに向上できる。
図１２（ａ）及び（ｂ）は、図１０及び図１１に示すメモリシステムにおけるインタポーザ７の半田ボール１２０への信号の割り振り例を説明するための図である。図１２（ａ）はＤＲＡＭ積層体１００の縦断面図、図１２（ｂ）は平面透視図である。なお、インタポーザの配線層数は、配線の混雑度等を考慮して決定される。
図１０や図１１のシステム構成の場合、ＤＱやＣＡ等の信号種別毎に、チップセットとＣＯＣ ＤＲＡＭ６との間で信号の授受が行われるので、それらの信号のスキューが小さいことが望ましい。そのため、インタポーザ７に信号が入ってから、ＣＯＣ ＤＲＡＭ６に信号が到達するまでの時間を信号種別毎に一致させることは高速化に有利である。従って、同一属性の信号を、インタポーザ７の中心を中心とする同心円上にある（又は近い）ボールに割り当てる。例えば、図１２（ｂ）の例では、一番半径の大きい円に沿って黒丸印で示すボールにＤＱを割り当て、その内側の円に沿って白丸印で示すボールに、ＤＱを捕まえるためのＤＱＳ信号を割り当てる。また、ＣＡ信号と、ＣＡ信号を捕まえるためのＣＬＫ信号とは、ＤＱＳ信号用の円の一つ内側の円に沿って黒丸印のボールに割り当てる等である。このようにインタポーザ７のボールに信号を割り当てることにより、チップセット１０２又は１０３からの信号がインタポーザ７のボールに入るまでの遅延時間を信号種別毎に揃えることができ、小さなスキューで、チップセット１０２又は１０３とＣＯＣ ＤＲＡＭ６との間の信号の授受が可能となる。
図１３は、図１２（ｂ）の右上部の拡大図である。図１３には、ボールの割り振りと、ＣＡ信号及びＣＬＫ信号用のボールと、ＣＯＣ ＤＲＡＭ６の貫通電極１７の端子１３０との配線接続例とを示している。図１３からの理解されるように、ＣＡ信号及びＣＬＫ信号用のボールと端子１３０とは、全て略等しい長さで結線されている。他の信号線の配線も同様に、略等しい長さにすることができる。
次に、図１４（ａ）及び（ｂ）を参照して、第５の実施の形態に係るメモリシステムについて説明する。第１乃至４に係るメモリシステムは、インタポーザ７の平面サイズがＣＯＣ ＤＲＡＭ６のそれより大きいものであったが、本実施の形態に係るメモリシステムは、インタポーザの平面サイズがＣＯＣ ＤＲＡＭのそれと同程度のものである。これは、ＣＯＣ ＤＲＡＭの構成が、×８ビット程度の場合等、信号数が少ない場合に適している。
図４のメモリシステムは、マザーボード１４２と、マザーボード１４２上に搭載されたチップセット１４３及び複数のＤＲＡＭ積層体１４４とを有している。
各ＤＲＡＭ積層体１４４は、４チップのＤＲＡＭが積層されたＣＯＣ ＤＲＡＭ１４０と、インタポーザ１４１とが積層されている。
各ＣＯＣ ＤＲＡＭ１４０が×８ビット構成で、１チャンネルが６４ビットの場合、８個のＤＲＡＭ積層体１４４を一組として使用する。図１４は、２チャンネル構成の例を示しており、８個×２列のＤＲＡＭ積層体１４４を有している。ＤＲＡＭ積層体の列は、チップセット１４３から一方向に遠ざかるように並べられる。
インタポーザ１４１としては、Ｓｉインタポーザ又はＰＣＢインタポーザが利用できる。ＣＯＣ ＤＲＡＭの貫通電極のピッチを最小４０μｍ程度にする場合は、Ｓｉインタポーザを用いる。その場合、Ｓｉインタポーザは、マザーボード１４２にフリップチップ接続されるか、同じ大きさのＰＣＢ（図示せず）にフリップチップ接続され、ＰＣＢの半田ボールを用いてマザーボードに接続される。ＳｉインタポーザとＰＣＢの組み合わせを用いる場合は、その組み合わせ全体をインタポーザとみなせる。
一方、ＣＯＣ ＤＲＡＭの貫通電極のピッチが０．８ｍｍ程度の場合は、ＰＣＰインタポーザが利用できる。この場合、ＣＯＣ ＤＲＡＭとＰＣＢインタポーザ１４１をフリップチップ接続し、ＰＣＢインタポーザ１４１とマザーボードを半田ボールで接続する。あるいは、ＣＯＣ ＤＲＡＭをマザーボードにフリップチップ接続してもよい。
チップセット１４３とＣＯＣ ＤＲＡＭ１４０との間のＤＱ，ＤＱＳ信号伝送は、図示したようなフライ・バイ方式で接続された信号線を用いて行われる。即ち、チップセット１４３とＤＲＡＭ積層体１４４との間で送受される６４ビットのＤＱ，ＤＱＳ信号のうち、最初の８ビット分が、ＤＲＡＭ積層体１４４ａ１，１４４ｂ１とやり取りされ、次に８ビット分が、ＤＲＡＭ積層体１４４ａ２，１４４ｂ２とやり取りされ、最終の８ビット分が、ＤＲＡＭ積層体１４４ａ８，１４４ｂ８とやり取りされる。これらの信号線は、マザーボード１４２の特性インピーダンスがＺ０の場合、遠端にＺ０より低い値の終端抵抗Ｒ１で終端される。終端抵抗Ｒ１は、伝送線に負荷が接続されるため、容量が増え、実効特性インピーダンスが下がるので、その実効特性インピーダンスに合わせればよい。
チップセット１４３とＣＯＣ ＤＲＡＭ１４０間のＣＡ信号伝送は、図示したようなフライ・バイ方式で接続され、ＤＱ，ＤＱＳ信号と直交する信号線を用いて行われる。１コピー分のＣＡ信号が、ＤＲＡＭ積層体１４４ａ１，１４４ａ２，・・・，１４４ａ８とやり取りし、別の１コピー分が、ＤＲＡＭ積層体１４４ｂ１，１４４ｂ２，・・・，１４４ｂ８とやり取りする。ＣＡ信号を捕まえるためのＣＬＫも同様の信号線により伝送される。これらの信号線は、マザーボード１４２の特性インピーダンスがＺ０の場合は、遠端にＺ０より低い値の終端抵抗Ｒ２で終端する。
ここで、ＤＱ信号及びＣＡ信号のいずれも、マザーボード１４２を走るメインバスからＣＯＣ ＤＲＡＭへと分岐される。そのスタブ長が長いと、そこでの反射が大きくなり、信号のインテグリティが悪化する、従って、いずれの信号線とも、スタブ長は２ｍｍ程度以下が望ましい。
次に、図１４のメモリシステムの動作について説明する。
まず、チップセット１４３から、ＣＯＣ ＤＲＡＭ１４０ａに書き込む場合について述べる。
チップセット１４３から、ＤＱ信号、ＣＡ信号出力される。ここで、チップセット１４３のドライバのＯＮ抵抗は、それぞれのメインバスの実効特性インピーダンスＲ１，Ｒ２に合わせておくことが望ましい。
ＣＯＣ ＤＡＲＭ１４０ａは、チップセット１４３からのコマンド信号を解読し、対応するアドレスにデータを書き込む。
ＣＯＣ ＤＲＡＭ１４０ｂへの書き込みも、上記と同様に行われる。
次に、ＣＯＣ ＤＲＡＭ１４０ａからデータを読み出す場合について述べる。
チップセット１４３から、ＣＡ信号が出力される。ＣＯＣ ＤＲＡＭ１４０ａは、チップセット１４３からのコマンド信号を解読し、対応するアドレスからデータを読み出す。読み出されたデータは、チップセット１４３へ伝送され、取り込まれる。読み出し時には、チップセット１４３に終端抵抗を持たせることが望ましい。その値は、Ｒ１である。
ＣＯＣ ＤＲＡＭ１４０ｂからデータを読み出す場合も上記と同様である。
本実施の形態に係るメモリシステムによれば、Ｉ／Ｆ ＬＳＩも不要で、インタポーザに伝送線構造を持たせる必要もなく、信号のデータレートもＤＲＡＭのスピードと同じで、Ｎ倍化された高速部分がないので、実装設計が安価にできる。
図１５は、図１４のメモリシステムのＣＯＣ ＤＲＡＭ１４０の貫通電極の配置について検討するための図である。図１５において、大きい丸は、インタポーザ１４１のボールの位置を示し、小さい黒丸は、ＣＯＣ ＤＲＡＭ１４０の貫通電極の位置を示す。ＣＯＣ ＤＲＡＭ１４０の貫通電極を設置できる位置は、図５を参照して説明したような制限があり、ここでは、チップ周辺部に形成されている。
マザーボード１４２からインタポーザ１４１のボールに入った信号は、ＣＯＣ ＤＲＡＭ１４０の貫通電極位置まで、横方向に走らなければならない。そのための配線がスタブとなる。図１５に示す例では、配線１５０や１５１の長さが３ｍｍ以上に長くなっており、高速伝送向きではない。
そこで、図１４のメモリシステムでは、図１６に示すように、ＣＯＣ ＤＲＡＭ１４０の貫通電極を配置する。即ち、チップ周辺部のみならず、チップのセンタライン等の周辺回路領域にも設置するようにする。このように、ＣＯＣ ＤＲＡＭ１４０の貫通電極を配置することにより、各貫通電極が接続されるインタポーザ１４１のボールまでの距離、即ちスタブ長を短くしている。また、ＶＤＤやＧＮＤに接続される貫通電極は、それらが割り当てられる半田ボール１６０や１６１の真上に貫通電極を設ける。あるいは、ＶＤＤやＧＮＤに割り当てる半田ボール１６２や１６３のできるだけ近くに貫通電極を設けて太い配線で接続する。この場合、貫通電極同士を接続してもよい。
図１６の例では、貫通電極のピッチが０．８ｍｍ程度と大きいので、インタポーザ１４１として、ＰＣＢを用いることが可能で、コスト低減が可能となる。
図１７は、図１４のメモリシステムに適用可能なＣＯＣ ＤＲＡＭ１４０の貫通電極配置の他の例である。図１６の例と異なる点は、ＣＯＣ ＤＲＡＭ１４０の貫通電極を極力センタラインに設置した点である。現在のＤＲＡＭは、パッドの大部分がセンタラインに設置されている場合が多いため、そのレイアウト構成を活用でき、設計期間の短縮が可能となる。もちろん、スタブ長が短くできていることは言うまでもない。
この場合には、貫通電極のピッチが最小４０μｍ程度と小さいので、インタポーザ１４１として、Ｓｉインタポーザを用いることが必要である。
図１８は、図１７に示す貫通電極配置を持つＣＯＣ ＤＲＡＭ１４０と、それが積層されたＳｉインターポーザ１４１の構造を示す縦断面図である。図１８において、電源関係の貫通電極は、インタポーザ１４１とＣＯＣ ＤＲＡＭ１４０とを貫通している。また、信号用の貫通電極は、インタポーザ１４１の貫通電極とＣＯＣ ＤＲＡＭ１４０の貫通電極の位置は必ずしも一致していない。
ＰＣＢインタポーザを用いた場合も、図１８と同様な構成となる。
次に、図１９（ａ）及び（ｂ）を参照して、本発明の第６の実施の形態に係るメモリシステムについて説明する。
本実施の形態に係るメモリシステムが、図１４のメモリシステムと異なっている点は、インタポーザ１４１に代えてＳｉインタポーザ兼Ｉ／Ｆ ＬＳＩ１９０を備えている点である。即ち、４チップのＤＲＡＭが積層されたＣＯＣ ＤＲＡＭ１４０と、Ｓｉインタポーザ兼Ｉ／Ｆ ＬＳＩ１９０とが積層されて、ＤＲＡＭ積層体１９３が構成されている。
図１９には、ＰＣＢ１９１が示されているが、これは信頼性確保のために設けられたものであって、特性上は特に必要ではない。
マザーボード１４２上に、チップセット１４３と、複数のＤＲＡＭ積層体が、図１４と同様の配列及び接続で並べられている。チップセット１４３とＣＯＣ ＤＲＡＭ１４０の間のＤＱ，ＤＱＳ信号伝送は、最初の８ビット分が、ＤＲＡＭ積層体１９３ａ１，１９３ｂ１と行われ、次の８ビット分が、ＤＲＡＭ積層体１９３ａ２，１９３ｂ２と行われ、最終の８ビット分が、ＤＲＡＭ積層体１９３ａ８，１９３ｂ８と行われる。接続方法は、図示したようなフライ・バイ方式であり、チップセット１４３とＣＯＣ ＤＲＡＭ１４０との間に、Ｓｉインタポーザ兼Ｉ／Ｆ ＬＳＩ１９０が介在する。各信号線は、マザーボード１４２の特性インピーダンスがＺ０の場合は、ＤＱ系メインバスの遠端にＺ０より低い値の終端抵抗Ｒ３を接続して終端すればよい。この終点抵抗Ｒ３の値は、伝送線に負荷（Ｓｉインタポーザ兼Ｉ／Ｆ ＬＳＩ１９０）が接続されるため、容量が増え、実効特性インピーダンスが下がるので、その実効特性インピーダンスに合わせればよい。
チップセット１４３とＣＯＣ ＤＲＡＭ１４０との間のＣＡ信号伝送は、１コピー分が、ＤＲＡＭ積層体１９３ａ１，１９３ａ２，・・・，１９３ａ８と行われ、別の１コピー分が、ＤＲＡＭ群１９３ｂ１，１９３ｂ２，・・・，１９３ｂ８と行われる。ＣＡ信号を捕まえるためのＣＬＫも同様である。接続方法は、図示したようなフライ・バイ方式で、ＤＱ，ＤＱＳ信号用の信号線と直交している。これらの信号の場合も、チップセット１４３とＣＯＣ ＤＲＡＭ１４０の間に、Ｓｉインタポーザ兼Ｉ／Ｆ ＬＳＩ１９０が介在する。マザーボード１４２の特性インピーダンスがＺ０の場合は、ＣＡ系メインバスの遠端にＺ０より低い値の終端抵抗Ｒ４で終端すればよい。
本実施の形態に係るメモリシステムでは、ＤＱ、ＣＡ信号用のいずれの配線も、マザーボード１４２を走るメインバスからＳｉインタポーザ兼Ｉ／Ｆ ＬＳＩ１９０へ分岐され、図１４のように、ＣＯＣ ＤＲＡＭまで直接配線されないので、そのスタブ長が短い。従って、このメモリシステムは、高速化が可能である。
次に図１９のメモリシステムの動作について説明する。
まず、チップセット１４３から、ＣＯＣ ＤＲＡＭ１４０ａに書き込む場合について述べる。
チップセット１４３から、ＤＱ信号、ＣＡ信号等が出力される。ここで、チップセット１４３のドライバのオン抵抗は、それぞれのメインバスの実効特性インピーダンスに合わせておくことが望ましい。
Ｓｉインタポーザ兼Ｉ／Ｆ ＬＳＩ１９０ａは、チップセット１４３から入力される信号をバッファリングし、ＣＯＣ ＤＲＡＭ１４０ａへ出力する。ＣＯＣ ＤＲＡＭ１４０ａは、Ｓｉインタポーザ兼Ｉ／Ｆ ＬＳＩ１９０ａからのコマンド信号を解読し、対応するアドレスにデータを書き込む。ここで、Ｓｉインタポーザ兼Ｉ／Ｆ ＬＳＩ１９０ａとＣＯＣ ＤＲＡＭ１４０ａとの間は、終端は不要である。
ＣＯＣ ＤＲＡＭ１４０ｂへの書き込みも、上記と同様に行われる。
次に、ＣＯＣ ＤＲＡＭ１４０ａからデータを読み出す場合について述べる。
チップセット１４３から、ＣＡ信号等が出力される。チップセット１４３から出力されたＣＡ信号等は、Ｓｉインタポーザ兼Ｉ／Ｆ ＬＳＩ１９０ａを経て、ＣＯＣ ＤＲＡＭ１４０ａに供給される。ＣＯＣ ＤＲＡＭ１４０ａは、コマンド信号を解読し、対応するアドレスからデータを読み出す。読み出されたデータは、Ｓｉインタポーザ兼Ｉ／Ｆ ＬＳＩ１９０ａを経て、チップセット１４３送られ、取り込まれる。従って、読み出し時には、チップセット１４３に終端抵抗Ｒ３を持たせることが望ましい。読み出し時も、Ｓｉインタポーザ兼Ｉ／Ｆ ＬＳＩ１９０ａとＣＯＣ ＤＲＡＭ１４０ａ間は、終端は不要である。
ＣＯＣ ＤＲＡＭ１４０ｂからデータを読み出す場合も同様である。
本実施の形態に係るメモリシステムによれば、Ｓｉインタポーザ兼Ｉ／Ｆ ＬＳＩ１９０で、一旦信号を切るので、スタブ長が短くなり、高速動作が可能になる。また、ＣＯＣ ＤＲＡＭ１４０の積層数（ＤＲＡＭチップ数）が増えても、メインバスの負荷は、Ｓｉインタポーザ兼Ｉ／Ｆ ＬＳＩ１９０のみで変わらないので、大容量化と高速化を両立できる。さらに、Ｓｉインタポーザ兼Ｉ／Ｆ ＬＳＩ１９０のサイズが大きい場合でも、スタブ長を短くできる。
図２０は、図１９のメモリシステムのＤＲＡＭ積層体における、ＣＯＣ ＤＲＡＭの貫通電極と、Ｓｉインタポーザ兼Ｉ／Ｆ ＬＳＩの貫通電極及びボールとの位置関係の一例を示す図である。
図２０において、大きい丸はＳｉインタポーザ兼Ｉ／Ｆ ＬＳＩのボール、小さい白丸は、Ｓｉインタポーザ兼Ｉ／Ｆ ＬＳＩの貫通電極、小さい黒丸は、ＣＯＣ ＤＲＡＭの貫通電極である。
ＣＯＣ ＤＲＡＭの貫通電極は、図５を参照して説明したように、チップ周辺や、チップのセンタライン等の周辺回路領域にも設置できるので、それらの領域に設置している。また、ＶＤＤやＧＮＤに割り当てるボールの真上に、Ｉ／Ｆ ＬＳＩとＣＯＣ ＤＲＡＭの貫通電極が設けられている。信号に割り当てられるボールの真上にはＩ／Ｆ ＬＳＩの貫通電極が設置されている。
以上のように貫通電極を設けることによって、電源、ＧＮＤ電位は、最短の直線で、Ｓｉインタポーザ兼Ｉ／Ｆ ＬＳＩ１９０とＣＯＣ ＤＲＡＭ１４０に供給されるので安定な電源供給が可能になる。
図２１は、図１９のメモリシステムのＤＲＡＭ積層体における、ＣＯＣ ＤＲＡＭの貫通電極と、Ｓｉインタポーザ兼Ｉ／Ｆ ＬＳＩの貫通電極及びボールとの位置関係の他の例を示す図である。図２０と大きく異なる点は、ＣＯＣ ＤＲＡＭ１４０の貫通電極を極力センタラインに設置した点である。現在のＤＲＡＭは、パッドの大部分がセンタラインに設置されている場合が多いので、現在のＤＲＡＭチップのレイアウト構成を活用でき、設計期間の短縮が可能となる。
図２２は、図１９、図２０又は図２１のＤＲＡＭ積層体の縦断面構造を示す図である。図２２において、電源関係の貫通電極は、Ｓｉインタポーザ兼Ｉ／Ｆ ＬＳＩ１９０とＣＯＣ ＤＲＡＭ１４０を貫通している。また、信号の貫通電極は、Ｓｉインタポーザ兼Ｉ／Ｆ ＬＳＩ１９０とＣＯＣ ＤＲＡＭ１４０とで独立して設けられ、Ｓｉインタポーザ兼Ｉ／Ｆ ＬＳＩ１９０の中で論理回路等を介して互いに接続されている。なお、Ｓｉインタポーザ兼Ｉ／Ｆ ＬＳＩ１９０の中での接続は、ＤＱ等については双方向信号であるので双方向に行われている。
以上の説明で判るように、マザーボード１４２から分岐して、Ｓｉインタポーザ兼Ｉ／Ｆ ＬＳＩ１９０に入るスタブ長は短い。
次に、図２３（ａ）及び（ｂ）を参照して本発明の第７の実施の形態に係るメモリシステムについて説明する。
図２３のメモリシステムは、メインバスのスピードをＮ倍速、例えば４倍速にしたメモリシステムである。このメモリシステムは、４〜８個のＤＲＡＭチップが積層されたＣＯＣ ＤＲＡＭ２３１と、それと同様の平面サイズを持つインタポーザ（Ｓｉインタポーザ兼Ｉ／Ｆ ＬＳＩ２３２及びＰＣＢ２３５）とが積層されたＤＲＡＭ積層体２３４を複数備える。また、このメモリシステムは、これらＤＲＡＭ積層体２３４を搭載するマザーボード２３３と、マザーボード上に搭載されたチップセット２３０とを備える。
ＣＯＣ ＤＲＡＭは×３２ビット構成であり、１チャンネルが６４ビットの場合は、図（ｂ）に示すようにＤＲＡＭ積層体２３４（２３４ａ１，２３４ａ２）を２個一組として並置する。複数組のＤＲＡＭ積層体２３４は、チップセット２３０から遠ざかるように一方向に沿って並べられる。図２３（ｂ）は、４組のＤＲＡＭ積層体２３４の例を示している。
Ｓｉインタポーザ兼Ｉ／Ｆ ＬＳＩ２３２は、図２３（ａ）に示すように、同じ平面サイズのＰＣＢ２３５とフリップチップ接続され、ＰＣＢ２３５の半田ボールを用いてマザーボード２３３に接続される。この場合、Ｓｉインタポーザ２３２とＰＣＢ２３５との組み合わせをインタポーザと見なせる。あるいは、Ｓｉインタポーザ兼Ｉ／Ｆ ＬＳＩ２３２は、マザーボード２３３に直接フリップチップ接続で搭載されてもよい。
チップセット２３０とＣＯＣ ＤＲＡＭ２３１との間のＤＱ，ＤＱＳ信号伝送は、フライ・バイ方式で接続された信号線を用いて行われる。即ち、チップセット２３０は、ＤＱ，ＤＱＳ信号のうち８ビット分を４倍速で、ＤＲＡＭ積層体２３４ａ１−２３４ｄ１とやり取りし、残りの８ビット分を同じく４倍速で、ＤＲＡＭ積層体２３４ａ２−２３４ｄ２とやり取りする。
ＤＱ，ＤＱＳ信号用の信号線は、マザーボード２３３の配線の特性インピーダンスがＺ０の場合、メインバスの遠端にＺ０より低い値の終端抵抗Ｒ５を接続することにより終端される。この終端抵抗Ｒ５の値は、伝送線に負荷が接続されるため、容量が増え、実効特性インピーダンスが下がるので、その実効特性インピーダンスに合わせればよい。
チップセット２３０とＣＯＣ ＤＲＡＭ２３１との間のＣＡ信号伝送は、ＤＱ，ＤＱＳ信号用の信号線と同じくフライ・バイ方式の信号線により行われる。また、この信号線は、ＤＱ，ＤＱＳ信号用の信号線と平行に設けられる。チップセット２３０は、ＣＡ信号の１コピー分を、ＤＲＡＭ群２３４ａ１−２３４ｄ１とやり取りし、別の１コピー分を、ＤＲＡＭ群２３４ａ２−２３４ｄ２とやり取りする。ＣＡ信号を捕まえるためのＣＬＫも同様である。
ＣＡ信号用の信号線は、マザーボード２３３の特性インピーダンスがＺ０の場合、遠端にＺ０より低い値の終端抵抗Ｒ６を接続することにより終端される。
ＤＱ信号用及びＣＡ信号用のいずれの信号線も、マザーボード２３３を走るメインバスから各ＣＯＣ ＤＲＡＭ２３１に向かい分岐される。その分岐によるスタブ長が長いとそこでの信号反射が大きくなり、信号インテグリティが悪くなる。本実施の形態に係るメモリシステムでは、Ｓｉインタポーザ兼Ｉ／Ｆ ＬＳＩ２３２がＣＯＣ ＤＲＡＭ２３１とメインバスとの間に挿入されているので、スタブ長が短く、高い信号インテグリティを実現できる。
次に図２３のメモリシステムの動作について説明する。
まず、チップセット２３０から、ＣＯＣ ＤＲＡＭ２３１ａに書き込む場合について述べる。
チップセット２３０から、ＤＱ信号、ＣＡ信号等が出力される。ここで、チップセット２３０のドライバのオン抵抗は、それぞれのメインバスの実効特性インピーダンスに合わせておくことが望ましい。
Ｓｉインタポーザ兼Ｉ／Ｆ ＬＳＩ２３２ａは、チップセット２３０からの入力信号をバッファリング、あるいは、スピード変換等を実施して、ＣＯＣ ＤＲＡＭ２３１ａへ出力する。ここで、Ｓｉインタポーザ兼Ｉ／Ｆ ＬＳＩ２３２ａとＣＯＣ ＤＲＡＭ２３１ａ間は、終端は不要である。
ＣＯＣ ＤＲＡＭ２３１ａは、入力されたコマンド信号を解読し、対応するアドレスにデータを書き込む。
他のＣＯＣ ＤＲＡＭ２３１ｂ等に書き込む場合も、上記と同様である。
次に、ＣＯＣ ＤＲＡＭ２３１ａからデータを読み出す場合について述べる。
チップセット２３０から、ＣＡ信号等が出力される。Ｓｉインタポーザ兼Ｉ／Ｆ ＬＳＩ２３２ａは、チップセット２３０からのＣＡ信号等をＣＯＣ ＤＲＡＭ２３１ａへ出力する。ＣＯＣ ＤＲＡＭ２３１ａは、入力されたコマンド信号を解読し、対応するアドレスからデータを読み出す。読み出されたデータは、Ｓｉインタポーザ兼Ｉ／Ｆ ＬＳＩ２３２ａを経て、チップセット２３０へ送られ、取り込まれる。従って、読み出し時には、チップセット２３０に終端抵抗を持たせることが望ましい。その値は、メインバスの実効特性インピーダンスに等しい値（Ｒ５又はＲ６）である。読み出し時も、Ｓｉインタポーザ兼Ｉ／Ｆ ＬＳＩ２３２ａとＣＯＣ ＤＲＡＭ２３１ａとの間は、終端は不要である。
他のＣＯＣ ＤＲＡＭ２３１ｂ等からデータを読み出す場合も、上記と同様である。
本実施の形態に係るメモリシステムによれば、Ｓｉインタポーザ兼Ｉ／Ｆ ＬＳＩ２３２で、一度信号を切るので、スタブ長が短くなり、高速動作が可能である。また、ＣＯＣ ＤＲＡＭのＤＲＡＭチップ数を増加させても、メインバスの負荷は、Ｓｉインタポーザ兼Ｉ／Ｆ ＬＳＩ２３２のみで変わらないので、大容量化と高速化の両立を図ることができる。さらに、ＤＲＡＭのビット構成が大きくなって、Ｓｉインタポーザ兼Ｉ／Ｆ ＬＳＩ２３２のサイズが大きくなった場合でも、スタブ長を短くできる。
図２４（ａ）、（ｂ）に、本発明の第８の実施の形態に係るメモリシステムを示す。このメモリシステムは、×１６ビット構成のＣＯＣ ＤＲＡＭ２４１を複数備えている点で図２３のメモリシステムと異なっている。
詳述すると、このメモリシステムは、マザーボード２３３と、マザーボード上に搭載されたチップセット２４０と、複数のＤＲＡＭ積層体２４４とからなる。
各ＤＲＡＭ積層体２４４は、積層された８〜１６個のＤＲＡＭチップと、Ｓｉインタポーザ兼Ｉ／Ｆ ＬＳＩ２４２と、ＰＣＢ２４５とを含む。Ｓｉインタポーザ兼Ｉ／Ｆ ＬＳＩ２４２はＰＣＢ２４５にフリップチップ接続され、ＰＣＢ２４５はマザーボードに半田ボールで接続される。ＰＣＢ２４５は、必ずしも必要ではなく、Ｓｉインタポーザ兼Ｉ／Ｆ ＬＳＩ２４２を直接マザーボードにフリップチップ接続するようにしてもよい。
ＤＲＡＭ積層体２４４は、１チャンネルが６４ビットであるとすると、４個一組（図では、０．５チャンネル分の２個のみ示す。）で用いられ、記憶容量に応じて複数組のＤＲＡＭ積層体がＣＯＣチップセット２４０から遠ざかるように一方向に並べて配置される。各組の４個のＤＲＡＭ積層体２４４は、チップセット２４０に対して、実質的に等距離にある。
チップセット２４０とＳｉインタポーザ兼Ｉ／Ｆ ＬＳＩ２４２との間の信号伝送線は、ポイント・トゥ・ポイント接続である。マザーボード２３３中の配線は、特性インピーダンスＺ０で行う。隣り合うＳｉインタポーザ兼Ｉ／Ｆ ＬＳＩ２４２間の信号伝送線も、ポイント・トゥ・ポイント接続である。これらの間でもマザーボード２３３中では、特性インピーダンスＺ０で配線を行う。各ポイント・トゥ・ポイント接続の伝送線の受信側は、終端抵抗Ｚ０で終端し、ドライバ側は、ソース抵抗Ｚ０で整合させる。こうして、ポイント・トゥ・ポイント接続部の伝送信号は反射を抑えられ、良好な信号インテグリティが得られる。
Ｓｉインタポーザ兼Ｉ／Ｆ ＬＳＩ２４２とＣＯＣ ＤＲＡＭ２４１との間の信号伝送は、ＣＯＣ ＤＲＡＭ２４１に形成された貫通電極２４６を介してなされる。図２４（ａ）には、各ＣＯＣ ＤＲＡＭ２４１について貫通電極が１本しか示されていないが、ＤＱ、電源等ように必要な本数分だけ設けられる。信号として、ＤＱ信号、ＤＱＳ信号、ＣＡ信号、ＣＬＫ等があり、種類毎に信号の授受を行われる。これらの信号用の配線は、全て同じトポロジーでなされている。このため、各信号のスキューはほとんど発生しない。また、ＣＯＣ ＤＲＡＭ２４１の貫通電極の長さも、８チップ積層の場合で０．４ｍｍ程度と短いので、この部分の伝送部は、集中定数とみなせ、終端抵抗は不要である。従って、Ｓｉインタポーザ兼Ｉ／Ｆ ＬＳＩ２４２とＣＯＣ ＤＲＡＭ２４１間の信号伝送線に波終端抵抗が不要であるので、低消費電力動作が可能となる。
次に、本実施の形態に係るメモリシステムの動作について説明する。
まず、チップセット２４０から、ＣＯＣ ＤＲＡＭ２４１ａに書き込む場合について述べる。
チップセット２４０から、ＤＱ信号、ＣＡ信号等の情報を含むプロトコル信号がＳｉインタポーザ兼Ｉ／Ｆ ＬＳＩ２４２ａに供給される。Ｓｉインタポーザ兼Ｉ／Ｆ ＬＳＩ２４２ａは、プロトコルに従ってチップセット２４０からの信号を解読し、ＣＯＣ ＤＲＡＭ２４１ａへ、ＣＡ信号、ＤＱ信号、ＣＬＫ等を出力する。ＣＯＣ ＤＲＡＭ２４１ａは、入力されたＣＡ信号等に従い、対応するアドレスにデータを書き込む。
ＣＯＣ ＤＲＡＭ２４１ｂに書き込む際は、チップセット２４０から出力されたプロトコル信号が、Ｓｉインタポーザ兼Ｉ／Ｆ ＬＳＩ２４２ａを介して、Ｓｉインタポーザ兼Ｉ／Ｆ ＬＳＩ２４２ｂに伝送される。Ｓｉインタポーザ兼Ｉ／Ｆ ＬＳＩ２４２ｂは、プロトコルに従って入力された信号を解読し、ＣＯＣ ＤＲＡＭ２４１ｂへ、ＣＡ信号、ＤＱ信号、ＣＬＫ等を出力する。ＣＯＣ ＤＲＡＭ２４１ｂは、Ｓｉインタポーザ兼Ｉ／Ｆ ＬＳＩ２４２ｂからの信号に従い、対応するアドレスにデータを書き込む。
他のＣＯＣ ＤＲＡＭ２４１ｃ等への書き込みも上記と同様にして行われる。
次に、ＣＯＣ ＤＲＡＭ２４１ａからデータを読み出す場合について述べる。
チップセット２４０から、ＣＡ信号等の情報を含むプロトコル信号がＳｉインタポーザ兼Ｉ／Ｆ ＬＳＩ２４２ａに供給される。Ｓｉインタポーザ兼Ｉ／Ｆ ＬＳＩ２４２ａは、プロトコルに従って入力される信号を解読し、ＣＯＣ ＤＲＡＭ２４１ａへ、ＣＡ信号、ＣＬＫ等を出力する。ＣＯＣ ＤＲＡＭ２４１ａは、Ｓｉインタポーザ兼Ｉ／Ｆ ＬＳＩ２４２ａからの信号に従い、対応するアドレスからデータを読み出す。読み出されたデータは、Ｓｉインタポーザ兼Ｉ／Ｆ ＬＳＩ２４２ａに取り込まれ、Ｓｉインタポーザ兼Ｉ／Ｆ ＬＳＩ２４２ａから、プロトコル信号としてチップセット２４０へ伝送される。
ＣＯＣ ＤＲＡＭ２４１ｂからデータを読み出す場合は、チップセット２４０からのＣＡ信号等の情報を含むプロトコル信号がＳｉインタポーザ兼Ｉ／Ｆ ＬＳＩ２４２ａを介してＳｉインタポーザ兼Ｉ／Ｆ ＬＳＩ２４２ｂに供給される。Ｓｉインタポーザ兼Ｉ／Ｆ ＬＳＩ２４２ｂは、プロトコルに従って入力された信号を解読し、ＣＯＣ ＤＲＡＭ２４１ｂへ、ＣＡ信号、ＣＬＫ等を出力する。ＣＯＣ ＤＲＡＭ２４１ｂは、入力された信号に従い、所定のアドレスからデータを読み出す。読み出されたデータは、Ｓｉインタポーザ兼Ｉ／Ｆ ＬＳＩ２４２ｂに取り込まれ、Ｓｉインタポーザ兼Ｉ／Ｆ ＬＳＩ２４２ｂからＳｉインタポーザ兼Ｉ／Ｆ ＬＳＩ２４２ａを介して、プロトコル信号としてチップセット２４０に伝送される。
他のＣＯＣ ＤＲＡＭ２４１ｃ等からデータを読み出す場合も、上記と同様にして行われる。
本実施の形態に係るメモリシステムによれば、ＣＯＣ ＤＲＡＭ２４１のビット構成を小さくし、かつプロトコル信号のデータレートが高くしたので、Ｓｉインタポーザ兼Ｉ／Ｆ ＬＳＩ２４２のサイズを、ＣＯＣ ＤＲＡＭ２４１と同等にでき、伝送線構造のインタポーザが不要となる。また、各接続がポイント・トゥ・ポイント接続であるので、高速動作が可能である。
次に、図２５を参照して、上述した第５乃至第８の実施の形態に係るメモリシステムに適用可能なＣＯＣ ＤＲＡＭ及びＩ／Ｆ ＬＳＩの積層方法について説明する。ただし、上述したメモリシステムのＩ／Ｆ ＬＳＩは、貫通電極を有するものであったが、ここで説明するのは、貫通電極を持たない（持たせるのが難しい）Ｉ／Ｆ ＬＳＩを含む積層体の積層方法である。
まず、図２５（ａ）に示すように、表面側に貫通電極２５２が設けられたＤＲＡＭコア２５３−１を、接着物２５１を用いて支持体２５０に接続固定する。
次に、ＤＲＡＭコア２５３−１を裏面側から研削し、貫通電極が露出するまで薄くする。それから、露出した貫通電極に貫通電極端子２５４を付け、図２５（ｂ）に示す状態とする。これで一層のＤＲＡＭチップが形成された状態である。
その後、ＤＲＡＭコア２３５−１と同様の別のＤＲＡＭコア２５３−２を貫通電極端子２５４が形成されたＤＲＡＭコア２３５−1に積層し、図２５（ｃ）のようにする。その後、ＤＲＡＭコア２３５−２の裏面を貫通電極が露出するまで削り、貫通電極端子を付ける。
以後、ＤＲＡＭコアの積層、研削、及び貫通電極端子形成の各工程を繰り返し、所望の層数だけＤＲＡＭチップを形成する。
その後、図２５（ｄ）に示すように、貫通電極を設けていないＩ／Ｆ ＬＳＩ２５６をフェースアップの状態で、最後に形成されたＤＲＡＭの貫通電極端子と接続、積層する。
それから、図２５（ｅ）に示すように支持体２５０を取り去り、接着物２５１を剥離する。
最後に、積層体の上面側の貫通電極にフリップチップ接続端子２５７等を設ける。
図２５の積層方法により製造された積層体における信号の流れについて説明する。
フリップチップ接続端子２５７に入った信号は、貫通電極２５８を介して、一端Ｉ／Ｆ ＬＳＩ２５６に入る。Ｉ／Ｆ ＬＳＩ２５６に入った信号は、Ｉ／Ｆ ＬＳＩ２５６の中で論理演算処理等され、貫通電極２５９に出力され、貫通電極２５９を介して各ＤＲＡＭ２５３に供給される。
ＣＯＣ ＤＲＡＭ２５３から出力される信号は、上記と逆の経路を辿る。
このように、図２５の積層方法により製造された積層体では、ＣＯＣ ＤＲＡＭの上面側から入力された信号が、一旦、その裏面側のＩ／Ｆ ＬＳＩに導かれるため、信号の伝送距離が長くなる。しかし、ＣＯＣ ＤＲＡＭの厚さは１枚５０μｍ程度であるので、遅延、反射等が特に問題となることはない。従って、このような積層方法を利用することにより、Ｉ／Ｆ ＬＳＩに貫通電極を設けるのが、難しい場合であっても、ＣＯＣ ＤＲＡＭを用いたメモリシステムを構築することができる。
次に、図２６を参照して、ＣＯＣ ＤＲＡＭ、Ｉ／Ｆ ＬＳＩ及びインタポーザを積層する方法について説明する。なお、この方法は、図２５で説明した方法のように支持体は使用しない。
まず、図２６（ａ）に示すように、支持体の役目を果たすＩ／Ｆ ＬＳＩ２５６に、その表面側に貫通電極２５２とそれに接続された貫通電極端子２６０を設けたＤＲＡＭコア２５３−１を接続固定する。
続いて、ＤＲＡＭコア２５３−１を裏面側から研削し、貫通電極が露出するまで薄くする。そして、露出した貫通電極に貫通電極端子２５４を付け、図２６（ｂ）の状態とする。
その後、貫通電極端子２５４が形成されたＤＲＡＭコア２５３−１の下面に、ＤＲＡＭコア２５３−１と同様のＤＲＡＭコア２５３−２を積層し、図２６（ｃ）の状態とする。それから、ＤＲＡＭコア２５３−２を裏面側から研削し、貫通電極が露出するまで薄くする。そして、露出した貫通電極に貫通電極端子を付ける。
以降、所望の総数のＤＲＡＭチップを積層するまで上記工程を繰り返す。
その後、図２６（ｄ）に示すように、表面側に貫通電極を設けたインタポーザ２６４を、最下層のＤＲＡＭチップに積層し、ＤＲＡＭチップ側に形成された貫通電極端子とインタポーザ２６４の貫通電極とを接続する。
最後に、インタポーザ２６４を裏面側から研削し、貫通電極が露出するまで薄くし、露出した貫通電極にフリップチップ接続端子２６１を設け、図２６（ｅ）に示す状態とする。なお、インタポーザ２６４が不要の場合には、最下層のＤＲＡＭチップ２５３−３の露出した貫通電極にフリップチップ接続端子を設ける用にもできる。
次に、図２６の積層方法により製造された積層体における信号の流れについて説明する。
フリップチップ接続端子２６１に入った信号は、貫通電極２６２を介して、Ｉ／Ｆ ＬＳＩ２５６に入る。Ｉ／Ｆ ＬＳＩ２５６に入った信号は、Ｉ／Ｆ ＬＳＩ２５６の中で、論理信号処理されるなどして、貫通電極２６３に出力される。貫通電極２６３に出力された信号は、各ＤＲＡＭチップに供給される。
ＣＯＣ ＤＲＡＭ２５３から出力される信号は、上記の経路とは逆の経路を辿る。
図２６の方法によれば、図２５の方法に比べて支持体の剥離工程が省けるので、剥離工程においてチップに割れが生じる恐れを低減することができる。
図２５の方法により製造した積層体の場合と同様、図２６の方法により製造された積層体のＣＯＣ ＤＲＡＭの厚さは１枚５０μｍ程度なので、下面側に入力された信号を上面側のＩ／Ｆ ＬＳＩを介して各ＤＲＡＭチップに供給するようにしても、遅延、反射等が特に問題となることない。従って、このような積層方法を利用することにより、Ｉ／Ｆ ＬＳＩに貫通電極を設けるのが、難しい場合であっても、インタポーザ及びＣＯＣ ＤＲＡＭを用いたメモリシステムを構築することができる。
本発明の第１の実施の形態に係るメモリシステムの構成を示す図であって、（ａ）は縦断面構成図、（ｂ）は平面構成図である。 図１のメモリシステムに用いられるＤＲＡＭ積層体の左半分を示す図である。 図１のメモリシステムにおいてインタポーザがＰＣＢを必要とする理由を説明するための図である。 図１のメモリシステムに用いられるインタポーザの詳細な構成を説明するための図である。 図１のメモリシステムに含まれるＣＯＣ ＤＲＡＭにおいて貫通電極を設置できる場所を説明するための図である。 図１のメモリシステムにおける、Ｓｉインタポーザ、Ｉ／Ｆ ＬＳＩ及びＣＯＣ ＤＲＡＭにそれぞれ形成された貫通電極の位置関係を説明するための図である。 本発明の第２の実施の形態に係るメモリシステムの構成を示す図である。 図１及び図７のメモリシステムに共通の、Ｉ／Ｆ ＬＳＩの配置方法について説明するための図であって、（ａ）はフェースアップ、（ｂ）はフェースダウンの場合を示す図である。 図１及び図７のメモリシステムに用いられるＩ／Ｆ ＬＳＩの構成を説明するための図であって、（ａ）はその回路構成図、（ｂ）は比較のための一般的な回路構成図である。 本発明の第３の実施の形態に係るメモリシステムの構成を示す図であって、（ａ）は縦断面構成図、（ｂ）は平面構成図である。 本発明の第４の実施の形態に係るメモリシステムの構成を示す図であって、（ａ）は縦断面構成図、（ｂ）は平面構成図である。 図１０及び図１１に示すメモリシステムにおけるインタポーザのボールへの信号の割り振りを説明するための図であって、（ａ）は縦断面構成図、（ｂ）は平面構成図である。 図１２（ｂ）の右上部分における、インタポーザのボールへの信号の割り振り、及びボールとＣＯＣ ＤＲＡＭの貫通電極端子との接続の詳細例を示す図である。 本発明の第５の実施の形態に係るメモリシステムの構成を示す図であって、（ａ）は縦断面構成図、（ｂ）は平面構成図である。 図１４のＣＯＣ ＤＲＡＭの貫通電極の配置に関する検討を行うための図である。 図１４のＣＯＣ ＤＲＡＭの貫通電極の配置、及びそれら貫通電極とボールとの接続を説明するための図である。 図１４のＣＯＣ ＤＲＡＭの貫通電極の他の配置、及びそれら貫通電極とボールとの接続を説明するための図である。 図１７の貫通電極配置のＣＯＣ ＤＲＡＭとそれが積層されるＳｉインタポーザとの構造を示す縦断面構成図である。 本発明の第６の実施の形態に係るメモリシステムの構成を示す図であって、（ａ）は縦断面構成図、（ｂ）は平面構成図である。 図１９のメモリシステムにおけるＣＯＣ ＤＲＡＭ及びＩ／Ｆ ＬＳＩそれぞれ設けられた貫通電極とＩ／Ｆ ＬＳＩのボールとの位置関係を示す図である。 図１９のメモリシステムにおけるＣＯＣ ＤＲＡＭ及びＩ／Ｆ ＬＳＩそれぞれ設けられた貫通電極とＩ／Ｆ ＬＳＩのボールとの位置関係の他の例を示す図である。 図１９、図２０あるいは図２１のＤＲＡＭ積層体の構成を示す縦断面構成図である。 本発明の第７の実施の形態に係るメモリシステムの構成を示す図であって、（ａ）は縦断面構成図、（ｂ）は平面構成図である。 本発明の第８の実施の形態に係るメモリシステムの構成を示す図であって、（ａ）は縦断面構成図、（ｂ）は平面構成図である。 （ａ）乃至（ｆ）は、図１４、図１９、図２３及び図２４に示すメモリシステムに適用可能なＣＯＣＤＲＡＭ及びＩ／Ｆ ＬＳＩの積層方法を説明するための図である。 （ａ）乃至（ｅ）は、図１４、図１９、図２３及び図２４に示すメモリシステムに適用可能なＣＯＣＤＲＡＭ、Ｉ／Ｆ ＬＳＩ及びインタポーザの積層方法を説明するための図である。 従来のメモリシステム構成を示す概略図。
符号の説明
１ａ，１ｂ ＤＩＭＭ
２ａ，２ｂ，９２，９４−１，９４−２ バッファ
３ａ，３ｂ，６−１，６−２，７０，９１−１，９１−２ ＤＲＡＭチップ
４，１０２，１０３，１４３，２３０，２４０ チップセット
５，１４２，２３３ マザーボード
６，６ａ，６ｂ，１４０，１４０ａ，１４０ｂ，２３１，２４１ｄ ＣＯＣ ＤＲＡＭ
７ａ，７ｂ，１４１，１４１ａ，１４１ｂ，２６４ インタポーザ
８，８ａ，８ｂ Ｓｉ基板部
９，９ａ，９ｂ，３１ 絶縁層部
１０，１０ａ，１０ｂ、３０ Ｓｉ（シリコン）部
１１，１１ａ，１１ｂ，１９１ａ，１９１ｂ ＰＣＢ部
１２，１２ａ，１２ｂ，９０，２５６ Ｉ／Ｆ ＬＳＩ
１４ａ，１４ｂ，１００ａ，１００ｂ，１４４ａ，１４４ａ１，１４４ａ８，１４４ｂ，１４４ｂ１，１４４ｂ８，１９３ａ，１９３ａ１，１９３ａ８，１９３ｂ，１９３ｂ１，１９３ｂ８，２３４ａ，２３４ａ１，２３４ａ２，２３４ｂ，２３４ｃ，２３４ｄ，２３４ｄ１，２３４ｄ２，２４４ａ，２４４ａ１，２４４ａ２，２４４ｂ，２４４ｃ，２４４ｄ，２４４ｄ１，２４４ｄ２ ＤＲＡＭ積層体
１５ａ，１５ｂ，３４，４２，４５，１５０，１５１ 配線
１６，１６ａ，１６ｂ，３８ ＧＮＤレファレンスプレーン
１７，１７ａ，１７ｂ，１７−１，１７−１ａ，１７−２，１７−２ａ，２２，２６，３３，３５，３７，４３，４８，５２，５３，５６，７６，８５，８６，２４６ａ，２５２，２５８，２５９，２６２，２６３ 貫通電極
２０，２４，４０，４４，４６，５０，５４，５９，７５，７７，１６０，１６１，１６２，１６３ 半田ボール
２１，２５，４１，４７，５１，５５，６０ ビア
２３ 論理回路
３２，３６ フリップチップ電極
４９ ＧＮＤレファレンス線
５７ ＶＤＤプレーン
５８ ＶＤＤ線
７１ メモリセルアレイ
７２ 周辺回路領域
７３ チップ周辺領域
７８ カップリングコンデンサ
８０ 小型高周波コネクタ
８５、８６ 信号群
９３−１，９３−２ ＣＬＫ分配回路
９５−１，９５−２ フリップフロップ群
１３０ 端子
１９０，１９０ａ，１９０ｂ，２３２，２４２ Ｓｉインタポーザ兼Ｉ／Ｆ ＬＳＩ
２５０ 支持体
２５１ 接着物
２５３−１，２５３−２，２５３−３，２５３−４ ＤＲＡＭコア
２５４ 貫通電極端子
２５７ フリップチップ接続端子
２６０ 貫通電極端子

Claims (21)

  1. チップセットが搭載されたマザーボードと、当該マザーボードに実装され、かつ前記チップセットに接続されるメモリ部とを備える半導体集積回路装置において、
    前記メモリ部として複数のＤＲＡＭチップを互いに積層した積層ＤＲＡＭを用い、
    前記積層ＤＲＡＭを前記マザーボードに実装するためにインタポーザを用いる、
    ことを特徴とする半導体集積回路装置。
  2. 請求項１に記載の半導体集積回路装置において、
    前記インタポーザが前記積層ＤＲＡＭと前記チップセットとを電気的に接続する配線を含むシリコン部を有し、
    前記配線に対して電位基準を与えるレファレンスプレーンが、前記シリコン部よりも前記マザーボード寄りに形成されていることを特徴とする半導体集積回路装置。
  3. 請求項２に記載の半導体集積回路装置において、
    前記積層ＤＲＡＭと前記インタポーザとの間に前記積層ＤＲＡＭと前記チップセットとの間の信号授受を仲介するインタフェースＬＳＩをさらに備え、
    該インタフェースＬＳＩと前記チップセットとが、前記インタポーザ及び前記マザーボードを介してポイント・トゥ・ポイント接続されていることを特徴とする半導体集積回路装置。
  4. 請求項３に記載の半導体集積回路装置において、
    前記積層ＤＲＡＭ、前記インタフェースＬＳＩ及び前記インタポーザからなる組を複数備え、
    互いに隣接する組同士が前記マザーボードを介してポイント・トゥ・ポイント接続されていることを特徴とする半導体集積回路装置。
  5. 請求項２に記載の半導体集積回路装置において、
    前記インタポーザが前記シリコン部の下側に設けられた当該シリコン部と実質上同じサイズの印刷回路基板を有し、当該印刷回路基板に前記レファレンスプレーンが設けられていることを特徴とする半導体集積回路装置。
  6. 請求項５に記載の半導体集積回路装置において、
    前記印刷回路基板と前記マザーボードとが同軸タイプのコネクタで接続されていることを特徴とする半導体集積回路装置。
  7. 請求項３に記載の半導体集積回路装置において、
    前記インタフェースＬＳＩが貫通電極を有し、かつフェースアップであることを特徴とする半導体集積回路装置。
  8. 請求項３記載の半導体集積回路装置において、
    前記積層ＤＲＡＭに必要とされる共通論理回路を前記インタフェースＬＳＩに設けたことを特徴とする半導体集積回路装置。
  9. 請求項２に記載の半導体集積回路装置において、
    前記積層ＤＲＡＭと前記インタポーザとの組を複数備え、
    これら複数の組が前記チップセットにポイント・トゥ・ポイント接続又は共通接続されていることを特徴とする半導体集積回路装置。
  10. 請求項９に記載の半導体集積回路装置において、
    前記積層ＤＲＡＭと前記チップセットとの間で授受される信号の前記インタポーザが備える入出力端子への割り振りを、同一属性の信号毎に、前記積層ＤＲＡＭの中心軸を中心とする同心円状に行うようにしたことを特徴とする半導体集積回路装置。
  11. 請求項２に記載の半導体集積回路装置において、
    前記積層ＤＲＡＭ及び前記インタポーザからなる組を複数備え、
    これら複数の組が前記チップセットにフライ・バイ接続されるように、コマンドアドレス信号用メインバスとデータ信号用メインバスとが、各組の直下で直交するよう前記マザーボードに設けられ、
    前記コマンドアドレス信号用メインバス及びデータ信号用メインバスのそれぞれから各組の前記積層ＤＲＡＭまでのスタブ長が２ｍｍ以下にされている、
    ことを特徴とする半導体集積回路装置。
  12. 請求項１に記載の半導体集積回路装置において、
    前記インタポーザが、前記集積ＤＲＡＭと前記チップセットとの間の信号の授受を仲介するＳｉインタポーザ兼インタフェースＬＳＩであることを特徴とする半導体集積回路装置。
  13. 請求項１２に記載の半導体集積回路装置において、
    前記積層ＤＲＡＭ及び前記Ｓｉインタポーザ兼インタフェースＬＳＩからなる組を複数備え、
    これら複数の組が行列配置され、前記チップセットにフライ・バイ接続されるように、コマンドアドレス信号用メインバスとデータ信号用メインバスとが、各組が搭載される領域において直交するよう前記マザーボードに格子状に設けられている、
    ことを特徴とする半導体集積回路装置。
  14. 請求項１２に記載の半導体集積回路装置において、
    前記積層ＤＲＡＭ及び前記Ｓｉインタポーザ兼インタフェースＬＳＩからなる組を複数備え、
    これら複数の組が行列配置され、前記チップセットにフライ・バイ接続されるように、コマンドアドレス信号用メインバスとデータ信号用メインバスとが、各組の直下で平行となるよう前記マザーボードに平行に設けられている、
    ことを特徴とする半導体集積回路装置。
  15. 請求項１２に記載の半導体集積回路装置において、
    前記積層ＤＲＡＭ及び前記Ｓｉインタポーザ兼インタフェースＬＳＩからなる組を複数備え、
    これら複数の組が行列配置され、前記チップセットにもっとも近い行に属する組はそれぞれ前記チップセットにポイント・トゥ・ポイント接続され、
    残りの行に属する組は、各列毎に、互いに隣り合う組とポイント・トゥ・ポイント接続されている、
    ことを特徴とする半導体集積回路装置。
  16. 請求項１２乃至１５のいずれか一つに記載の半導体集積回路装置において、
    積層ＤＲＡＭとＳｉインタポーザ兼インタフェースＬＳＩの平面サイズが実質上同一である、
    ことを特徴とする半導体集積回路装置。
  17. 請求項１２から１６のいずれか一つに記載の半導体集積回路装置において、
    Ｓｉインタポーザ兼インタフェースＬＳＩが貫通電極を備えていない、
    ことを特徴とする半導体集積回路装置。
  18. 請求項１７に記載の半導体集積回路装置において、
    複数のＤＲＡＭチップを積層して前記積層ＤＲＡＭを作成する際に、前記Ｓｉインタポーザ兼インタフェースＬＳＩを支持体として利用するようにした、
    ことを特徴とする半導体集積回路装置。
  19. 請求項１乃至１８のいずれかに記載の半導体集積回路装置において、
    前記積層ＤＲＡＭが貫通電極を有し、当該貫通電極が前記複数のＤＲＡＭチップにおける周辺回路領域に設けられていることを特徴とする半導体集積回路装置。
  20. 請求項３，４，７，８，及び１２乃至１８のいずれかに記載の半導体集積回路装置において、
    前記インタフェースＬＳＩ又は前記Ｓｉインタポーザ兼インタフェースＬＳＩと前記積層ＤＲＡＭとの間の接続が無終端接続により行われている、
    ことを特徴とする半導体集積回路装置。
  21. 請求項１乃至１６のいずれか一つに記載の半導体集積回路装置において、前記インタポーザの上面に電源線と接地線との間に接続されたデカップリングコンデンサを備える、
    ことを特徴とする半導体集積回路装置。

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