CN101419966A - 半导体集成电路装置 - Google Patents

半导体集成电路装置 Download PDF

Info

Publication number
CN101419966A
CN101419966A CN200810170330.XA CN200810170330A CN101419966A CN 101419966 A CN101419966 A CN 101419966A CN 200810170330 A CN200810170330 A CN 200810170330A CN 101419966 A CN101419966 A CN 101419966A
Authority
CN
China
Prior art keywords
dram
signal
coc
interpolater
lsi
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN200810170330.XA
Other languages
English (en)
Inventor
西尾洋二
船场诚司
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Micron Memory Japan Ltd
Original Assignee
Elpida Memory Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Elpida Memory Inc filed Critical Elpida Memory Inc
Publication of CN101419966A publication Critical patent/CN101419966A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/64—Impedance arrangements
    • H01L23/66—High-frequency adaptations
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/16—Constructional details or arrangements
    • G06F1/18—Packaging or power distribution
    • G06F1/183—Internal mounting support structures, e.g. for printed circuit boards, internal connecting means
    • G06F1/184—Mounting of motherboards
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/16—Constructional details or arrangements
    • G06F1/18—Packaging or power distribution
    • G06F1/183—Internal mounting support structures, e.g. for printed circuit boards, internal connecting means
    • G06F1/185—Mounting of expansion boards
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/16—Constructional details or arrangements
    • G06F1/18—Packaging or power distribution
    • G06F1/183—Internal mounting support structures, e.g. for printed circuit boards, internal connecting means
    • G06F1/186—Securing of expansion boards in correspondence to slots provided at the computer enclosure
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/02—Disposition of storage elements, e.g. in the form of a matrix array
    • G11C5/025—Geometric lay-out considerations of storage- and peripheral-blocks in a semiconductor storage device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/6835—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49822—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49833—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers the chip support structure consisting of a plurality of insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/50—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor for integrated circuit devices, e.g. power bus, number of leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/6834—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used to protect an active side of a device or wafer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68368—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used in a transfer process involving at least two transfer steps, i.e. including an intermediate handle substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01004—Beryllium [Be]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/0102—Calcium [Ca]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01068—Erbium [Er]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19041—Component type being a capacitor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/30105—Capacitance
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3011—Impedance
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/14—Structural association of two or more printed circuits
    • H05K1/141—One or more single auxiliary printed circuits mounted on a main printed circuit, e.g. modules, adapters

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Engineering & Computer Science (AREA)
  • Human Computer Interaction (AREA)
  • Manufacturing & Machinery (AREA)
  • Dram (AREA)
  • Semiconductor Memories (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Memory System (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

本发明提供一种半导体集成电路装置。通过使用内插器将包括若干层叠式DRAM芯片的COC DRAM安装在主板上。该内插器包括Si单元和PCB。该Si单元包括Si基板和绝缘层单元，该绝缘层中安装了配线。该PCB包括用于在该Si单元中的配线的参考面。在芯片组和该COC DRAM之间的配线布局对每一种信号是相同的。因此，提供了一种使得高速操作、低功耗和大容量成为可能的存储系统。

Description

半导体集成电路装置
本申请是2004年12月24日提交的申请号为200410061540.7、发明名称为“半导体集成电路装置”之申请的分案申请。
本申请要求在先申请JP2003-428888的优先权，在这里结合它所公开的内容作为参考。
技术领域
本发明涉及一种半导体集成电路(IC)装置。特别地，本发明涉及一种包括层叠式动态随机存储器(层叠式DRAM)或片中片DRAM(COC DRAM)的半导体IC装置。
背景技术
图1示出了一种目前Joint Electron Device Engineering Council(JEDEC)在研究的存储系统的实例。
图1中所示的存储系统包括安装在主板(未示出)上的芯片组4，以及若干(这里示出了它们之中的两个)用于向/从芯片组4发送/接收信号的双嵌入内存模块(DIMM)1a和1b。缓冲器2a或2b以及若干(在这个例子里是8个)DRAM芯片3a或3b安装在DIMM 1a和1b中的每一个上。
芯片组4是与DIMM 1a的缓冲器2a相连的，而毗连的DIMM 1a和1b的缓冲器2a和2b是彼此相连的，以便在它们之间点对点地发送/接收信号。信号的数据传输速率估计大约为6.4至9.6Gbps。在芯片组4和DIMM 1a和1b中的每一个之间发送/接收的信号包括DQ(数据)信号和CA(命令地址)信号。这些信号是作为差分(differential)传输信号来传输的。传输这些信号需要大约150至200根信号线。
在DIMM 1a和1b中的每一个上，缓冲器2和每一个DRAM芯片3是通过使用取决于信号的类型的不同的方法来连接的。特别地，将点对点连接用于DQ信号(DQ信号和DQS(选通)信号)。其数据传输速率估计大约为1.6Gbps。另一方面，将飞越连接(fly-by connection)用于CA信号和CLK(时钟)信号。在飞越连接中，DRAM是安插在一个放置在模块基板上的主汇流排(main bus)上的，这样以便将该DRAM连接在主汇流排上。从缓冲器2引出的信号线的数目大约是200至250，包括用于差分传输信号和单端传输信号的那些。
通过考虑到用于信号球、VDD球、GND球和无连接的空间，如果球间距为0.8mm，就将缓冲器2的封装设置为大约21mm×21mm至25mm×25mm。
尽管没有在图1中示出，在点对点连接的接收侧提供了一个终端电阻。在飞越连接中，在最远端提供了一个终端电阻。
另一方面，为了达到IC的高集成度的目的，层叠若干IC芯片或大规模集成(LSI)芯片的技术已经被提出来了(例如，参见日本特开平6-291250号公报(文件1)；美国专利第6,133,640号(文件2)；PCT日本特表平9-504654号公报(文件3)；以及技术研究组合超先端电子技术开发机构的2002年度研究成果报告(the Research Achievementof 2002 by Association of Super-Advanced Electronics Technologies(ASET)(文件4))。
文件1说明了一种用通过贯穿电极来连接焊点的技术，该焊点用于具有相同属性的信号，例如地址信号。文件2说明了一种层叠存储器阵列电路以及控制器电路的技术。文件3说明了一种层叠存储器芯片以及接口LSI的技术。另外，文件4说明了一种通过使用Si内插器(interposer)来构成传输线的技术。
在图1中所示的已知存储系统中，在每个DIMM中，DRAM芯片之中每一个和缓冲器2之间的距离是各自不同的。因此，在这种存储系统中，缓冲器必须依照最远的DRAM芯片来操作，所以很难提高操作速度。通过使缓冲器能够执行同步处理等等，可以在一定程度上解决这个问题。但是，如果那样的话，会出现另一个问题，也就是，整个系统的性能降低而且成本上升。
而且，在已知的存储系统中，在每个DIMM中，CLK信号等的布局是不同于DQ信号的布局的，因而在每个DRAM芯片中，引起在CLK信号和DQS信号之间，在到达时间(传播时间)上的差分。以系统设计的观点，这个差分必须不超过一个时钟周期的15％，而如果时钟频率增长这就不能实现。
另外，在已知的存储系统中，必须在每根传输线中提供一个终端电阻，以致大量的电能被该终端电阻不利地消耗了。
还有，在已知的存储系统中，一个单片DRAM或一个层叠(2芯片)DRAM被用作为每一个DRAM。由于这种结构，存储容量增大时占用面积也增大。
上面提到的文件1至4一点也没公开该存储系统的整个配置，特别是内插器的配置、用于在层叠式DRAM中放置贯穿电极的方法或用于提供终端电阻的方法。
另外，在文件4中所述的技术中，绝缘层的厚度不小于10μm(比通常在LSI中使用的绝缘层厚10倍)。这样厚的绝缘层很难在普通LSI生产过程中制造。此外，在文件4中所示的具有12.5μm的宽度、1μm的厚度和10mm的长度的传输线的DC电阻Rdc，是Rdc＝(1/58e6)×(10e-3)/((1e-6)×(12.5e-6))＝14Ω。这个值对于使用大约50Ω的终端电阻的传输线来说有点太大了。
发明内容
鉴于上述已知技术的问题做出了本发明，本发明的目的是提供一种使高速操作、低功耗以及大容量成为可能的半导体集成电路装置。
为了达到该目的，本发明采用了一种层叠式DRAM结构(片中片(COC)DRAM结构)。在这种结构中，通过使用包括硅(Si)单元和印刷电路板(PCB)的内插器，改善了出现在芯片组和接口LSI(I/FLSI)之间的点对点连接的信号传输线中的特性阻抗的不匹配和在DC电阻方面的增长。
当将I/F LSI面朝上放置时，必须在I/F LSI中提供大约400个贯穿电极。由于提供这些贯穿电极的区域是有限的，在有的部分贯穿电极的间距为40μm左右。因此，很难直接连接I/F LSI和PCB，该I/F LSI和该PCB具有大约0.8μm的通路间距，因而需要作为内插器的硅，硅是I/F LSI的材料。即，为了信号(电极或接线端子)的间距转换需要一个Si内插器。
此外，通过倒装片(flip-chip)连接装置将Si内插器的下表面上的电极接线端连接在PCB上，该倒装片连接装置具有和Si内插器差不多相同的尺寸。而且，在PCB的下表面上提供焊球，并将该PCB连接在主板上。系统的可靠性由于这种结构而提高了。另外，可以将一组COC DRAM、I/F LSI、Si内插器以及PCB视为可以容易处理的一个单元。还有，通过在PCB中提供用于Si内插器中信号配线(wiring)的参考面，可以将在Si内插器中提供的配线的特性阻抗和DC电阻设定为适当的值。也就是，就电特性、可靠性以及易处理来说，PCB是至关重要的。Si内插器和PCB的组合可以视作为两层的内插器。
此外，为了达到上述目的，在本发明中，在I/F LSI和层叠式DRAM之间的每一个信号(例如，DQS信号和CLK信号)的配线布局是设定为相同的，以便消除信号延迟差。另外，去掉了每一个信号的终端电阻。
另外，为了减少DRAM芯片所占用的面积，采用了COC DRAM结构。在这种结构中，层叠了若干DRAM芯片，该芯片每一个大约厚50μm，这些DRAM芯片是通过贯穿电极来连接的。
特别地，根据本发明的一个方面，一个半导体集成电路装置包括一个其上安装了芯片组的主板；以及一个安装在该主板上，并连接在芯片组上的存储器单元。包括若干层叠的DRAM芯片的层叠式DRAM被用作为该存储器单元，内插器被用于将层叠式DRAM安装在主板上。
优选地，该内插器包括一个包括用于电连接层叠式DRAM和芯片组的配线的硅单元。与硅单元相比，给出配线的电势参考的参考面被放置得更接近主板。
该半导体集成电路装置可以进一步包括一个用于在层叠式DRAM和芯片组之间传递信号的发送/接收的接口LSI，该接口LSI是放置在层叠式DRAM和内插器之间的。通过经由内插器和主板的点对点连接来连接接口LSI和芯片组。
更进一步地，该内插器包括一个印刷电路板，该电路板是放置在硅单元的下面的并具有和硅单元大致相同的尺寸，而该参考面是放置在印刷电路板中的。
该半导体集成电路装置包括若干组，每一组包括层叠式DRAM和内插器。该若干组是通过点对点连接或共用连接与芯片组相连的。
该半导体集成电路装置包括若干组，每一组包括层叠式DRAM和内插器。将用于命令地址信号的主汇流排和用于数据信号的主汇流排这样放置在主板中，以便于紧接在每一组的下面，用于命令地址信号的主汇流排垂直于用于数据信号的那些主汇流排，以便该若干组通过飞越连接与芯片组相连。从用于命令地址信号和数据信号的主汇流排中的每一个到每一组的层叠式DRAM的短截线长度是2mm或更小。
作为替换，内插器可以是用于在层叠式DRAM和芯片组之间传递信号的发送/接收的Si内插器-接口LSI。
该半导体集成电路装置包括若干组，每一组包括层叠式DRAM和Si内插器-接口LSI。在主板上该若干组是以矩阵模式的方式排列的，而用于命令地址信号的主汇流排和用于数据的主汇流排是以网格图形的方式排列的，这样以便于在拥有每一组的区域中，用于命令地址信号的主汇流排垂直于用于数据信号的那些主汇流排，以便该若干组通过飞越连接与芯片组相连。
该半导体集成电路装置包括若干组，每一组包括层叠式DRAM和Si内插器-接口LSI。在主板中，该若干组是以矩阵模式的方式排列的，而用于命令地址信号的主汇流排和用于数据的主汇流排是平行地排列的，这样以便于在紧接在每一组下面的主汇流排互相平行，以便该若干组通过飞越连接与芯片组相连。
该半导体集成电路装置包括若干组，每一组包括层叠式DRAM和Si内插器-接口LSI。该若干组是以矩阵模式的方式排列的。在最接近芯片组的行中的组是通过点对点连接与芯片组相连的。而在属于其它行的组中，在每一条线上的毗连的组是通过点对点连接彼此相连的。
根据本发明，因为使用了层叠式DRAM，所以可以减小每一个信号的歪斜失真。而且，可以容易地实现每一根信号线的阻抗匹配，因为在层叠式DRAM和主板之间放置了内插器。因此，本发明可以提供一种能够执行高速操作的半导体集成电路装置(存储系统)。
此外，根据本发明，由于可以将层叠式DRAM看作为集总常数(lumped constant)，不需要在每个DRAM芯片中提供终端电阻。由于这种结构，与已知技术相比，可以降低终端电阻的数目，从而可以降低终端电阻的功耗。因此，本发明可以提供一种低功耗的半导体集成电路装置(存储系统)。
另外，根据本发明，由于使用了层叠式DRAM，所以可以通过增加层叠DRAM芯片的数目来增加存储器的容量。因此，本发明可以提供一种具有对于其占用面积来说很大的容量的半导体集成电路装置(存储系统)。
附图说明
图1是示出一种已知存储系统的配置的示意图；
图2A和2B示出了根据本发明的第一实施例的存储系统的配置，其中，图2A是纵截面图，图2B是平面图；
图3示出了在图2A和2B中所示的存储系统中使用的层叠式DRAM的左半部分；
图4是用于解释在图2A和2B中所示的存储系统中的内插器中提供PCB的原因的；
图5具体地说明了在图2A和2B中所示的存储系统中使用的内插器的配置；
图6说明了在图2A和2B中所示的存储系统中的COC DRAM中可以放置贯穿电极的区域；
图7说明了在图2A和2B中所示的存储系统中，在Si内插器中放置的贯穿电极、I/F LSI以及COC DRAM之间的位置关系；
图8示出了根据本发明的第二实施例的存储系统的配置；
图9A和9B说明了一种用于在图2A和图2B以及图8中所示的存储系统中安插I/F LSI的方法，其中，图9A示出了一个面朝上的放置，图9B示出了一个面朝下的放置；
图10A和10B说明了在图2A和图2B以及图8中所示的存储系统中使用的I/F LSI的配置，其中，10A是它的电路图，而图10B是用于对照的典型电路图；
图11A和11B示出了根据本发明第三实施例的存储系统的配置，其中，图11A是纵截面图，图11B是平面图；
图12A和12B示出了根据本发明第四实施例的存储系统的配置，其中，图12A是纵截面图，图12B是平面图；
图13A和13B说明了在图11A和11B以及图12A和12B中所示的存储系统中对内插器的球的信号分配，其中，图13A是纵截面图，图13B是平面图；
图14具体地说明了图13的上右部分，该部分示出了对内插器的球的信号分配，以及在COC DRAM的球和贯穿电极接线端之间的连接；
图15A和15B示出了根据本发明第五实施例的存储系统的配置，其中，图15A是纵截面图，图15B是平面图；
图16是关于考虑在图15A和图15B中所示的COC DRAM中的贯穿电极的放置的；
图17说明了在图15A和图15B中所示的COC DRAM中的贯穿电极的放置，以及该贯穿电极和球之间的连接；
图18说明了在图15A和图15B中所示的COC DRAM中的贯穿电极的放置以及该贯穿电极和球之间的连接的另一个实例；
图19是一个纵截面图，示出了包括以图18中所示的方式安插的贯穿电极的COC DRAM以及在其上堆叠COC DRAM的Si内插器的配置；
图20A和20B示出了根据本发明第六实施例的存储系统的配置，其中，图20A是纵截面图，图20B是平面图；
图21示出了在放置在图20A和20B中所示的存储系统中的COCDRAM和I/F LSI中的贯穿电极与I/F LSI的球之间的位置关系；
图22示出了在放置在图20A和20B中所示的存储系统中的COCDRAM和I/F LSI中的贯穿电极与I/F LSI的球之间的位置关系另一个实例；
图23是一个纵截面图，示出了在图20A和20B，或图21或图22中所示的层叠式DRAM的配置；
图24A和24B示出了根据本发明的第七实施例的存储系统的配置，其中，图24A是纵截面图，图24B是平面图；
图25A和25B示出了根据本发明的第八实施例的存储系统的配置，其中，图25A是纵截面图，图25B是平面图；
图26A至26F说明了一种用于层叠COC DRAM和I/F LSI的方法，该方法可以应用于图15A和15B、图20A和20B、图24A和24B以及图25A和图25B中所示的存储系统；以及
图27A至27E说明了一种用于层叠COC DRAM、I/F LSI以及内插器的方法，该方法可以应用于图15A和15B、图20A和20B、图24A和24B以及图25A和图25B中所示的存储系统。
具体实施方式
在下文中，将参考这些图来说明本发明的实施例。
图2A和2B示意地示出了根据本发明的第一实施例的一个存储系统(半导体集成电路(IC)装置)的配置，在其中图2A是纵截面图，而图2B是平面图。
图2A和2B中所示的存储系统包括一个安装在主板5上的芯片组4，以及若干(这里示出了它们中的两个)层叠式DRAM14a和14b。层叠式DRAM14a和14b中的每一个包括一个具有8至16个层叠DRAM芯片的片中片DRAM(COC DRAM)6a(6b)，并包括一个在其上层叠COC DRAM6a(6b)的接口LSI(I/F LSI)12a(12b)以及一个内插器7a(7b)，该内插器是放置在I/F LSI 12a(12b)的下面的，包括一个硅(Si)单元10a(10b)和一个印刷电路板(PCB)11a(11b)。
内插器7a(7b)的Si单元10a(10b)包括一个Si基板8a(8b)和一个绝缘层单元9a(9b)。内插器7a(7b)的Si单元10a(10b)和PCB 11a(11b)是通过倒装片连接装置来互相连接的。内插器7a(7b)的PCB 11a(11b)是通过使用焊球来与主板5相连的。
在芯片组4和I/F LSI 12a之间的信号传输是通过点对点连接来执行的。在主板5中，芯片组4和I/F LSI 12a是接有电线的，所以具有特性阻抗Z0。在内插器7a中，配线是通过在绝缘层单元9a中在水平方向上延伸的配线线(wiring line)15a来实现的。
同样，在I/F LSI 12a和12b之间的信号传输也是通过点对点连接来执行的。在主板5中，提供了一根在I/F LSI 12a和12b之间的信号线，以使特性阻抗为Z0。在内插器7b中，配线是通过在绝缘层单元9b中在水平方向上延伸的配线线15b来实现的。
给内插器7a和7b中的配线线15a和15b提供电势参考的GND参考面16a和16b被分别放置在PCB 11a和11b中。通过使用GND参考面16a和16b的功能，将配线线15a和15b中每一个的特性阻抗设定为Z0，并将它们的DC电阻设定为大约3Ω或更小。稍后将会详细地说明在内插器7中的配线线15和GND参考面16。
在上述方式中，在图2A和2B中所示的存储系统中的整个配线中，在点对点连接中的特性阻抗被设定为Z0。更进一步地，点对点连接的接收侧是通过终端电阻来终结的，而驱动侧是通过源电阻Z0来进行阻抗匹配的。结果，在点对点连接中的信号传输中，反射可以得到抑制并且可以获得良好的信号完整性。
在点对点连接中的信号是所谓的协议信号，包括像DQ信号和CA信号这样的信息，信号线的数目为150至200。在点对点连接中的信号是以比DRAM快4至6倍的数据传输速率来发送的。例如，当DRAM的数据传输速率为1.6Gbps时，点对点连接中的数据传输速率为6.4至9.6Gbps。顺便提一句，当1通道是8字节时，层叠式DRAM最好应该具有×64位结构。
在层叠式DRAM 14a和14b中的每一个中，在I/F LSI 12和COCDRAM6之间的信号传输是经由贯穿电极17来执行的，该贯穿电极17是在层叠方向(垂直方向)上贯穿COC DRAM6放置的。虽然在图2A和2B中仅示出了一个贯穿电极17，但是实际上为DQ、CA以及电源信号提供了所需数目的贯穿电极。这些信号包括通过彼此区分来发送/接收的DQ信号、DQS信号、CA信号、CLK信号，等等。但是，包括贯穿电极17在内的所有配线线具有相同的布局，因此很难产生每一个信号的歪斜失真(skew)。更进一步地，贯穿电极17的长度很短，在8芯片层叠中为大约0.4mm，该部分可以看作为一个集总常数电路。因此，不需要终端电阻。由于这种结构，当在I/F LSI 12和COC DRAM6之间发送信号的时候不存在终端电阻的功耗，所以可以实现低功耗的操作。
如上所述，信号是通过在芯片组4和I/F LSI 12a之间以及在毗邻的I/F LSI 12a和12b之间的点对点连接来发送/接收的。该数据传输速率为大约6.4至9.6Gbps。该信号包括差分传输协议信号，该协议信号包括像对存储器来说所需的DQ(数据)信号和CA(命令地址)信号这样的信息，信号线的数目大约为150至200。另一方面，在PCB 11上的球的数目大约是300至400，包括用于电源和接地(GND)的那些。球的总数是500至600，包括一个窗和无连接。在这里，当球间距为0.8mm的时候，PCB 11的尺寸大概是20mm×20mm。
另一方面，在I/F LSI 12和COC DRAM 6之间发送/接收的信号包括按信号的类型来发送/接收的DQ、CA以及CLK(时钟)信号。DQ信号的数据传输速率大约为1.6Gbps。在这里使用的信号线的数目大约是200至250，包括用于差分传输信号和单端传输信号的那些。
COC DRAM 6的尺寸大约是10mm×10mm，而I/F LSI 12的尺寸是对应地设定的。当将I/F LSI 12面朝上放置时，必须在I/F LSI 12提供大约400个贯穿电极，包括用于电源和GND的那些。
在I/F LSI 12中，用于提供贯穿电极的地方是有限的，因此有时贯穿电极的间距必须设置为大约40μm。因此，很难直接连接具有大约0.8mm的通路间距的I/F LSI 12和PCB 11。因为这个原因，将Si单元10放置在I/F LSI 12和PCB 11之间，该Si单元10充当用于转换信号线(配线线)的间距的内插器，由与I/F LSI 12相同的材料组成。
具有和Si单元10大致相同的尺寸的PCB 11，是通过倒装片连接与在Si单元10的下表面上的电极接线端相连的。PCB 11通过使用在它的下表面上形成的焊球来与主板5相连。由于这种结构，存储系统的可靠性得到了增强。更进一步地，包括COC DRAM 6、I/F LSI 12、Si单元10以及PCB 11的层叠式DRAM 14可以看作为一个可以容易地处理的单个封装。此外，由于在PCB 11中放置了用于给信号线提供电势参考的GND参考面16，可以将在Si单元10中提供的配线线15的特性阻抗和DC电阻设定为适当的值。这样，PCB 11使得改善的电特性、可靠性和易处理成为可能。
在内插器7中的配线线15的长度可以是大约10至15mm，所以使内插器7中的配线能够具有上述方式中的良好的传输特性是很重要的。
接下来，将说明图2A和2B中所示的存储系统的操作。
首先，将说明一个将芯片组4中的数据写入到COC DRAM 6a中的例子。芯片组4将一个包括像DQ信号和CA信号这样的信息的协议信号输出到I/F LSI 12a。I/F LSI 12a根据协议对来自芯片组4的信号进行解码，并将CA信号、DQ信号以及CLK信号等等输出到COC DRAM6a。然后，COC DRAM 6a根据从I/F LSI 12a输出的信号将该数据写入预定的地址。
当将数据写入COC DRAM 6a的时候，I/F LSI 12a将一个协议信号发送到I/F LSI 12b，I/F LSI 12b根据该协议对该信号进行解码并将CA信号、DQ信号以及CLK信号等等输出到COC DRAM 6b。结果，像COC DRAM 6a一样，COC DRAM 6b根据从I/F LSI 12b输出的信号将该数据写入预定的地址。
接下来，将说明一个从COC DRAM 6a读出数据的例子。
芯片组4将包括像CA信号这样的信息的协议信号提供给I/F LSI12a。I/F LSI 12a根据该协议对来自芯片组4的信号进行解码并将CA信号以及CLK信号等等输出到COC DRAM 6a。COC DRAM 6a响应来自I/F LSI 12a的CA信号等等，并从预定地址读出数据。I/F LSI 12a俘获该读出数据并将该数据作为协议信号输出到芯片组4。
当要从COC DRAM 6b读出数据的时候，芯片组4将包括像CA信号这样的信息的协议信号经由I/F LSI 12a提供给I/F LSI 12b。I/F LSI12b根据该协议对来自芯片组4的信号进行解码并将CA信号以及CLK信号等等输出到COC DRAM 6b。COC DRAM 6b响应来自I/F LSI 12b的CA信号等等，并从预定地址读出数据。I/F LSI 12b俘获该读出数据并将该数据作为协议信号经由I/F LSI 12a输出到芯片组4。
接下来，将参考图3来说明图2A和2B中所示的存储系统中使用的内插器7的原理。
图3是图2A和2B中所示的层叠式DRAM 14的左半部分的横截面图。
如上所述，内插器7的Si单元10包括Si基板8和绝缘层单元9。绝缘层单元9包括若干每一个具有1μm的厚度的绝缘层和在这些绝缘层之间的配线层。配线线15是通过在绝缘层单元9制作配线层的图案来形成的。而且，配线线15是经由隐蔽通路与放置在Si单元10的下表面上的接线端子电气连接的。例如，配线线15具有100μm的宽度，0.5μm的厚度。更进一步地，Si单元10包括一个贯穿Si基板8和绝缘层单元9放置并与配线线15相连的贯穿电极22。Si单元10的绝缘层单元9和配线线15具有可以通过普通LSI制造过程来实现的尺寸，因此适合于工业生产。
PCB 11中的参考面16(GND层平面)是与PCB 11的上表面相隔大约100μm放置的。GND参考面16与Si单元10的配线线15一起构成传输线结构。因为GND参考面16与配线线15之间的距离大于100μm，这个传输线结构的阻抗是大约50Ω。假定配线线15的长度为10mm，那么配线线15的DC电阻Rdc为：Rdc＝(1/58e6)×(10e-3)/((0.5e-6)×(100e-6))＝3.4Ω。通过调节配线线15的厚度和宽度，可以降低电阻Rdc。
在PCB 11的下表面上按大约800μm的间距放置了若干焊球。如上所述，这些焊球是与主板5相连并固定在其上的。
已经进入用于一个信号的焊球20的信号穿过PCB 11中的通路21并进入Si单元10。然后，经由在绝缘层单元9中延伸的配线线15将该信号发送到I/F LSI 12下面的预定的位置，接着经由贯穿Si单元10和I/F LSI 12放置的贯穿电极22将它输入到I/F LSI 12。已经进入I/FLSI 12的信号通过I/F LSI 12中的逻辑电路23，接着经由COC DRAM6的贯穿电极17到达每一个DRAM芯片。来自每一个DRAM芯片的信号沿着相反的路线前进，经由焊球20到达主板5。
GND电势被提供给焊球24，经由PCB 11中的通路25进入Si单元10，并经由贯穿电极26被提供给每一个DRAM芯片，该贯穿电极26是贯穿Si单元10、I/F LSI 12和COC DRAM 6放置的。也将该GND电势提供给PCB 11中的参考面(GND层平面)16。
接下来，将参考图4来说明在内插器7中提供PCB 11的必要性。
图4是一个包括仅有一个Si单元30的的内插器的层叠式DRAM的左半部分的横截面图。
Si单元30包括Si基板8和绝缘层单元31。绝缘层单元31包括若干每一个具有1μm的厚度的绝缘层，以及放置在这些绝缘层之间的配线线34和GND层平面38。将配线线34和GND参考面38中的每一个放置在不同的绝缘层之间。
更进一步地，该Si单元30包括一个贯穿Si基板8和绝缘层31放置并与配线线34相连的贯穿电极33，一个贯穿Si基板8、绝缘层31以及COC DRAM6放置并与GND参考面38相连的贯穿电极37，以及若干在Si单元30的下表面上的倒装片电极。
已经由用于一个信号的倒装片电极32进入Si单元30的信号通过Si单元30中的贯穿电极33和在绝缘层单元31中延伸的配线线34，并被输入到在I/F LSI 12中的贯穿电极35。进入I/F LSI 12的信号通过I/FLSI 12中的逻辑电路23并到达COC DRAM 6的贯穿电极17，被输入到每一个DRAM芯片。来自每一个DRAM芯片的信号沿着相反的路线向芯片组4前进，到达倒装片电极32。
GND电势被提供给倒装片电极36，进入Si单元30，提供给贯穿Si单元30、I/F LSI 12和COC DRAM 6放置的贯穿电极37，然后被提供给每一个DRAM芯片和GND参考面38。
在图4中所示的内插器中，配线线34连同GND参考面38一起构成了传输线结构。为了在这种结构中获得大约50Ω的特性阻抗，配线线34的尺寸必须是大约1μm宽，0.5μm厚。但是，在该情况下，假定配线线34的长度为10mm，那么它的DC电阻Rdc为：Rdc＝(1/58e6)×(10e-3)/((0.5e-6)×(1e-6))＝340Ω。这电阻对于传输线来说太大了。也就是说，对于工业生产来说很难制造这样一种内插器，通过仅使用该Si单元，其在合适的尺寸里具有同时满足优选的DC电阻和特性阻抗的传输线结构。
像图4中所示的Si单元30中那样，当将绝缘层单元放置在COCDRAM侧的时候，并当将Si基板放置在主板侧的时候，通过提供具有在Si单元30下面的参考面的PCB，可以构成如图3中所示的内插器7中那样的具有良好特性的传输线结构。但是，在那种情况下，由于将具有很大的相对介电常数εr(＝12)的Si基板8放置在配线线和参考面之间，如果该尺寸和图3中一样的话特性阻抗就会很小。
接下来，将参考图5来更具体地说明内插器7。
图5示出了内插器7的一个具体结构，并示出了像图3中那样的层叠式DRAM14的左半部分的横截面。与图3的不同之处是Si单元10的绝缘层单元9包括五个绝缘层；VDD线、GND线以及第一和第二信号线是放置在这些绝缘层之间的，以及提供了与其相连的贯穿电极或通路。
在图5中所示的内插器7中，已进入一个焊球40的信号通过PCB11中的通路41并进入Si单元10。通过在绝缘层单元9中延伸的配线线42将进入Si单元10的信号发送到在I/F LSI 12下面的预定位置，接着该信号到达贯穿Si单元10和I/F LSI 12放置的贯穿电极43。然后，该信号经由贯穿电极43进入I/F LSI 12，通过I/F LSI 12中的逻辑电路23，然后经由COC DRAM 6中的贯穿电极17到达每一个DRAM芯片。来自每一个DRAM芯片的信号沿着相反的路线前进，到达焊球40。
同样的，已进入焊球44的信号以相同的方式到达COC DRAM 6。然而，这个信号穿过一根配线线45，该配线线45是放置在与配线线42不同的配线层中的，是用来发送进入焊球40的信号的。通过在不同的配线层中提供配线线42和45，在每一配线层中的配线线的数目可以降低，可以简化布图。
虽然没有示出，进入在I/F LSI 12下面的焊球的信号也是沿着相同的路线前进的。但是，取决于贯穿Si单元10和I/F LSI 12放置的贯穿电极的位置，在绝缘层单元9中提供的配线可以是不必要的。
提供给焊球46的GND电势经由PCB 11中的通路47进入Si单元10，并经由贯穿Si单元10、I/F LSI 12以及COC DRAM 6放置的贯穿电极48被提供给每一个DRAM芯片。同样，将GND电势提供给PCB11中的GND参考面16和Si单元10中的GND参考线49。
将提供给焊球50的GND电势经由PCB 11中的通路51提供给GND参考面16，而且也经由Si单元10中的贯穿电极52提供给GND参考线49，该焊球50是放置在I/F LSI 12区域之外的区域的下面的。在这里可以用一个隐蔽通路来代替贯穿电极52。然而，稍后将会说明，当使用贯穿电极52的时候，可以在贯穿电极52和贯穿电极53之间连接一个去耦电容器。该去耦电容器可以放置在Si单元10的上表面。
提供给焊球54的VDD电势经由PCB 11中的通路55进入Si单元10，并经由贯穿Si单元10、I/F LSI 12以及COC DRAM 6放置的贯穿电极56被提供给每一个DRAM芯片。同样，将VDD电势提供给PCB11中的VDD平面57和Si单元10中的VDD线58。
将提供给焊球59的VDD电势经由PCB 11中的通路60提供给VDD平面57，并也经由Si单元10中的贯穿电极53提供给VDD线58，该焊球59是放置在I/F LSI 12区域之外的区域的下面的。这里可以用一个隐蔽通路来代替贯穿电极53。然而，如上所述，通过使用贯穿电极53，可以在贯穿电极53和用于GND电势的贯穿电极52之间连接一个去耦电容器。
PCB 11中的GND参考面16是与PCB 11的上表面相隔大约100μm放置的。在绝缘层单元9中延伸的配线线42和45中的每一个具有大约100μm的宽度和大约0.5μm的厚度。在绝缘层单元9中每一个绝缘层具有大约1μm的厚度。这些配线线和绝缘层具有可以通过普通LSI制造过程来实现的尺寸，因此适合于工业生产。
配线线42和45以及GND参考面16构成一个传输线结构。这个结构的特性阻抗是大约50Ω。另一方面，假定配线线42和45中的每一个的长度是10mm，那么其DC电阻Rdc是：Rdc＝(1/58e6)×(10e-3)/((0.5e-6)×(100e-6)＝3.4Ω。通过调节每根配线线的厚度和宽度，可以将电阻Rdc设定为更小的值。
在图5中，相对于VDD平面57，PCB 11中的GND参考面16是位于Si单元10侧的。作为替换，VDD平面57可以位于Si单元10侧，即，在GND参考面16的上面。在那样的情况下，VDD平面57充当用于给配线线42和45一个电势参考的参考面。也就是说，配线线42和45连同VDD参考平面57一起构成传输线结构。
同样，在图5中所示的实例中，在Si单元10中提供了VDD线58和GND线49。这些线是用来增强供电的，不总是必要的。更进一步地，必须排列VDD线58和GND线49，以便它们不充当在绝缘层单元9中延伸的配线线42和45的参考。换句话说，VDD线58和GND线49不得从上面覆盖配线线42和45。
如上所述，根据这个实施例，通过点对点连接的在芯片组4和I/FLSI 12之间的整个部分可以是一种传输线结构。由于这种结构，通过将终端电阻和源电阻与传输线的特性阻抗进行匹配，可以增强信号完整性而且可以提高传输速度。
同样，根据该实施例，经由在短距离内的贯穿电极将I/F LSI 12与COC DRAM 6相连。具体地，当层叠八个每一个具有50μm的厚度的DRAM芯片的时候，该距离是0.4mm。由于这种结构，在COC DRAM6中几乎不发生每一信号的歪斜失真，所以可以实现高速操作。同样的，由于I/F LSI 12和COC DRAM 6之间的信号传播时间比一个信号的上升时间/下降时间短，可以将COC DRAM 6用作为一个集总常数电路。因此，不需要在COC DRAM 6的每一个DRAM芯片中提供一个终端电阻，从而不存在终端电阻的功耗，所以可以实现低功耗的操作。
同样，根据这个实施例，当要提高该DRAM的存储容量的时候，将DRAM芯片三维层叠而不是二维排列。这样，可以在不增加占用面积的情况下提高存储容量。在该情况下，在高度上的增加是大约每个芯片50μm。
在上述实施例中，参考面是在PCB 11中提供的。原则上，在主板中提供参考面也是可能的。在那种情况下，PCB 11不是必要的，所以通过倒装片连接将Si单元10直接连接在主板5上。
接下来，将参考图6和7来说明贯穿内插器7的Si单元10、I/F LSI12和COC DRAM 6放置的贯穿电极的位置关系。
如图6中所示，DRAM芯片70的元件组成区域的较大部分是由存储单元阵列区域71占用的。由于在存储单元阵列区域71中密集地放置了许多晶体管，没有贯穿电极能够放置在这些区域中。可以提供贯穿电极的区域被限制在存储单元阵列区域71之间的外围电路区域72(中心线区域)，或是在存储单元阵列区域71周围的芯片外围区域73。在该限制之下，按图7中所示的方式来决定贯穿内插器7的Si单元10、I/F LSI 12和COC DRAM 6放置的贯穿电极的位置。
图7是示出了贯穿内插器7的Si单元10、I/F LSI 12和COC DRAM6放置的贯穿电极的位置的平面透视图。在这个图中示出的贯穿电极的数目比在实际的内插器7中的要少。与图5中的那些相同的部分是用相同的参考数字表示的。
在图7中，最外面的大正方形对应内插器7(Si单元10和PCB 11)，而里面的小正方形对应COC DRAM 6和I/F LSI 12。
以矩阵模式排列的双层圈的每一个中，外圈(大圈)代表一个放置在内插器7的下表面上的焊球。在这些大圈中，白圈代表用于一个信号的焊球，黑圈代表用于GND的焊球，有阴影线的圈代表用于VDD或Vref的焊球。
每一个双层圈的内圈以及其它单层圈(小圈)代表在PCB 11中布置的通路和单独地或共同地贯穿Si单元10、I/F LSI 12和COC DRAM6放置的贯穿电极。在这些小圈中，黑圈代表在COC DRAM 6中的贯穿电极。另一方面，双层圈的内圈基本上代表紧接在该球的上面放置的在PCB 11中的通路。
如上参考图6所述，用于放置COC DRAM 6中的贯穿电极的区域被限制在DRAM芯片的外围电路区域和芯片外围区域。安插贯穿内插器7的Si单元10和I/F LSI 12放置的贯穿电极，以便可以容易地将贯穿电极与互相对应的COC DRAM 6中的贯穿电极和PCB 11中的通路相连。
经由在内插器7的Si单元10的绝缘层单元9中延伸的配线线，将在用于一个信号的焊球上放置的PCB 11中的通路，与一个贯穿Si单元10和I/F LSI 12而放置的贯穿电极相连，该通路是放置在小正方形的外面的。经由内部电路23将一个贯穿I/F LSI 12放置的贯穿电极与一个贯穿COC DRAM 6放置的贯穿电极相连。例如，经由配线线42将放置在焊球40上的PCB 11中的通路41，与贯穿Si单元10和I/F LSI12放置的贯穿电极43相连。更进一步地，经由I/F LSI 12的内部电路将贯穿电极43与COC DRAM 6中的贯穿电极17相连。这样，通过在存储单元阵列区域之外的外围电路区域和芯片外围区域中提供COCDRAM 6的贯穿电极，可以有效地安排DRAM芯片。
如果贯穿Si单元10和I/F LSI 12放置的贯穿电极76，直接存在于PCB 11的通路(该通路是放置在小正方形里面用于一个信号的焊球75上的)之上，就通过绕开在绝缘层单元9中延伸的配线线将该通路直接与贯穿电极76相连。相反，将在其上没有Si单元10中的贯穿电极存在的PCB 11中的通路，经由在绝缘层单元9中延伸的配线线，与贯穿Si单元10和I/F LSI 12放置的贯穿电极相连，像安插在小正方形之外的焊球上的通路那样。
通过绕开在绝缘层单元9中延伸的配线线，将放置在位于小正方形之内的用于GND电势的焊球46上的在PCB 11中的通路47，与紧接在上面的贯穿电极48相连，该贯穿电极48是贯穿Si单元10、I/F LSI12和COC DRAM 6放置的。
同样的，通过绕开在绝缘层单元9中延伸的配线线，将放置在用于VDD电势的焊球54上的在PCB 11中的通路55，与紧接在上面的贯穿电极56相连，该贯穿电极56是贯穿Si单元10、I/F LSI 12和COCDRAM 6放置的。这对于放置在用于Vref电势的焊球77上的通路是相同的。
将放置在小正方形之外的用于GND电势的焊球50上的在PCB 11中的通路51，直接与贯穿电极52相连，该贯穿电极52是贯穿Si单元10紧接在通路51上面放置的。
同样，将放置在用于VDD电势的焊球59上的在PCB 11中的通路60，直接与贯穿电极53相连，该贯穿电极53是贯穿Si单元10紧接在通路60上面放置的。
如上所述，通过在紧接在I/F LSI 12的下面的区域中(在小正方形的里面)的用于GND和VDD电势的焊球上面，安插PCB 11中的通路以及贯穿Si单元10、I/F LSI 12和COC DRAM 6放置的贯穿电极，可以将GND和VDD电势提供给在最短距离之内的每一个DRAM芯片。更进一步地，在紧接在I/F LSI 12的下面的区域的外面(在小正方形的外面)的用于GND和VDD电势的焊球上面安插PCB 11中的通路以及贯穿Si单元10放置的贯穿电极，以便经由PCB 11中的GND平面和VDD平面以及Si单元10中的GND线和VDD线将GND和VDD电势提供给COC DRAM 6。因此，可以稳定地将电力提供给每一个DRAM芯片。
更进一步地，通过在I/F LSI 12下面的区域的外面提供贯穿Si单元10放置的VDD电势的贯穿电极53以及GND电势的贯穿电极52，可以在它们之间连接去耦电容器78。通过使用该去耦电容器，可以更稳定地将电力提供给COC DRAM 6。该去耦电容器可以在另一个位置提供。
图8是示出了根据本发明第二实施例的一个存储系统的配置的示意图。在图8中，与图2A和2B中的那些相同的部件是用相同的参考数字表示的。
根据第二实施例的存储系统的基本配置与第一实施例相同。这两个实施例之间的不同之处在于：对于连接PCB 11和主板5，使用同轴小型高频连接器80而不是焊球。通过使用连接器，可以进一步增强高速性能。
接下来，将参考图9A和9B来解释一种用于安插I/F LSI 12的方法，该方法是根据第一和第二实施例的存储系统所共用的。
将从图9A和9B了解到，当向/从I/F LSI 12贯穿它的下表面输入/输出的信号85的数目(在该情况下是1)不同于向/从I/F LSI 12贯穿它的上表面输入/输出的信号86的数目(在该情况下是2)的时候，必须在I/F LSI 12中提供的贯穿电极的数目根据该I/F LSI 12是面朝上还是面朝下放置的而不同。即，当贯穿上表面输入/输出的信号86的数目大于贯穿下表面输入/输出的信号85的数目的时候，应当如图9A中所示将I/F LSI 12面朝上安插，以便减少贯穿电极的数目。这里，面朝上放置意味着这样安插I/F LSI 12以致于I/F LSI 12的晶体管构成的区域对准上面(COC DRAM 6侧)。
在根据第一和第二实施例的存储系统中，贯穿上表面向/从I/F LSI12输入/输出的信号的数目大于贯穿下表面输入/输出的信号的数目。因此，通过将I/F LSI 12面朝上安插，贯穿电极的数目可以降低。因此，加工产量比可以得到提高。
图10A示出了在根据第一和第二实施例的存储系统中使用的I/FLSI 12的配置的一个实例。图10B示出一个典型(或通常使用的)I/F LSI的配置的实例。
图10B中所示的典型I/F LSI 90通过缓冲器92接收从下侧输入的CLK(或时钟信号)，并经由贯穿电极17-1和17-2将该CLK提供给DRAM芯片91-1和91-2。
在DRAM芯片91-1中，CLK分配电路93-1将CLK分配给芯片，而缓冲器94-1将分配的CLK提供给触发器组95-1。同样，在DRAM芯片91-2中，CLK分配电路93-2将CLK分配给芯片，而缓冲器94-2将分配的CLK提供给触发器组95-2。
在这里，缓冲器92的延迟时间是ta，CLK分配电路93-1的延迟时间是tb1，缓冲器94-1的延迟时间是tc1，CLK分配电路93-2的延迟时间是tb2，缓冲器94-2的延迟时间是tc2。更进一步地，在贯穿电极中一个芯片的延迟时间是3ps。在这样的条件下，CLK在进入I/F LSI 90之后，要到达触发器95-1所需要的时限是用ta+tb1+tc1+3ps表示的。另一方面，CLK在进入I/F LSI 90之后，要到达触发器95-2所需要的时限是用ta+tb2+tc2+6ps表示的。这两个时限之间的差是通过计算(tb2-tb1)+(tc2-tc1)+3ps而获得的。该时间差包括DRAM芯片中的CLK分配电路93和缓冲器94的特性偏差。
相反，在图10A中所示的I/F LSI 12中，缓冲器92a接收从下侧输入的CLK，CLK分配电路93a将该CLK分配给芯片，而缓冲器94a将分配的CLK输出到贯穿电极17-1a。贯穿电极17-1a将来自缓冲器94a的CLK发送到DRAM芯片6-1和贯穿电极17-2a，而贯穿电极17-2a将该CLK发送到DRAM芯片6-2。将提供给DRAM芯片6-1和6-2的CLK提供给触发器组95-1和95-2。
如上所述，图10A中所示的I/F LSI12包括每一个DRAM芯片共同需要的CLK分配电路93a和缓冲器94a，所以每一个DRAM芯片的结构可以得到简化。
在这里，缓冲器92a的延迟时间是ta′，CLK分配电路93a的延迟时间是tb′，缓冲器94a的延迟时间是tc′，在贯穿电极中一个芯片的延迟时间是3ps。在这样的条件下，CLK在进入I/F LSI 12之后，要到达触发器95-1所需要的时限是用ta′+tb′+tc′+3ps表示的，而CLK在进入I/F LSI 12之后，要到达触发器95-2所需要的时限是用ta′+tb′+tc′+6ps表示的。它们之间的差是常数3ps。
这样，通过使用图10A中所示的I/F LSI 12，在每一个DRAM芯片中输入到触发器组95-1和95-2的CLK的时间差可以是常数。就是说，在图10A中所示的I/F LSI 12中，可以在不受COC DRAM 6的特性偏差的影响的情况下分配CLK。因此，这样的I/F LSI可以有效地用于在其中不希望存在偏差的CLK信号发送。
接下来，将参考图11A和11B说明根据本发明的第三实施例的存储系统。在图11A和11B中，与图2A和2B中的那些相同的部分是用相同的参考数字表示的。
在图11A和11B中与在图2A和2B中所示的存储系统之间的不同之处在于：层叠式DRAM 100中的每一个不包括I/F LSI12，以及芯片组102和层叠式DRAM 100是通过一种点对点连接(一对多连接)连接的。即，在根据第三实施例的存储系统中，层叠式DRAM 100中的每一个包括COC DRAM 6和内插器7，并且所有层叠式DRAM 100的对应的球是与芯片组102下面的每一个球相连的。芯片组102和COCDRAM 6是在不使用I/F LSI 12情况下直接发送/接收信号的。
将用于连接芯片组102和层叠式DRAM 100的每一根信号线的特性阻抗定在Z0。进一步地，将终端电阻与每一根信号线相连。稍后将和这个存储系统的操作一起说明该终端电阻。
在芯片组102和层叠式DRAM 100之间发送/接收的信号包括双向信号DQ和DQS信号，以及单向信号CA和CLK信号。这些信号是在芯片组102和DRAM 100之间直接发送/接收的，不是所谓的协议信号。当DRAM的数据传输速率是1.6Gbps的时候，这些信号的数据传输速率是1.6Gbps。当1通道是8字节的时候，该层叠式DRAM最好应当具有×64位结构。图11A和11B示出了一通道结构的例子。
接下来，将说明这个实施例的存储系统的操作和一种用于提供终端电阻的方法(终结方法)。
首先，将说明一个将芯片组102中的数据写入到COC DRAM 6a中的例子。
假定从芯片组102输出64位的DQ信号和大约25位的CA信号。在这时，由于芯片组102的球中的一个是与两个COC DRAM 6a和6b相连的，相同的信号被输入到COC DRAM 6a和6b中。然后，芯片组102将控制信号从其它独立球输出到COC DRAM 6a和6b。结果，COCDRAM 6a从芯片组102俘获DQ信号等，而相反地COC DRAM 6b不俘获这些信号。
通过将远端终结器提供给层叠式DRAM 100a和100b来终结每一根信号线。远端终结器是在COC DRAM 6中提供的。远端终结器可以在每一个DRAM芯片中提供或是在顶端的DRAM芯片中提供。通过在层叠式DRAM中提供终结器，可以容易地控制终端电阻的ON/OFF操作。
可选地，可以在内插器7的Si单元10中提供远端终结器。在那种情况中，必须在Si单元10中提供若干MOS晶体管。仅从在信号线前面的远端终结器连接COC DRAM 6，该配线的长度是大约0.4mm。因此，信号完整性没有实质上的下降。此外，不需要在DRAM中提供终结电阻，所以对于DRAM来说负载很小，可以容易地散热。
可选地，可以在内插器7的PCB 11中提供远端终结器。在那种情况中，仅从在信号线前面的远端终结器连接内插器7的Si单元10和COC DRAM 6，该配线的长度是大约0.5mm。因此，信号完整性没有实质上的下降。此外，不需要在DRAM中提供终端电阻，所以对于DRAM来说负载很小，可以容易地散热。在该情况下，很难使终端电阻变OFF。但是，如果在读操作中，将漏极开路驱动线路(open-draindriver)用作COC DRAM 6的输出驱动线路，就不会出现问题。
同样地，可以用与前面描述的相同的方式，将芯片组102中的数据写入到COC DRAM 6b中。
接下来将说明一个从COC DRAM 6a读出数据的例子。
首先，将CA信号等从芯片组102提供给COC DRAM 6a。像在写操作中那样，也将CA信号等提供给COC DRAM 6b，但是控制信号阻止COC DRAM 6b俘获这些信号。COC DRAM 6a对从芯片组102提供的信号进行解码，并从对应的地址读出数据。将从COC DRAM 6a读出的数据发送到芯片组102，并在芯片组102中将其俘获。此外，经由芯片组102的球将发送到芯片组102的数据发送到COC DRAM 6b侧。因此，必须在COC DRAM 6b侧提供一个终端电阻。理想地，将COCDRAM6a的驱动线路的ON电阻定为Z0。当COC DRAM 6a的驱动线路是推挽式(push-pull)的时候，图11A和11B中所示的COC DRAM6a侧上的终结器就不是必要的了。
同样，可以用与前面描述的相同的方式，从COC DRAM 6b读出数据。
根据这个实施例的存储系统，可以获得与在图2A和2B中所示的存储系统中的那些相同的优点。更进一步地，这个实施例的存储系统不包括I/F LSI，因此功耗和成本要比图2A和2B中所示的存储系统低。更进一步地，可以减少芯片组102的球的数目。
接下来，将参考图12A和12B来说明根据本发明第四实施例的存储系统。
图12A和12B中所示的存储系统与图11A和11B中所示的存储系统基本相同，仅仅不同在于：芯片组103和每一个COC DRAM6以一对一的关系发送/接收信号。即，芯片组103包括用于COC DRAM 6a的接线端和用于COC DRAM 6b的接线端。
一根信号线连接在芯片组103的球中的一个和包括COC DRAM6a与内插器7a的层叠式DRAM 100a之间，而另一根信号线连接在另一个信号球和包括COC DRAM 6b与内插器7b的层叠式DRAM 100b之间。在它们之间发送的信号包括像DQ和DQS信号这样的双向信号以及像CA和CLK信号这样的单向信号。这些信号是在芯片组103和层叠式DRAM 100之间直接发送/接收的，不是所谓的协议信号。
通过点对点连接来连接芯片组103和层叠式100a和100b，并将全部的线的特性阻抗定为Z0。如果DRAM的数据传输速率是1.6Gbps，那么信号的数据传输速率就是1.6Gbps。当1通道是8字节的时候，该层叠式DRAM最好应当具有×64位结构。图12A和12B示出的存储器系统具有2通道结构。
接下来，将说明图12A和12B中所示的存储系统的操作和一种用于提供终端电阻的方法。
首先，将说明一个将芯片组103中的数据写入到COC DRAM 6a中的例子。从芯片组103输出64位的DQ信号和大约25位的CA信号。
当将要对信号线进行终结的时候，在层叠式DRAM 100a中提供一个远端终结器。如上参考图11A和11B所述，可以将三个位置看作提供远端终结器的位置。优选地，芯片组103的驱动线路的ON电阻是与传输线的特性阻抗匹配的。
同样地，可以用与前面描述的相同的方式，将芯片组103中的数据写入到COC DRAM 6b中。在该情况下，COC DRAM 6a和6b可以独立地操作。即可以实现2通道操作。
接下来将说明一个从COC DRAM 6a读出数据的例子。将CA信号等从芯片组103提供给COC DRAM 6a。COC DRAM 6a对这些信号进行解码，并从对应的地址读出数据。将读出的数据发送到芯片组103，并在芯片组103中将其俘获。因此，在芯片组103中提供终端电阻。优选地，将COC DRAM 6a的驱动线路的ON电阻定为Z0。当COCDRAM 6a的驱动线路是推挽式驱动线路的时候，图12A和12B中所示的COC DRAM 6a侧上的终结器就不是必要的了。
同样，可以用与前面描述的相同的方式，从COC DRAM 6b读出数据。
根据这个实施例的存储系统，可以获得与在图11A和11B中所示的存储系统中的那些相同的优点。更进一步地，由于能够执行双通道操作，系统性能可以得到提高。
图13A和13B说明了对图11A和11B以及图12A和12B中所示的存储系统中的内插器7的焊球120的信号分配的例子。图13A是层叠式DRAM 100的横截面图，而图13B是平面透视图。内插器7中的配线层的数目是通过考虑配线的密集度来决定的。
在图11A和11B以及图12A和12B中所示的系统结构中，信号在芯片组和COC DRAM 6之间按信号的类型来发送/接收，例如DQ和CA信号，因此每一信号的歪斜失真将会很小。因此，通过在每一类型的信号中使在信号进入内插器7之后直到信号到达COC DRAM 6为止的时限为常数，可以促进高速操作。为了达到这个目的，将具有相同属性的信号分配给在同心圆上的球(或该圆的附近)，这些圆的中心是内插器7的中心。例如，在图13B中，DQ信号被分配给了沿着最大的圆用黑圈表示的球，而用于俘获DQ信号的DQS信号被分配给了沿着紧接的里面的圆用白圈表示的球。同样，CA信号和用于俘获CA信号的CLK信号被分配给了沿着紧接着用于DQS信号的圆的里面的圆用黑圈表示的球。这样，通过将信号分配给内插器7的球，可以使在每一类型的信号中从芯片组102或103输出并向内插器7的球输入的信号的延迟时间为常数，因此信号可以在芯片组102或103与COCDRAM6之间以很小的歪斜失真发送/接收。
图14是图13B的右上部分的放大图。图14示出了球的分配，以及在用于CA和CLK信号的球和在COC DRAM 6中的贯穿电极17的接线端130之间的配线连接的一个实例。可以从图14了解到，用于CA和CLK的信号的球与接线端130是以大致相同的长度相连的。用于其它类型的信号的配线线也可以设定为大致相同的长度。
接下来，将参考图15A和15B来说明根据第五实施例的存储系统。在根据第四实施例的存储系统中，内插器7的平面尺寸要比COCDRAM 6的大。但是在根据这个实施例的存储系统中，内插器的平面尺寸等于COC DRAM的。当信号的数目很小时这样的配置是适宜的，例如当COC DRAM是×8位结构的时候。
图15A和15B中所示的存储系统包括一个主板142、一个安装在主板142上的芯片组143以及若干层叠式DRAM 144。
每一个层叠式DRAM 144包括一个具有四个层叠DRAM芯片的COC DRAM 140和一个内插器141。
当每一个COC DRAM 140具有×8位结构并且当一个通道是64位的时候，将八个层叠式DRAM 144用作一组。图15A和15B示出了一个2通道结构的实例，并示出了8×2行层叠式DRAM 144。这些层叠式DRAM行是在一个离开芯片组143的方向上排列的。
可以将Si内插器或PCB内插器用作该内插器141。当在COCDRAM 140中的贯穿电极的间距被设定为最小值大约40μm的时候，使用Si内插器。在那种情况下，Si内插器通过倒装片连接与主板142相连，或通过倒装片连接与具有相同尺寸的PCB(未示出)相连并通过使用PCB的焊球与主板142相连。当使用Si内插器和PCB的组合的时候，可以将整个组合看作为一个内插器。
另一方面，当在COC DRAM 140中的贯穿电极的间距是大约0.8mm的时候，可以使用PCB内插器。在那种情况中，COC DRAM 140和PCB内插器141是通过倒装片连接相连的，而PCB内插器141是通过使用焊球与主板142相连的。替代地，可以通过倒装片连接将COCDRAM 140连接在主板142上。
在芯片组143和COC DRAM 140之间的DQ和DQS信号的传输是通过如该图中所示的用飞越方法连接的信号线来执行的。即，在芯片组143和层叠式DRAM 144之间发送/接收的DQ和DQS信号的64位之中，最先的8位是向/从层叠式DRAM 144a1和DRAM 144b1发送/接收的，接下来的8位是向/从层叠式DRAM 144a2和DRAM 144b2发送/接收的，最后的8位是向/从层叠式DRAM 144a8和DRAM 144b8发送/接收的。当主板142的特性阻抗是Z0的时候，是在远端通过终端电阻R1对这些信号线进行终结的，该终端电阻R1比Z0低。由于负载是连在传输线上的，导致容量的增加，而有效特性阻抗降低，该终端电阻R1的电阻是与该有效特性阻抗匹配的。
在芯片组143和COC DRAM 140之间的CA信号的传输是通过使用信号线来执行的，该信号线通过如图中所示的飞越连接方法连接，是垂直于用于DQ和DQS信号的信号线的。向/从层叠式DRAM 144a1、144a2，......，以及144a8发送/接收CA信号的一个副本。同样，用于俘获CA信号的CLK信号是通过相似的信号线来发送的。如果主板142的特性阻抗是Z0，那么就在远端用终端电阻R2对这些信号线中的每一个进行终结。
这里，DQ和CA信号中的每一个都是从在主板142中延伸的主汇流排分出支路到COC DRAM的。如果它的短截线(stub)长度很长，那么大量反射在那点发生，所以信号完整性变坏。因此，每一根信号线的短截线长度优选的是大约2mm或更短。
接下来，将说明图15A和15B中所示的存储系统的操作。
首先，将说明一个将芯片组143中的数据写入到COC DRAM 140a的例子。
DQ和CA信号是从芯片组143输出的。优选地，芯片组143的驱动线路的ON电阻应当与每一个主汇流排的有效特性阻抗R1和R2匹配。
COC DRAM 140a对来自芯片组143的命令信号进行解码，并在对应的地址写入数据。
将数据写入到COC DRAM 140b的过程是以相同的方式执行的。
接下来，将说明一个将数据从COC DRAM 140a读出的例子。
CA信号是从芯片组143输出的。COC DRAM 140a对来自芯片组143的命令信号进行解码，并从对应的地址读出数据。将读出的数据发送到芯片组143，并在那里俘获该数据。优选地，在读操作中，在芯片组143中提供终端电阻。该电阻是R1。
从COC DRAM 140b读出数据的过程是以相同的方式执行的。
根据这个实施例的存储系统，不需要I/F LSI并且内插器不需要具有传输线结构。更进一步地，信号的数据传输速率是与DRAM的速度相同的，没使用×N高速。因此，可以实现低成本的组装设计。
图16是用于分析在图15A和15B中所示的存储系统的COCDRAM 140中的贯穿电极的定位的示意图。在图16中，大圈表示内插器141的球的位置，而小黑圈表示COC DRAM 140中的贯穿电极的位置。如上参考图6所述，用于提供COC DRAM 140的贯穿电极的地方是有限的，所以将该贯穿电极放置在芯片的外围区域。
必须在水平方向上将已从主板142进入到内插器141的球的信号发送到在COC DRAM 140中的贯穿电极的位置。将一根短截线用作用于那个用途的配线。在图16中所示的实例中，配线线150和151的长度是3mm或更长，这不适合于高速传输。
为了改进这个配置，在图15A和15B中所示的存储系统中，COCDRAM 140的贯穿电极是以图17中所示的方式排列的。即，贯穿电极不仅提供在芯片的外围中，还提供在像中心线这样的外围电路区域中。通过以这种方式排列COC DRAM 140的贯穿电极，可以缩短在每一个贯穿电极和对应的内插器141的球之间的距离，即短截线距离。更进一步地，紧接在焊球160和161的上面提供与VDD和GND相连的贯穿电极，其中，VDD和GND被分配给了该焊球160和161。作为替换，在最接近分配给VDD和GND的焊球162和163的区域中提供贯穿电极，并且通过宽(或厚)的导线连接该贯穿电极和焊球。在该情况下，这些贯穿电极可以是互相连接的。
在图17所示的例子中，贯穿电极之间的间距是很大的，大约0.8mm。因此可以将PCB用作内插器141，所以成本可以得到降低。
图18示出了COC DRAM 140的贯穿电极的定位的另一个实例，该定位可以应用于图15A和15B中所示的存储系统。不同于图17中所示的实例的地方是：COC DRAM 140的贯穿电极是在尽可能的程度上在中心线上提供的。在当前DRAM中，焊点的大部分往往是提供在中心线上的，因此可以有效地利用布图，并可以缩短设计周期。当然，该短截线长度是很短的。
在该情况下，贯穿电极的间距很小，是最小值大约40μm，所以需要将Si内插器用作内插器141。
图19是示出了COC DRAM 140和在其上层叠了COC DRAM 140的Si内插器141的结构的纵截面图，该COC DRAM 140具有以图18中所示的方式定位的贯穿电极。在图19中，用于电源的贯穿电极是贯穿内插器141和COC DRAM 140放置的。相反，至于用于信号的贯穿电极，在内插器141中的贯穿电极的位置不总是与在COC DRAM 140中的贯穿电极的位置匹配的。
当使用PCB内插器的时候，使用与如图19中所示的相同的配置。
接下来，将参考图20A和20B来说明根据本发明第六实施例的存储系统。
根据这个实施例的存储系统不同于图15A和15B中所示的存储系统的地方在于：代替内插器141，使用了充当内插器并且充当I/F LSI的Si内插器-I/F LSI 190。即，包括四个层叠式DRAM芯片的COCDRAM 140是在Si内插器-I/F LSI 190上层叠的，所以构成了层叠式DRAM 193。
图20A和20B中所示的PCB 191是用来确保可靠性的，而在特性方面并不需要它。
芯片组143和若干层叠式DRAM是以与图15A和15B中所示的相同的布图和连接布置在主板142上的。当在芯片组143和COC DRAM140之间发送DQ和DQS信号的时候，最先的8位是向/从层叠式DRAM193a1和DRAM 193b1发送的，接下来的8位是向/从层叠式DRAM193a2和DRAM 193b2发送的，最后的8位是向/从层叠式DRAM 193a8和DRAM 193b8发送的。将在该图中所示的飞越方法用作连接方法，将Si内插器-I/F LSI 190放置在芯片组143和COC DRAM 140之间。当主板142的特性阻抗是Z0的时候，可以通过将终端电阻R3连接在DQ主汇流排的远端上来对每一根信号线进行终结，该终端电阻R3比Z0低。由于负载(Si内插器-I/F LSI 190)是连在传输线上的，导致容量的增加，而有效特性阻抗降低，该终端电阻R3的电阻与该有效特性阻抗匹配。
当在芯片组143和COC DRAM 140之间发送CA信号的时候，向/从层叠式DRAM 193a1、193a2，......，以及193a8发送CA信号的一个副本，并向/从层叠式DRAM 193b1、193b2，......，以及193b8发送CA信号的另一个副本。这对于用于俘获CA信号的CLK信号来说是相同的。连接方法是如该图中所示的飞越方法，用于CA和CLK信号的信号线是与用于DQ和DQS信号的信号线垂直的。在用于这些信号的信号线中，Si内插器-I/F LSI 190也存在于芯片组143和COC DRAM140之间。当主板142的特性阻抗是Z0的时候，将比Z0低的终端电阻R4连接在CA主汇流排的远端上。
在根据这个实施例的存储系统中，用于DQ和CA信号的每一根配线线都是从在主板142中延伸的主汇流排分出支路到Si内插器-I/FLSI 190的，不是像图15A和15B中那样直接接线到COC DRAM的。因此短截线长度很短，可以实现高速操作。
接下来，将说明图20A和20B中所示的存储系统的操作。
首先，将说明一个将芯片组143中的数据写入到COC DRAM 140a的例子。
DQ信号、CA信号等等是从芯片组143输出的。优选地，芯片组143的驱动线路的ON电阻应当与每一个主汇流排的有效特性阻抗匹配。
Si内插器-I/F LSI 190a缓冲从芯片组143输入的信号，并将该信号输出到COC DRAM 140a。COC DRAM 140a对来自Si内插器-I/F LSI190a的命令信号进行解码，并在对应的地址写入数据。在这里在Si内插器-I/F LSI 190a和COC DRAM 140a之间不需要终结器。
将数据写入到COC DRAM 140b的过程是以相同的方式执行的。
接下来，将说明一个将数据从COC DRAM 140a读出的例子。
CA信号等是从芯片组143输出的。经由Si内插器-I/F LSI 190a将从芯片组143输出的CA信号等提供给COC DRAM 140a。COCDRAM 140a对该命令信号进行解码，并从对应的地址读出数据。将读出的数据经由Si内插器-I/F LSI 190a发送到芯片组143，并在那里俘获该数据。优选地，在读操作中，在芯片组143中提供终结电阻R3。在读出过程中在Si内插器-I/F LSI 190a和COC DRAM 140a之间终结器是不必要的。
当从COC DRAM 140b读出数据的时候执行相同的过程。
根据这个实施例的存储系统，信号曾在Si内插器-I/F LSI 190中断，所以短截线长度可以得到缩短，可以实现高速操作。更进一步地，即使COC DRAM 140中的层叠DRAM芯片的数目增加，主汇流排的负载也不会改变，即负载只有Si内插器-I/F LSI 190。因此，可以提高容量和速度。更进一步地，即使Si内插器-I/F LSI 190的尺寸很大，该短截线的长度也可以很短。
图21示出了在图20A和20B中所示的存储系统的层叠式DRAM中，COC DRAM中的贯穿电极以及Si内插器-I/F LSI的贯穿电极和球的位置关系的一个例子。
在图21中，大圈表示Si内插器-I/F LSI的球，小白圈表示在Si内插器-I/F LSI中的贯穿电极，而小黑圈表示COC DRAM中的贯穿电极。
如上参考图6所述，可以在芯片的外围和像中心线这样的芯片的外围电路区域提供COC DRAM的贯穿电极，因此将它们提供在那些区域。更进一步地，I/F LSI和COC DRAM的贯穿电极紧接在分配给VDD和GND的球上放置。I/F LSI的贯穿电极是紧接在分配给信号的球的上面放置的。
通过以上述方式布置贯穿电极，将VDD和GND的电势提供给在最短距离内的Si内插器-I/F LSI 190和COC DRAM 140。因此，可以实现稳定的供电。
图22示出了在图20A和20B中所示的存储系统的层叠式DRAM中，COC DRAM中的贯穿电极以及Si内插器-I/F LSI的贯穿电极和球的位置关系的另一个实例。与图21的主要不同在于：COC DRAM 140中的贯穿电极是在尽可能的程度上排列在中心线上的。由于在当前的DRAM中焊点的大部分往往是提供在中心线上的，因此可以利用当前DRAM芯片的布图，可以缩短设计周期。
图23是示出了图20A和20B，或图21或22中所示的层叠式DRAM的结构的纵截面图。在图23中，用于电源的贯穿电极是贯穿Si内插器-I/F LSI 190和COC DRAM 140放置的。用于信号的贯穿电极是分离地提供在Si内插器-I/F LSI 190和COC DRAM 140中的。在Si内插器-I/FLSI190中这些贯穿电极是经由逻辑电路等彼此相连的。对DQ信号双向地执行Si内插器-I/F LSI 190中的连接，因为DQ信号是双向信号。
如可以从该说明了解到的，从主板142分支出来到Si内插器-I/FLSI 190的短截线的长度是很短的。
接下来，将参考图24A和24B来说明根据本发明第七实施例的存储系统。
在图24A和24B中所示的存储系统中，主汇流排的速度提高了N倍，例如4倍。该存储系统包括若干层叠式DRAM 234，层叠式DRAM234每一个都具有一个包括4至8个层叠DRAM芯片的COC DRAM231和一个具有与COC DRAM 231相同的平面尺寸的内插器(Si内插器-I/F LSI 232和PCB 235)。而且，该存储系统包括一个用于安装层叠式DRAM 234的主板233和安装在主板233上的芯片组230。
COC DRAM 231具有×32位结构。当一个通道是64位时，将作为一对的两个层叠式DRAM 234(234a1和234a2)如图24B所示地平行地放置。在一个远离芯片组230的方向上排列若干层叠式DRAM 234对。在图24B中示出了四对层叠式DRAM 234。
通过图24A中所示的倒装片连接将Si内插器-I/F LSI 232连接在PCB 235上，该PCB 235具有与Si内插器-I/F LSI 232相同的平面尺寸，并进一步地通过使用PCB 235的焊球将Si内插器-I/F LSI 232连接在主板233上。在该情况下，可以将Si内插器-I/F LSI 232和PCB 235的组合看作为一个内插器。作为替换，可以通过使用倒装片连接将Si内插器-I/F LSI 232直接地安装在主板233上。
在芯片组230和COC DRAM 231之间的DQ和DQS信号的传输是通过使用以飞越方法连接的信号线来执行的。即，芯片组230以四倍的速度将DQ和DQS信号的8位发送到层叠式DRAM 234 a1至234d1，并以四倍的速度将其它8位发送到层叠式DRAM 234a2至234d2。
当主板233的配线的特性阻抗是Z0的时候，通过将终端电阻R5连接在主汇流排的远端上来对用于DQ和DQS信号的信号线进行终结，该终端电阻R5比Z0低。由于负载是连在传输线上的，导致在容量上的增加和有效特性阻抗的降低，该终端电阻R5的值是与该有效特性阻抗匹配的。
在芯片组230和COC DRAM 231之间的CA信号的传输是通过使用像用于DQ和DQS信号的信号线那样的用飞越方法制成的信号线执行的。这些信号线是与用于DQ和DQS信号的信号线平行地提供的。芯片组230向/从DRAM 234a1至234d1发送/接收CA信号的一个副本，并向/从DRAM 234a2至234d2发送CA信号的另一个副本。这对于用于俘获CA信号的CLK信号是相同的。
当主板233的特性阻抗是Z0的时候，通过把比Z0低的终端电阻R6连接在CA远端上来对用于CA信号的信号线进行终结。
用于DQ和CA信号的信号线的每一根都是从在主板233中延伸的主汇流排分出支路到每一个COC DRAM 231的。如果分支的短截线很长，信号的反射就在那点变大，所以信号完整性变坏。在根据这个实施例的存储系统中，Si内插器-I/F LSI 232是放置在COC DRAM 231和主汇流排之间的。因此，短截线的长度很短，可以实现高的信号完整性。
接下来，将说明图24A和24B中所示的存储系统的操作。
首先，将说明一个将芯片组230中的数据写入到COC DRAM 231a的例子。
DQ信号、CA信号等等是从芯片组230输出的。优选地，芯片组230的驱动线路的ON电阻应当与每一个主汇流排的有效特性阻抗匹配。
Si内插器-I/F LSI 232a缓冲来自芯片组230的输入信号或执行速率转换，并将该信号输出到COC DRAM 231a。在这里，在Si内插器-I/FLSI 232a和COC DRAM 231a之间终结器是不必要的。
COC DRAM 231a对输入的命令信号进行解码，并在对应的地址写入数据。
在将数据写入到另一个COC DRAM，例如COC DRAM 231b的情况中，相同的过程被执行。
接下来，将说明一个将数据从COC DRAM 231a读出的例子。
CA信号等是从芯片组230输出的。Si内插器-I/F LSI 232a从芯片组230输出CA信号等等到COC DRAM 231a。COC DRAM 231a对输入的命令信号进行解码，并从对应的地址读出数据。将读出的数据经由Si内插器-I/F LSI 232a发送到芯片组230，并在那里俘获该数据。因此，在读操作中，应当在芯片组230中提供终端电阻。该终端电阻的值和主汇流排的有效特性阻抗相等。即，该值与终端电阻R5或R6相等。在读出过程中在Si内插器-I/F LSI 232a和COC DRAM 231a之间终结器是不需要的。
在从另一个COC DRAM，例如COC DRAM 231b读出数据的情况中，相同的过程被执行。
根据这个实施例的存储系统，由于信号曾在Si内插器-I/F LSI 232中断，所以短截线长度很短，可以实现高速操作。更进一步地，即使COC DRAM的DRAM芯片的数目增加，主汇流排的负载也不会改变，即负载只有Si内插器-I/F LSI 232。因此，容量和速度都可以得到提高。更进一步地，即使Si内插器-I/F LSI 232的尺寸增大，该短截线的长度也可以保持很短。
图25A和25B示出了根据本发明第八实施例的存储系统。这个存储系统与图24A和24B中的不同在于包括了若干具有×16位结构的COC DRAM 241。
更具体地，这个存储系统包括主板233、安装在主板233上的芯片组240以及若干层叠式DRAM 244。
层叠式DRAM 244中的每一个包括8至16个层叠DRAM芯片、一个Si内插器-I/F LSI 242以及一个PCB 245。Si内插器-I/F LSI 242是通过倒装片连接与PCB 245相连的，而PCB245是通过使用焊球而与主板233相连的。PCB 245不总是必要的，并且可以通过倒装片连接将Si内插器-I/F LSI 242直接连在主板233上。
当一个通道是64位时，将四个层叠式DRAM 244用作一个组(在图中仅示出了用于0.5个通道的它们之中的两个)。根据存储容量，将若干层叠式DRAM组在一个离开芯片组240的方向上布置。在每一组中的四个层叠式DRAM 244与芯片组相隔基本相同的距离。
通过点对点连接在芯片组240和Si内插器-I/F LSI 242之间提供信号传输线。在主板233中的配线具有特性阻抗Z0。同样，在毗邻的Si内插器-I/F LSI 242之间的信号传输线是通过点对点连接来连接的。以特性阻抗Z0在主板233中提供配线。点对点连接的每一根传输线的接收侧是用终端电阻Z0终结的，而驱动侧是与源电阻Z0匹配的。这样，在点对点连接中发送的信号的反射可以得到抑制，可以获得良好的信号完整性。
在Si内插器-I/F LSI 242和COC DRAM 241之间的信号传输是经由放置在COC DRAM 241中的贯穿电极246来执行的。在图25A中的每一个COC DRAM 241中仅示出了一个贯穿电极，然而实际上是提供了对于DQ信号、电源等所需的数目的贯穿电极。发送的信号包括DQ信号、DQS信号、CA信号以及CLK信号。这些信号是按类型发送/接收的。所有用于这些信号的配线线都具有相同的布局，因此很难生成每一种信号的歪斜失真。更进一步地，在COC DRAM 241中的贯穿电极的长度很短，当层叠8个DRAM芯片的时候大约是0.4mm。因此，可以将这个传输部分看作为一个集总常数电路，而不需要终端电阻。因此，由于在Si内插器-I/F LSI 242和COC DRAM 241之间的信号传输线中不需要终端电阻，可以实现低功耗的操作。
接下来，将说明根据这个实施例的存储系统的操作。
首先，将说明一个将芯片组240中的数据写入到COC DRAM 241a中的例子。
将包括像DQ信号和CA信号这样的信息的协议信号从芯片组240提供到Si内插器-I/F LSI 242a。Si内插器-I/F LSI 242a根据协议对来自芯片组240的信号进行解码，并将CA信号、DQ信号、CLK信号等等输出到COC DRAM 241a。COC DRAM 241a根据输出的CA信号等在对应的地址中写入数据。
当将数据写入到COC DRAM 241b的时候，经由Si内插器-I/F LSI242a将从芯片组240输出的协议信号发送到Si内插器-I/F LSI 242b。Si内插器-I/F LSI 242b根据协议对输入的信号进行解码，并将CA信号、DQ信号、CLK信号等等输出到COC DRAM 241b。COC DRAM 241b根据来自Si内插器-I/F LSI 242b的信号在对应的地址中写入数据。
将数据写入另一个COC DRAM 241c等等是以相同的方式执行的。
接下来，将说明一个从COC DRAM 241a读出数据的例子。
将包括像CA信号这样的信息的协议信号从芯片组240提供到Si内插器-I/F LSI 242a。Si内插器-I/F LSI 242a根据协议对该信号进行解码，并将CA信号、CLK信号等等输出到COC DRAM 241a。COC DRAM241a根据来自Si内插器-I/F LSI 242a的信号从对应的地址中读出数据。将读出的数据俘获到Si内插器-I/F LSI 242a中，接着将它作为一个协议信号发送到芯片组240。
当从Si内插器-I/F LSI 242b读出数据的时候，经由Si内插器-I/FLSI 242a将包括像CA信号这样的信息的协议信号从芯片组240提供到Si内插器-I/F LSI 242b。Si内插器-I/F LSI 242b根据协议对输入的信号进行解码，并将CA信号、CLK信号等等输出到COC DRAM 241b。COC DRAM 241b根据输入的信号从预定的地址中读出数据。将读出的数据俘获到Si内插器-I/F LSI 242b中，接着经由Si内插器-I/F LSI 242a将它作为一个协议信号发送到芯片组240。
可以用相同的方式执行从COC DRAM 241c等等读出数据的过程。
根据这个实施例的存储系统，COC DRAM 241的位结构是很小的而协议信号的数据传输速率是很高的。因此，Si内插器-I/F LSI 242的尺寸可以与COC DRAM 241的相等，所以传输线结构的内插器是不需要的。更进一步地，因为在每一根信号线上使用了点对点连接，所以可以实现高速操作。
接下来，将参考图26A至26F来说明可以应用于根据第五至第八实施例的存储系统的用于层叠COC DRAM和I/F LSI的方法。上述存储系统的I/F LSI包括贯穿电极，但是下面说明的方法是用于层叠不包括任何贯穿电极(很难提供贯穿电极)的I/F LSI的方法。
首先，如图26A所示，DRAM磁心253-1是通过使用粘合剂251来连接并固定在载体(supporter)250上的，在该DRAM磁心253-1中贯穿电极252是放置在上表面中的。
然后，从后侧研磨DRAM磁心253-1，以便使贯穿电极露出来。然后，如图26B中所示，将贯穿电极接线端254附在露出的贯穿电极上。这样，就形成了DRAM芯片的一层。
在那之后，如图26C所示，将与DRAM磁心253-1相同的另一个DRAM磁心253-2层叠在拥有贯穿电极接线端254的DRAM磁心253-1上。然后，然后研磨DRAM磁心253-2的背面，以便使贯穿电极露出来，并将贯穿电极接线端附在贯穿电极上。
然后，重复层叠DRAM磁心、研磨它以及附上贯穿电极接线端的步骤，以便形成要求数目的DRAM芯片的层。
然后，如图26D中所示，将不包括任何贯穿电极的I/F LSI 256连接/层叠在最后的DRAM芯片的贯穿电极的接线端上，使I/F LSI 256面朝上放置。
然后，如图26E中所示，去掉载体250并剥除粘合剂251。
最后，如图26F中所示，将倒装片连接接线端257等等连接在层叠式DRAM的上表面上的贯穿电极上。
接下来，将说明在通过图26A至26F中所示的层叠方法来制造的层叠式DRAM中的信号流。
已经进入倒装片连接的接线端子257的信号是以前经由贯穿电极258输入到I/F LSI 256中的。在那里通过逻辑操作等来处理输入到I/FLSI 256的信号，将它输出到贯穿电极259，并经由贯穿电极259将它提供给每一个DRAM芯片253。
从COC DRAM 253输出的信号沿着相反的路线前进。
这样，在通过图26A至26F中所示的层叠方法来制造的层叠式DRAM中，曾将从COC DRAM的上侧输入的信号通向在后侧的I/FLSI，所以信号传输线的距离很长。但是，由于每一个DRAM芯片的厚度是大约50μm，所以信号的延迟和反射没有导致重大问题。因此，通过使用这种层叠方法，即使很难在I/F LSI中提供贯穿电极，也可以形成使用COC DRAM的存储系统。
接下来，将参考图27A至27E来说明一种用于层叠COC DRAM、I/F LSI以及内插器的方法。在这个方法中，不像图26A至26F的方法，没有使用载体。
首先，如图27A所示，将DRAM磁心253-1连接并固定在充当载体的I/F LSI 256上，该DRAM磁心253-1包括在它上表面中的贯穿电极252和附在贯穿电极252上的贯穿电极接线端260。
然后，从后侧研磨DRAM磁心253-1，以便使贯穿电极露出来。然后，如图27B中所示，将贯穿电极接线端254附在露出的贯穿电极上。
然后，如图27C所示，将与DRAM磁心253-1相同的DRAM磁心253-2层叠在拥有贯穿电极接线端254的DRAM磁心253-1上。然后，研磨DRAM磁心253-2的背面，以便使贯穿电极露出来。然后，将贯穿电极接线端附在露出的贯穿电极上。
在那之后，重复上述过程，以便层叠要求数目的DRAM芯片。
然后，如图27D中所示，将包括在其上侧的贯穿电极的内插器264层叠在底部(bottom)的DRAM芯片上，以便将放置在DRAM芯片中的贯穿电极接线端连在内插器264的贯穿电极上。
最后，如图27E中所示，磨掉内插器264的背面，以便使贯穿电极露出来，并将倒装片连接的接线端261连接在露出的贯穿电极上。当不需要内插器264的时候，可以将倒装片连接的接线端连在底部的DARM芯片253-3的露出的贯穿电极上。
接下来，将说明用图27A至27E中所示的层叠方法来制造的层叠式DRAM中的信号流。
已经进入倒装片连接接线端261的信号是经由贯穿电极262输入到I/F LSI 256中的。在那里通过逻辑信号处理等来处理进入I/F LSI 256的信号，然后将它输出到贯穿电极263。将输出到贯穿电极263信号提供给每一个DRAM芯片。
从COC DRAM 253输出的信号沿着相反的路线前进。
根据图27A至27E中所示的方法，与图26A至26F的方法中不同，没有执行去掉载体的步骤，所以可以防止在去除步骤中引起的芯片破裂。
像在用图26A至26F的方法制造的层叠式DRAM中那样，用图27A至27E的方法制造的层叠式DRAM的每一个DRAM芯片的厚度是大约50μm。由于这种结构，即使经由在上侧上的I/F LSI将从下侧输入的信号提供给每一个DRAM芯片，信号的延迟和反射也不会导致重大问题。因此，通过这种层叠方法，即使很难在I/F LSI中提供贯穿电极，也可以形成使用内插器和COC DRAM的存储系统。

Claims (12)

1.一种半导体器件，所述半导体器件包括存储单元和内插器，所述存储单元包括彼此堆叠的多个存储芯片，所述内插器包括布置在所述存储单元下面的第一部件和布置在所述第一部件下面的第二部件，所述第一部件在材料上与所述第二部件不同。
2.根据权利要求1的半导体器件，其中所述第一部件是硅单元，并且所述第二部件是印刷电路板。
3.根据权利要求1的半导体器件，其中所述第一部件比所述存储单元的面积大，并且与所述第二部件的面积基本相同。
4.根据权利要求1的半导体器件，其中所述第二部件具有用于接收和发送信号的信号线，和用于给出所述信号线的电位参考的参考面。
5.根据权利要求1的半导体器件，其中所述存储芯片具有多个第一贯穿电极，并且所述第二部件具有多个第二贯穿电极，所述第一电极的最小距离小于所述第二电极的最小距离。
6.根据权利要求1的半导体器件，其中所述存储芯片是DRAM芯片。
7.一种系统，所述系统包括存储单元、内插器、其上安装有所述内插器的主板和安装在所述主板上的芯片组，其中所述存储单元包括彼此堆叠的多个存储芯片，所述内插器包括布置在所述存储单元下面的第一部件和布置在所述第一部件下面的第二部件，所述第一部件在材料上与所述第二部件不同。
8.根据权利要求7的系统，其中所述第一部件是硅单元，并且所述第二部件是印刷电路板。
9.根据权利要求7的系统，其中所述第一部件比所述存储单元的面积大，并且与所述第二部件的面积基本相同。
10.根据权利要求7的系统，其中所述第二部件具有用于接收和发送信号的信号线，和用于给出所述信号线的电位参考的参考面。
11.根据权利要求7的系统，其中所述存储芯片具有多个第一贯穿电极，所述第二部件具有多个第二贯穿电极，所述第一电极的最小距离小于所述第二电极的最小距离。
12.根据权利要求7的系统，其中所述存储芯片是DRAM芯片。
CN200810170330.XA 2003-12-25 2004-12-24 半导体集成电路装置 Pending CN101419966A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2003428888A JP3896112B2 (ja) 2003-12-25 2003-12-25 半導体集積回路装置
JP2003428888 2003-12-25

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
CNB2004100615407A Division CN100442503C (zh) 2003-12-25 2004-12-24 半导体集成电路装置

Publications (1)

Publication Number Publication Date
CN101419966A true CN101419966A (zh) 2009-04-29

Family

ID=34697542

Family Applications (2)

Application Number Title Priority Date Filing Date
CNB2004100615407A Expired - Fee Related CN100442503C (zh) 2003-12-25 2004-12-24 半导体集成电路装置
CN200810170330.XA Pending CN101419966A (zh) 2003-12-25 2004-12-24 半导体集成电路装置

Family Applications Before (1)

Application Number Title Priority Date Filing Date
CNB2004100615407A Expired - Fee Related CN100442503C (zh) 2003-12-25 2004-12-24 半导体集成电路装置

Country Status (4)

Country Link
US (2) US7385281B2 (zh)
JP (1) JP3896112B2 (zh)
CN (2) CN100442503C (zh)
DE (1) DE102004062194A1 (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102800644A (zh) * 2012-09-05 2012-11-28 无锡江南计算技术研究所 Ddr信号布线封装基板以及ddr信号布线封装方法
CN104346281A (zh) * 2013-08-09 2015-02-11 瑞萨电子株式会社 电子装置

Families Citing this family (99)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4745697B2 (ja) * 2005-03-29 2011-08-10 富士通セミコンダクター株式会社 複数の配線層を有する半導体回路の端子層設定方法、端子層設定プログラム、配線端子延長処理プログラム、および、その端子層を設定に用いられる端子延長用コンポーネント
US9507739B2 (en) 2005-06-24 2016-11-29 Google Inc. Configurable memory circuit system and method
US8060774B2 (en) 2005-06-24 2011-11-15 Google Inc. Memory systems and memory modules
US10013371B2 (en) 2005-06-24 2018-07-03 Google Llc Configurable memory circuit system and method
US8089795B2 (en) 2006-02-09 2012-01-03 Google Inc. Memory module with memory stack and interface with enhanced capabilities
US8359187B2 (en) 2005-06-24 2013-01-22 Google Inc. Simulating a different number of memory circuit devices
US8397013B1 (en) 2006-10-05 2013-03-12 Google Inc. Hybrid memory module
US8438328B2 (en) * 2008-02-21 2013-05-07 Google Inc. Emulation of abstracted DIMMs using abstracted DRAMs
US9171585B2 (en) 2005-06-24 2015-10-27 Google Inc. Configurable memory circuit system and method
US8041881B2 (en) 2006-07-31 2011-10-18 Google Inc. Memory device with emulated characteristics
US7609567B2 (en) * 2005-06-24 2009-10-27 Metaram, Inc. System and method for simulating an aspect of a memory circuit
US8335894B1 (en) 2008-07-25 2012-12-18 Google Inc. Configurable memory system with interface circuit
US8386722B1 (en) 2008-06-23 2013-02-26 Google Inc. Stacked DIMM memory interface
US8090897B2 (en) 2006-07-31 2012-01-03 Google Inc. System and method for simulating an aspect of a memory circuit
US8055833B2 (en) 2006-10-05 2011-11-08 Google Inc. System and method for increasing capacity, performance, and flexibility of flash storage
US8077535B2 (en) 2006-07-31 2011-12-13 Google Inc. Memory refresh apparatus and method
US8327104B2 (en) 2006-07-31 2012-12-04 Google Inc. Adjusting the timing of signals associated with a memory system
US20080082763A1 (en) 2006-10-02 2008-04-03 Metaram, Inc. Apparatus and method for power management of memory circuits by a system or component thereof
US8130560B1 (en) 2006-11-13 2012-03-06 Google Inc. Multi-rank partial width memory modules
US7392338B2 (en) 2006-07-31 2008-06-24 Metaram, Inc. Interface circuit system and method for autonomously performing power management operations in conjunction with a plurality of memory circuits
US8796830B1 (en) 2006-09-01 2014-08-05 Google Inc. Stackable low-profile lead frame package
US8244971B2 (en) 2006-07-31 2012-08-14 Google Inc. Memory circuit system and method
US7386656B2 (en) 2006-07-31 2008-06-10 Metaram, Inc. Interface circuit system and method for performing power management operations in conjunction with only a portion of a memory circuit
US20080028136A1 (en) 2006-07-31 2008-01-31 Schakel Keith R Method and apparatus for refresh management of memory modules
US8619452B2 (en) 2005-09-02 2013-12-31 Google Inc. Methods and apparatus of stacking DRAMs
US8081474B1 (en) 2007-12-18 2011-12-20 Google Inc. Embossed heat spreader
US9542352B2 (en) 2006-02-09 2017-01-10 Google Inc. System and method for reducing command scheduling constraints of memory circuits
US8111566B1 (en) 2007-11-16 2012-02-07 Google, Inc. Optimal channel design for memory devices for providing a high-speed memory interface
JP2007036104A (ja) * 2005-07-29 2007-02-08 Nec Electronics Corp 半導体装置およびその製造方法
JP4819639B2 (ja) * 2005-10-12 2011-11-24 キヤノン株式会社 プリント回路板
JP4790386B2 (ja) * 2005-11-18 2011-10-12 エルピーダメモリ株式会社 積層メモリ
US9632929B2 (en) 2006-02-09 2017-04-25 Google Inc. Translating an address associated with a command communicated between a system and memory circuits
EP2005303B1 (en) * 2006-02-09 2012-04-18 Google Inc. Memory circuit system and method
JP4828251B2 (ja) 2006-02-22 2011-11-30 エルピーダメモリ株式会社 積層型半導体記憶装置及びその制御方法
JP2008004853A (ja) * 2006-06-26 2008-01-10 Hitachi Ltd 積層半導体装置およびモジュール
US7724589B2 (en) 2006-07-31 2010-05-25 Google Inc. System and method for delaying a signal communicated from a system to at least one of a plurality of memory circuits
JP2008091638A (ja) 2006-10-02 2008-04-17 Nec Electronics Corp 電子装置およびその製造方法
JP4345798B2 (ja) 2006-10-12 2009-10-14 エルピーダメモリ株式会社 積層型半導体装置及びそのテスト方法
JP4800898B2 (ja) * 2006-10-27 2011-10-26 日本電信電話株式会社 配線基板、電子回路装置およびその製造方法
EP4254413A3 (en) 2006-12-14 2023-12-27 Rambus Inc. Multi-die memory device
US20080168257A1 (en) * 2007-01-05 2008-07-10 Glenn Lawrence Marks Interface assembly for coupling a host to multiple storage devices
KR100875955B1 (ko) * 2007-01-25 2008-12-26 삼성전자주식회사 스택 패키지 및 그의 제조 방법
US8209479B2 (en) 2007-07-18 2012-06-26 Google Inc. Memory circuit system and method
US8080874B1 (en) 2007-09-14 2011-12-20 Google Inc. Providing additional space between an integrated circuit and a circuit board for positioning a component therebetween
JP4484923B2 (ja) * 2007-12-27 2010-06-16 株式会社日立製作所 プロセッサ
US7745920B2 (en) 2008-06-10 2010-06-29 Micron Technology, Inc. Packaged microelectronic devices and methods for manufacturing packaged microelectronic devices
US8031505B2 (en) * 2008-07-25 2011-10-04 Samsung Electronics Co., Ltd. Stacked memory module and system
US8049319B2 (en) * 2008-10-24 2011-11-01 Electronics And Telecommunications Research Institute Ultra wideband system-on-package
KR20100048610A (ko) 2008-10-31 2010-05-11 삼성전자주식회사 반도체 패키지 및 그 형성 방법
US8032804B2 (en) * 2009-01-12 2011-10-04 Micron Technology, Inc. Systems and methods for monitoring a memory system
DE202010017690U1 (de) 2009-06-09 2012-05-29 Google, Inc. Programmierung von Dimm-Abschlusswiderstandswerten
US9305606B2 (en) 2009-08-17 2016-04-05 Micron Technology, Inc. High-speed wireless serial communication link for a stacked device configuration using near field coupling
US8242384B2 (en) 2009-09-30 2012-08-14 International Business Machines Corporation Through hole-vias in multi-layer printed circuit boards
JP5559507B2 (ja) 2009-10-09 2014-07-23 ピーエスフォー ルクスコ エスエイアールエル 半導体装置及びこれを備える情報処理システム
US8432027B2 (en) * 2009-11-11 2013-04-30 International Business Machines Corporation Integrated circuit die stacks with rotationally symmetric vias
US8258619B2 (en) 2009-11-12 2012-09-04 International Business Machines Corporation Integrated circuit die stacks with translationally compatible vias
US8315068B2 (en) * 2009-11-12 2012-11-20 International Business Machines Corporation Integrated circuit die stacks having initially identical dies personalized with fuses and methods of manufacturing the same
US8310841B2 (en) 2009-11-12 2012-11-13 International Business Machines Corporation Integrated circuit die stacks having initially identical dies personalized with switches and methods of making the same
US9646947B2 (en) * 2009-12-22 2017-05-09 Lenovo Enterprise Solutions (Singapore) Pte. Ltd. Integrated circuit with inductive bond wires
US8612809B2 (en) 2009-12-31 2013-12-17 Intel Corporation Systems, methods, and apparatuses for stacked memory
KR101710658B1 (ko) 2010-06-18 2017-02-27 삼성전자 주식회사 관통 전극을 갖는 3차원 적층 구조의 반도체 장치 및 그 반도체 장치의 시그널링 방법
TWI422009B (zh) * 2010-07-08 2014-01-01 Nat Univ Tsing Hua 多晶片堆疊結構
JP5647014B2 (ja) * 2011-01-17 2014-12-24 ピーエスフォー ルクスコ エスエイアールエルＰＳ４ Ｌｕｘｃｏ Ｓ．ａ．ｒ．ｌ． 半導体装置
KR101263663B1 (ko) * 2011-02-09 2013-05-22 에스케이하이닉스 주식회사 반도체 장치
JP5872773B2 (ja) * 2011-02-10 2016-03-01 新光電気工業株式会社 多層配線基板
JP6006920B2 (ja) * 2011-07-04 2016-10-12 ピーエスフォー ルクスコ エスエイアールエルＰＳ４ Ｌｕｘｃｏ Ｓ．ａ．ｒ．ｌ． 半導体モジュール及びモジュール基板
US9201834B2 (en) 2011-10-11 2015-12-01 Etron Technology, Inc. Reconfigurable high speed memory chip module and electronic device with a reconfigurable high speed memory chip module
US9164942B2 (en) 2011-10-11 2015-10-20 Etron Technology, Inc. High speed memory chip module and electronics system device with a high speed memory chip module
KR20130071884A (ko) 2011-12-21 2013-07-01 삼성전자주식회사 다이 패키지 및 이를 포함하는 시스템
US20130219097A1 (en) * 2012-02-21 2013-08-22 Qualcomm Atheros, Inc. Module on board form factor for expansion boards
KR20140006587A (ko) 2012-07-06 2014-01-16 삼성전자주식회사 반도체 패키지
US9343449B2 (en) 2012-07-06 2016-05-17 Nvidia Corporation Alternative 3D stacking scheme for DRAMs atop GPUs
US8546955B1 (en) * 2012-08-16 2013-10-01 Xilinx, Inc. Multi-die stack package
JP5607692B2 (ja) * 2012-08-22 2014-10-15 ルネサスエレクトロニクス株式会社 電子装置
CA2828258C (en) * 2012-09-25 2016-11-29 Blackberry Limited Smart plug or cradle
KR102032887B1 (ko) * 2012-12-10 2019-10-16 삼성전자 주식회사 반도체 패키지 및 반도체 패키지의 라우팅 방법
US9378793B2 (en) * 2012-12-20 2016-06-28 Qualcomm Incorporated Integrated MRAM module
US9087846B2 (en) * 2013-03-13 2015-07-21 Apple Inc. Systems and methods for high-speed, low-profile memory packages and pinout designs
US9679615B2 (en) 2013-03-15 2017-06-13 Micron Technology, Inc. Flexible memory system with a controller and a stack of memory
JP6312377B2 (ja) * 2013-07-12 2018-04-18 キヤノン株式会社 半導体装置
JP2015099890A (ja) * 2013-11-20 2015-05-28 株式会社東芝 半導体装置、及び半導体パッケージ
US9287240B2 (en) 2013-12-13 2016-03-15 Micron Technology, Inc. Stacked semiconductor die assemblies with thermal spacers and associated systems and methods
JP2014096609A (ja) * 2014-02-14 2014-05-22 Renesas Electronics Corp 電子装置
US9237670B2 (en) 2014-02-26 2016-01-12 Samsung Electronics Co., Ltd. Socket interposer and computer system using the socket
US8947931B1 (en) * 2014-06-13 2015-02-03 Sandisk Technologies Inc. Memory module
US9958897B1 (en) * 2014-06-20 2018-05-01 Western Digital Technologies, Inc. Controller board having expandable memory
US20160179733A1 (en) * 2014-12-23 2016-06-23 Intel Corporation Two-part electrical connector
US9298228B1 (en) * 2015-02-12 2016-03-29 Rambus Inc. Memory capacity expansion using a memory riser
KR20160102770A (ko) 2015-02-23 2016-08-31 삼성전자주식회사 메모리 모듈, 이를 포함하는 메모리 시스템, 및 이를 포함하는 데이터 저장 시스템
JP2015146467A (ja) * 2015-05-08 2015-08-13 ルネサスエレクトロニクス株式会社 電子装置
US10403572B2 (en) 2016-11-02 2019-09-03 Samsung Electronics Co., Ltd. Semiconductor device and semiconductor package including the same
JP6785649B2 (ja) * 2016-12-27 2020-11-18 ルネサスエレクトロニクス株式会社 半導体装置
US10831963B1 (en) * 2017-08-26 2020-11-10 Kong-Chen Chen Apparatus and method of parallel architecture for NVDIMM
US11500576B2 (en) 2017-08-26 2022-11-15 Entrantech Inc. Apparatus and architecture of non-volatile memory module in parallel configuration
CN107658307B (zh) * 2017-08-28 2020-02-25 长江存储科技有限责任公司 3d存储器
JP6989426B2 (ja) * 2018-03-22 2022-01-05 キオクシア株式会社 半導体装置およびその製造方法
KR102567974B1 (ko) 2018-05-30 2023-08-17 삼성전자주식회사 인쇄회로기판을 포함하는 메모리 시스템 및 스토리지 장치
CN109075170B (zh) * 2018-06-29 2021-02-02 长江存储科技有限责任公司 具有使用内插器的堆叠器件芯片的三维存储器件
KR20200065762A (ko) * 2018-11-30 2020-06-09 에스케이하이닉스 주식회사 메모리 시스템

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0715969B2 (ja) 1991-09-30 1995-02-22 インターナショナル・ビジネス・マシーンズ・コーポレイション マルチチツプ集積回路パツケージ及びそのシステム
US5347428A (en) * 1992-12-03 1994-09-13 Irvine Sensors Corporation Module comprising IC memory stack dedicated to and structurally combined with an IC microprocessor chip
JP2605968B2 (ja) 1993-04-06 1997-04-30 日本電気株式会社 半導体集積回路およびその形成方法
EP0713609B1 (en) 1993-08-13 2003-05-07 Irvine Sensors Corporation Stack of ic chips as substitute for single ic chip
WO1996001498A1 (en) 1994-07-04 1996-01-18 Matsushita Electric Industrial Co., Ltd. Integrated circuit device
US7149095B2 (en) * 1996-12-13 2006-12-12 Tessera, Inc. Stacked microelectronic assemblies
US5915167A (en) 1997-04-04 1999-06-22 Elm Technology Corporation Three dimensional structure memory
US6617681B1 (en) 1999-06-28 2003-09-09 Intel Corporation Interposer and method of making same
JP2001102479A (ja) 1999-09-27 2001-04-13 Toshiba Corp 半導体集積回路装置およびその製造方法
JP3768761B2 (ja) * 2000-01-31 2006-04-19 株式会社日立製作所 半導体装置およびその製造方法
US7104804B2 (en) 2000-07-03 2006-09-12 Advanced Interconnect Solutions Method and apparatus for memory module circuit interconnection
JP2002076267A (ja) * 2000-08-22 2002-03-15 Hitachi Ltd 無線送受信装置
JP2002176137A (ja) * 2000-09-28 2002-06-21 Toshiba Corp 積層型半導体デバイス
JP4608763B2 (ja) * 2000-11-09 2011-01-12 日本電気株式会社 半導体装置
WO2002057921A1 (en) * 2001-01-19 2002-07-25 Hitachi,Ltd Electronic circuit device
JP2003014819A (ja) * 2001-07-03 2003-01-15 Matsushita Electric Ind Co Ltd 半導体配線基板，半導体デバイス，半導体デバイスのテスト方法及びその実装方法
JP2003258189A (ja) 2002-03-01 2003-09-12 Toshiba Corp 半導体装置及びその製造方法
US7435912B1 (en) * 2002-05-14 2008-10-14 Teradata Us, Inc. Tailoring via impedance on a circuit board
JP4110992B2 (ja) * 2003-02-07 2008-07-02 セイコーエプソン株式会社 半導体装置、電子デバイス、電子機器、半導体装置の製造方法および電子デバイスの製造方法
JP4419049B2 (ja) * 2003-04-21 2010-02-24 エルピーダメモリ株式会社 メモリモジュール及びメモリシステム
JP4205553B2 (ja) * 2003-11-06 2009-01-07 エルピーダメモリ株式会社 メモリモジュール及びメモリシステム

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102800644A (zh) * 2012-09-05 2012-11-28 无锡江南计算技术研究所 Ddr信号布线封装基板以及ddr信号布线封装方法
CN102800644B (zh) * 2012-09-05 2014-12-24 无锡江南计算技术研究所 Ddr信号布线封装基板以及ddr信号布线封装方法
CN104346281A (zh) * 2013-08-09 2015-02-11 瑞萨电子株式会社 电子装置
CN104346281B (zh) * 2013-08-09 2019-04-09 瑞萨电子株式会社 电子装置

Also Published As

Publication number Publication date
JP3896112B2 (ja) 2007-03-22
US7385281B2 (en) 2008-06-10
CN100442503C (zh) 2008-12-10
US20050139977A1 (en) 2005-06-30
JP2005191172A (ja) 2005-07-14
DE102004062194A1 (de) 2005-08-11
CN1638121A (zh) 2005-07-13
US8064222B2 (en) 2011-11-22
US20080203554A1 (en) 2008-08-28

Similar Documents

Publication Publication Date Title
CN100442503C (zh) 半导体集成电路装置
US8183688B2 (en) Semiconductor device
US6628538B2 (en) Memory module including module data wirings available as a memory access data bus
CN1926632B (zh) 用于双面dimm放置的可互换连接阵列
CN103843136B (zh) 在ic封装中封装dram和soc
KR101009502B1 (ko) 반도체 장치
US7072201B2 (en) Memory module
JP4205553B2 (ja) メモリモジュール及びメモリシステム
KR101456503B1 (ko) 스택 메모리
EP2220681B1 (en) Method for stacking serially-connected integrated circuits and multi-chip device made from same
US6937494B2 (en) Memory module, memory chip, and memory system
US8243488B2 (en) Memory module and layout method therefor
US20090019195A1 (en) Integrated circuit, memory module and system
CN102089826B (zh) 邻近光存储器模块
US8004848B2 (en) Stack module, card including the stack module, and system including the stack module
US20080099238A1 (en) Integrated circuit including printed circuit board for a memory module and method for manufacturing
US20100142252A1 (en) Reconfigurable input/output in hierarchical memory link
CN113345859B (zh) 一种混合pitch封装引脚设计的芯片
US20080116572A1 (en) Semiconductor memory modules, methods of arranging terminals therein, and methods of using thereof
JP2008097814A (ja) 積層メモリ、メモリモジュール及びメモリシステム
TW202324672A (zh) 包括具有交錯接合線的堆疊晶粒的半導體裝置及其相關系統和方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C02 Deemed withdrawal of patent application after publication (patent law 2001)
WD01 Invention patent application deemed withdrawn after publication

Open date: 20090429