JP6785649B2 - 半導体装置 - Google Patents

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Description

本発明は、半導体装置に関し、例えば有機材料を誘電体として用いたインターポーザまたは配線基板に配置された複数の配線を備える半導体装置に関する。
インターポーザ上に複数の半導体チップを搭載し、１個のパッケージに封止して、半導体装置として提供することが知られている。このような半導体装置の一例が、所謂、ＳＩＰ（Ｓｙｓｔｅｍ Ｉｎ Ｐａｃｋａｇｅ）あるいはＭＣＭ（Ｍｕｌｔｉ−Ｃｈｉｐ Ｍｏｄｕｌｅ）である。
一方、半導体装置の高速化および高集積化の要求は、近年ますます強くなっている。この要求に応じるために、例えばメモリ用半導体チップ（メモリ用チップ）を３次元的（３−Ｄ）に積み重ね、同じインターポーザに論理用半導体チップを搭載し、３−Ｄメモリ用チップと論理用半導体チップ（論理用チップ）との間をインターポーザに配置された多数の配線によって並列的に接続することが考えられている。３次元的に積み重ねられた半導体チップと２次元的に配置された半導体チップ間が接続されるため、このような半導体装置は、２．５次元（２．５−Ｄ）半導体装置とも称される。
特許文献１には、高速信号伝送配線の実装構造が記載されている。
特開２００１−１１１４０８号公報
高速化を図るために、３−Ｄメモリ用チップと論理用チップを並列的に接続する信号配線（以下、バス配線とも称する）の数（または本数）は、例えば１Ｋｂｉｔ（１０２４ｂｉｔ）にも達する。すなわち、チップ間を接続するバス配線の幅（バス幅）が１Ｋｂｉｔと言うような広い幅となってきている。このようにバス幅を広くすることにより、１信号配線当たりのデータ転送速度が２Ｇｂｐｓであれば、３−Ｄメモリ用チップと論理用チップとの間の合計のデータ転送速度は２Ｔｂｐｓにも達するため、高速化を図ることが可能である。バス幅を広くするには、それぞれのチップ（ダイ）を別々のパッケージに封止し、パッケージの外部において外部配線を用いて接続するよりも、同じインターポーザにそれぞれのチップを搭載し、外部配線よりも配線幅の細いインターポーザの配線を用いて接続することが有効である。
インターポーザは、例えばシリコンウェハによって形成することができる。この場合、インターポーザに配置される配線は、例えば周知の半導体製造技術を用いて、シリコンウェハに形成した配線層により形成することができる。例えばシリコンウェハの配線層に対してエッチング処理等を行うことにより、高密度の配線を形成することが可能となる。現在実用に供されているシリコンインターポーザは、例えば厚さが５０〜１００μｍ程度（以下、μｍはｕｍとも称する）のシリコンウェハを用いて形成されている。このようなシリコンインターポーザに３−Ｄメモリ用チップと論理用チップを搭載し、シリコンインターポーザに配置（形成）された高密度配線によって接続することにより、広いバス幅を実現することが可能となる。この場合、シリコンインターポーザは、低密度の配線が形成された支持パッケージ基板に搭載され、シリコンインターポーザの主面と裏面との間を電気的に接続するＴＳＶ（Ｔｈｒｏｕｇｈ Ｓｉｌｉｃｏｎ Ｖｉａ）によって、例えば搭載されたチップの端子と支持パッケージ基板の配線との間が接続されることになる。
シリコンインターポーザは、半導体製造技術を用いて形成されるため、配線厚を非常に薄く、配線幅を細くすることが可能である。一例を述べると、平面視で見たとき、配線幅は０．５〜２．０ｕｍで、配線厚は１．０ｕｍ程度にすることが可能である。また、シリコンウェハに多層の配線層を形成することにより、シリコンインターポーザに、３次元的に配線を配置することが可能である。すなわち、断面視で見たとき、インターポーザには、シリコンを誘電体として挟んで、シリコンの上下に配線が配置されていることになる。この場合、上下の配線間の距離、すなわち隣接した配線間距離は、例えば０．５ｕｍ程度にすることが可能である。
チップ間を接続するバス配線は、シリコンインターポーザにおいて３次元的に配置された配線によって構成される。この場合、３次元的に配置されたバス配線と平行し、バス配線間に挟まれるように、複数の電圧配線が配置される。この電圧配線には例えば接地電圧のような所定の電圧が供給され、電圧配線はバス配線間で信号が干渉（クロストーク）するのを防ぐためのシールド配線として用いられる。シリコンインターポーザでは、配線密度を高くすることが可能であるため、シールド配線とバス配線との距離を短くすることが可能となり、シールド配線によってクロストークを有効に低減することができる。また、配線の断面積が小さいため、単位長さあたりの電気抵抗が大きくなる。そのため、バス配線自体が、チップ間を接続する直列終端抵抗として作用することになる。その結果、チップ間を伝達する信号波形は鈍るが、信号の反射波を低減することが可能となり、良好な信号を伝達することが可能となる。
一方、単位長さあたりの電気抵抗が大きいため、比較的高速な信号を伝達するバス配線として用いる場合には、短い配線長にすることが要求され、バス配線をレイアウトする際に制限が生じることになる。シリコンインターポーザは、半導体製造技術によって、１個のシリコンウェハに多数個形成したあと、シリコンウェハを切断することにより、取得される。半導体製造技術を用いて形成するため、シリコンインターポーザが形成されたシリコンウェハの単価が高くなり、シリコンインターポーザの単価も高くなってしまう。
そこで、本発明者らは、シリコンの代わりに樹脂のような有機材料によって形成されたインターポーザ（以下、有機インターポーザとも称する）を用い、有機インターポーザに配置されている配線を信号配線（バス配線）として用いることを検討した。すなわち、有機インターポーザに３−Ｄメモリ用チップと論理用チップを搭載し、有機インターポーザに配置されている配線をバス配線として、チップ間を接続することを検討した。この場合、シリコンの代わりに、有機材料がバス配線間に挟まれた誘電体として機能することになる。有機インターポーザは、例えば有機（樹脂）材料に配線を形成し、配線が形成された有機材料の層を複数層積み重ねて、大きな有機パネルを形成する。この場合、１個の有機パネルには多数の有機インターポーザが形成され、有機パネルを切断することによって多数の有機インターポーザが取得されることになる。
大きな有機パネルが、安価な有機材料の積み重ねによって形成することができるため、シリコンウェハに比べて安価となる。その結果、有機インターポーザもシリコンインターポーザに比べて安価になる。一方、有機インターポーザの場合、シリコンインターポーザのように配線幅を細くし、配線厚を薄くするように形成することが難しいため、配線密度はシリコンインターポーザに比べて低下する。配線の断面積が大きくなるため、単位長さあたりの電気抵抗を小さくすることが可能となり、シリコンインターポーザに比べて、格段に長い配線長の配線を用いても、高速な信号を伝達することが可能となる。その結果、バス配線のレイアウトの制限を緩和することが可能となる。
しかしながら、有機インターポーザに配置された配線をバス配線として用いる場合、配線密度が低いため、シールド配線とバス配線との間の距離が長くなる。また、電気抵抗が小さいため、信号波形の変化が急峻になる。その結果、バス信号間のクロストークが大きくなると言う課題が生じる。
特許文献１には、伝送用配線を往復する反射波に起因する時間的な揺らぎを抑えて、ジッタを低減する技術が記載されている。すなわち、特許文献１は、１個の配線における信号波形を良好に保つ技術を記載しているだけで、複数のバス配線間のおける信号干渉は記載されていない。また、有機インターポーザについても、全く開示されていない。
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
一実施の形態に係わる半導体装置は、有機インターポーザまたは有機配線基板に配置され、第１端部と第２端部とを備えた第１信号配線と、有機インターポーザまたは有機配線基板に配置され、信号を伝達する第２信号配線と、第１信号配線の第１端部に接続された出力端子を有する第１出力回路と、第１信号配線の第２端部に接続された入力端子を有する第１入力回路と、第２信号配線に接続され、第２信号配線に信号を出力する第２出力回路と、第２信号配線に接続され、第２信号配線における信号を入力する第２入力回路とを備えている。ここで、第１出力回路は、出力端子におけるインピーダンスが、第１端部に伝達された波形に対して逆相方向の反射波を発生するように設定され、出力端子に周期的にデータを出力する。また、第１入力回路は、入力端子におけるインピーダンスが、第２端部に伝達された波形に対して同相方向の反射波を発生するように設定されている。さらに、第１信号配線における第１端部と第２端部との間の動的信号遅延時間の平均が、データの周期の半分に対して２以上の整数分の１となるように、第１信号配線が設定される。また、第２信号配線における動的信号遅延時間の最大値と最小値の差が、前記平均遅延の２倍を超えないように設定される。ここで、動的とは、１つの信号配線における信号の時間変動（ジッタ）を含むことを意味しており、あとで述べる静的とは、１つの信号配線における信号の時間変動を含まないことを意味している。
また、他の一実施の形態に係わる半導体装置は、有機インターポーザまたは有機配線基板に配置され、それぞれ、クロック信号を伝達するクロック信号配線と、クロック信号に同期して信号を伝達する複数の信号配線とを有する、複数の配線束とを備えている。ここで、複数の配線束のうちの一の配線束は、第１端部と第２端部とを備えた第１信号配線と、第１信号配線と平行するように配置された第２信号配線および第３信号配線とを備えている。また、半導体装置は、第１信号配線の第１端部に接続された出力端子を有し、出力端子におけるインピーダンスが、第１端部に伝達された波形に対して逆相方向の反射波を発生するように設定され、出力端子に周期的にデータを出力する出力回路と、第１信号配線の第２端部に接続された入力端子を有し、入力端子におけるインピーダンスが、第２端部に伝達された波形に対して同相方向の反射波を発生するように設定された入力回路とを備えている。さらに、第１信号配線における第１端部と第２端部との間の平均遅延が、データの周期の半分に対して２以上の整数分の１となるように、第１信号配線が設定され、第２信号配線における信号遅延と第３信号配線における信号遅延との差が、平均遅延の２倍を超えないように、第２信号配線および第３信号配線が設定される。
一実施の形態によれば、配線間隔の拡大あるいは配線密度の低下を抑制しながら、クロストークによる影響を抑制することが可能な安価な半導体装置を提供することができる。
（Ａ）および（Ｂ）は、実施の形態１に係わるデータ送信の基本構成を説明する図である。 （Ａ）〜（Ｃ）は、実施の形態１に係わるデータ送信を説明するための説明図である。 （Ａ）および（Ｂ）は、実施の形態１に係わる入力回路および出力回路の構成を示す回路図である。 バス配線の構成を示すブロック図である。 （Ａ）〜（Ｃ）は、クロストークによる影響を説明するための図である。 実施の形態１に係わるアイパターンを示す図である。 実施の形態１に係わる半導体装置の構造を示す断面図である。 実施の形態１に係わる有機インターポーザの構造を示す断面図である。 （Ａ）および（Ｂ）は、バス配線部の構造を示す断面図である。 実施の形態１に係わるバス配線部の構造を示す断面図である。 （Ａ）〜（Ｃ）は、実施の形態１に係わるアイパターンを示す図である。 実施の形態１に係わるバス配線部の構成を示すブロック図である。 実施の形態１に係わるバス配線束の構成を示すブロック図である。 （Ａ）〜（Ｃ）は、実施の形態１の変形例に係わるデータ送信を説明するための図である。 （Ａ）〜（Ｃ）は、実施の形態１に係わる信号配線の配線長を示す図である。 （Ａ）〜（Ｃ）は、実施の形態１に係わる信号配線の配線長を示す図である。 実施の形態２に係わる出力回路の構成を示す回路図である。 実施の形態２に係わる入力回路の構成を示す回路図である。
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一部分には原則として同一の符号を付し、その繰り返しの説明は、原則として省略する。
（実施の形態１）
＜データ送信の基本構成＞
まず、実施の形態１に係わる半導体装置に内蔵されるデータ送信の基本構成を説明する。ここで説明するデータ送信の基本構成を適用した半導体装置は、後で例を用いて説明する。
図１は、実施の形態１に係わるデータ送信の基本構成を説明する図である。図１（Ａ）は、データ送信の構成を示す模式的なブロック図である。図１（Ａ）において、ＬＬは、一対の端部ＬＮ１、ＬＮ２（以下、ＬＮ１は第１端部とも称し、ＬＮ２は第２端部とも称する）を備えた信号配線（第１信号配線）を示し、ＯＢＦは出力回路（第１出力回路）を示し、ＩＢＦは入力回路（第１入力回路）を示している。特に制限されないが、出力回路ＯＢＦは出力バッファ回路であり、入力回路ＩＢＦは入力バッファ回路である。実施の形態１に係わる信号配線ＬＬは、有機インターポーザに配置された配線によって構成されており、出力回路ＯＦＢおよび入力回路ＩＢＦは、有機インターポーザに搭載されたチップに形成されている。
出力回路ＯＢＦは出力端子ＯＮ１を備え、出力端子ＯＮ１は、信号配線ＬＬの第１端部ＬＮ１に電気的に接続され、入力回路ＩＢＦは入力端子ＩＮ１を備え、入力端子ＩＮ１は信号配線ＬＬの第２端部ＬＮ２に電気的に接続されている。
出力回路ＯＢＦには、入力データｉｎが供給され、この入力データｉｎに応じた信号波形を、第１端部ＩＮ１に供給する。第１端部ＩＮ１に供給された信号波形は、信号配線ＬＬを伝播して、第２端部ＬＮ２に到達する。入力回路ＩＢＦは、信号配線ＬＬの第２端部ＬＮ２における信号波形を受信し、受信した信号波形に応じた出力データｏｕｔを形成し、出力する。
実施の形態１においては、出力回路ＯＢＦには周期的なデータが入力データｉｎとして供給される。この入力データｉｎは例えば２値データであり、２値データの論理値が“１”のとき、所定の期間、論理値“１”に対応した電圧が、入力データｉｎとして出力回路ＯＢＦに供給される。同様に、２値データの論理値が“０”のとき、所定の期間、論理値“０”に対応した電圧が、入力データｉｎとして出力回路ＯＢＦに供給される。論理値に対応した電圧となっている上記所定の期間が、入力データｉｎの１周期に相当する。そのため、入力データｉｎの論理値が、例えば“１”、“１”（または“０”、“０”）と時系列的に連続した場合、出力回路ＯＢＦには、入力データｉｎの２周期に渡って、論理値“１”（“０”）に対応する電圧が供給されることになる。一方、論理値が、“１”、“０”（または“０”、“１”）と変化した場合、出力回路ＯＢＦには、論理値“１”（“０”）に対応する電圧が１周期の期間供給され、次のタイミングでは、論理値“０”（“１”）に対応する電圧が１周期の期間供給されることになる。
出力回路ＯＢＦはこの周期的な入力データｉｎに応じた信号波形を出力端子ＯＮ１から第１端部ＬＮ１へ供給する。そのため、第１端部ＬＮ１に供給される信号波形の周期も、入力データｉｎの周期と同じになる。図１（Ｂ）は、出力回路ＯＢＦの出力端子ＯＮ１から第１端部ＬＮ１へ供給される信号波形ＳＯを示す波形図である。図１（Ｂ）において、横軸は時間を示し、縦軸は電圧を示している。
図１（Ｂ）では、例として、時刻ｔ０−ｔ７の間に、論理値“１、０、１，０、０、１、１”が入力データｉｎとして供給された場合の信号波形ＳＯが描かれている。出力回路ＯＢＦは出力バッファ回路によって構成されているため、出力回路ＯＢＦの出力端子ＯＮ１から出力される出力データは、入力データｉｎと同じ論理値となる。図１（Ｂ）では、出力データが論理値“１”の期間、出力端子ＯＮ１における信号波形ＳＯの電圧はＶｄとなり、出力データが論理値“０”の期間、出力端子ＯＮ１における信号波形ＳＯの電圧はＶｓとなる。そのため、入力データｉｎの論理値が、上記したように変化すると、出力端子ＯＮ１における電圧は、図１（Ｂ）に実線で示すように変化することになる。図１（Ｂ）において、ＵＩは、出力端子ＯＮ１に出力されるデータ（出力データ）の論理値の期間を示しており、出力回路ＯＢＦから出力されるデータの１周期を示している。
このように、出力端子ＯＮ１から信号配線ＬＬの第１端部ＬＮ１へ、データの周期ＵＩの期間、出力する出力データの論理値に対応した電圧が供給される。出力回路ＯＢＦは、入力データｉｎに従った出力データを時系列的に、第１端部ＬＮ１へ供給するため、第１端部ＬＮ１には、入力データｉｎの論理値に応じた電圧の信号波形ＳＯが供給されることになる。この信号波形ＳＯが、信号配線ＬＬを伝播して、第２端部ＬＮ２に到達する。
入力回路ＩＮ１は、第２端部ＬＮ２に到達した信号波形ＳＯに対応した出力データｏｕｔを形成する。この場合、入力端子ＩＮ１が接続されていない状態で、第２端部ＬＮ２から信号配線ＬＬを見たときのインピーダンス（第２端部ＬＮ２のインピーダンス）と、第２端部ＬＮ２が接続されていない状態で、入力端子ＩＮ１から入力回路ＩＢＦを見たときのインピーダンス（入力端子ＩＮ１のインピーダンス）とが整合していないと、インピーダンス不整合となり、第２端部ＬＮ２において反射波が発生する。
＜反射波および再反射波＞
第２端部ＬＮ２のインピーダンスと入力端子ＩＮ１のインピーダンスが整合していれば、信号配線ＬＬの第２端部ＬＮ２に到達した信号波形ＳＯに基づいた反射波は発生せず、信号波形ＳＯは入力回路ＩＢＦ内へ伝播することになる。一方、第２端部ＬＮ２のインピーダンスと入力端子ＩＮ１のインピーダンスとが不整合の場合、信号配線ＬＬにおいて第２端ＬＮ２から第１端部ＬＮ１へ向かう反射波が発生することになる。
この場合、入力端子ＩＮ１のインピーダンスが第２端部ＬＮ２のインピーダンスに比べて大きいと、第２端部ＬＮ２に到達した信号波形ＳＯと同相方向の位相を有する反射波が発生する。原理的には、入力端部ＩＮ１のインピーダンスが高くなるのに従って、反射波の位相は、第２端部ＬＮ２に到達した信号波形ＳＯの位相に近づき、入力端部ＩＮ１のインピーダンスが無限大に近づくと、第２端部ＬＮ２に到達した信号波形ＳＯと同相の反射波が発生する。
これに対して、入力端子ＩＮ１のインピーダンスが第２端部ＬＮ２のインピーダンスに比べて小さいと、第２端部ＬＮ２に到達した信号波形ＳＯと逆相方向の位相を有する反射波が発生する。すなわち、入力端子ＩＮ１のインピーダンスが小さくなるのに従って、反射波の位相は、第２端部ＬＮ２に到達した信号波形ＳＯに対して正反対の位相に近づき、入力端子ＩＮ１のインピーダンスが０に近づくと、第２端部ＬＮ２に到達した信号波形ＳＯに対して正反対（逆相）の位相を有する反射波となる。
第２端部ＬＮ２で発生した反射波は、信号配線ＬＬを伝播して、第１端部ＬＮ１に到達する。このとき、出力端子ＯＮ１に接続されていない状態で、第１端部ＬＮ１から信号配線ＬＬを見たときのインピーダンス（第１端部ＬＮ１のインピーダンス）と、第１端部ＬＮ１が接続されていない状態で、出力端子ＯＮ１から出力回路ＯＢＦを見たときのインピーダンス（出力端子ＯＮ１のインピーダンス）が不整合であれば、再度反射波が発生することになる。すなわち、第１端部ＬＮ１のインピーダンスと出力端子ＯＮ１のインピーダンスが不整合であれば、第１端部ＬＮ１に到達した反射波に基づいた反射波が発生することになる。本明細書では、反射波と反射波に基づいた反射波とを区別するために、反射波に基づいた反射波を再反射波とも称する。
第１端部ＬＮ１で発生した再反射波は、信号配線ＬＬにおいて、第２端部ＬＮ２へ向かって伝播することになる。伝播する再反射波の位相は、上記した反射波の位相と同様に、第１端部ＬＮ１と出力端子ＯＮ１とのインピーダンスの大小によって定まる。すなわち、出力端子ＯＮ１のインピーダンスが第１端部ＬＮ１のインピーダンスに比べて大きければ、再反射波の位相は、反射波と同位相方向になり、出力端子ＯＮ１のインピーダンスが無限大に近づけば、原理的には反射波と同位相に再反射波が発生することになる。反対に、出力端子ＯＮ１のインピーダンスが第１端部ＬＮ１のインピーダンスに比べて小さければ、再反射波の位相は、反射波と逆位相方向になり、出力端子ＯＮ１のインピーダンスが０に近づけば、原理的には反射波に対して逆位相を有する再反射波が発生することになる。
第２端部ＬＮ２と入力端子ＩＮ１との間でインピーダンスが不整合となっていると、信号配線ＬＬを伝播して第２端部ＬＮ２に到達した再反射波に基づいて、さらに反射波（再々反射波）が発生することになる。すなわち、第１端部ＬＮ１と第２端部ＬＮ２との間で、反射が繰り返され、多重反射することになる。信号配線ＬＬには、損失が存在するため、信号配線ＬＬを伝播する信号波、反射波、再反射波および再々反射波等は、減衰することになる。反射を繰り返すことにより発生する反射波（再々反射波等）は、減衰が大きくなるため、本明細書では再反射波までを例として説明をする。
また、信号配線ＬＬは、例えばその断面積、配線長、材質および配置等で定まる寄生抵抗成分、寄生容量成分および寄生インダクタ成分を有する。そのため、信号配線ＬＬは、これらの成分によって定まる信号遅延時間τを有することになる。例えば、第１端部ＬＮ１に供給された信号波形ＳＯは、信号配線ＬＬの有する信号遅延時間τだけ遅れて、第２端部ＬＮ２に到達することになる。同様に、第２端部ＬＮ２で発生した反射波は、信号配線ＬＬの信号遅延時間τだけ遅れて第１端部ＬＮ１に到達することになり、第１端部ＬＮ１で発生した再反射波も、信号遅延時間τだけ遅れて第２端部ＬＮ２に到達することになる。
＜入力回路および出力回路の構成＞
この実施の形態１においては、出力回路ＯＢＦの出力端子ＯＮ１のインピーダンスが、第１端部ＬＮ１に比べて小さくなるように設定される。一方、入力回路ＩＢＦの入力端子ＩＮ１のインピーダンスは、第２端部ＬＮ２に比べて大きくなるように設定される。通常は、反射波および再反射波の発生を防ぐために、入力回路ＩＢＦおよび出力回路ＯＢＦに、インピーダンスの整合を図るための終端抵抗を設けることが行われる。これに対して、実施の形態１に係わる入力回路ＩＢＦおよび出力回路ＯＢＦは、終端抵抗を有していない。図３を参照にして、入力回路ＩＢＦおよび出力回路ＯＢＦの構成を説明する。図３は、実施の形態１に係わる入力回路および出力回路の構成を示す回路図である。ここで、図３（Ａ）は出力回路ＯＢＦの構成を示し、図３（Ｂ）は入力回路ＩＢＦの構成を示している。
出力回路ＯＢＦは、入力データｉｎに従った信号波形を形成する出力回路部ＯＢＦＰを備えている。出力回路部ＯＢＦＰは、複数のＰチャンネル型トランジスタ（以下、Ｐ型トランジスタとも称する）と複数のＮチャンネル型トランジスタ（以下、Ｎ型トランジスタとも称する）によって構成されているが、図３（Ａ）には、出力回路部ＯＢＦＰの出力端子ＯＮＮ１に接続されたＰ型トランジスタＴＰ０とＮ型トランジスタＴＮ０のみが示されている。Ｐ型トランジスタＴＰ０とＮ型トランジスタＴＮ０は、それぞれのソース・ドレイン経路が、電圧Ｖｄと電圧Ｖｓとの間に直列的に接続されている。また、それぞれのゲートが共通に接続され、図示しない前段から入力信号が供給される。このＰ型トランジスタＴＰ０とＮ型トランジスタＴＮ０によってＣＭＯＳ型のインバータ回路が構成されている。
ＣＭＯＳ型インバータ回路の出力は、出力端子ＯＮＮ１に接続されている。また、出力端子ＯＮＮ１と電圧ＶｄおよびＶｓとの間には、保護用のダイオードＤ１、Ｄ２が接続されている。これにより、図示しない前段からの入力データｉｎに従った信号がＣＯＭＳ型インバータ回路に供給され、ＣＯＭＳ型インバータ回路の出力が出力端子ＯＮＮ１に供給されることになる。通常であれば、出力回路ＯＢＦの出力端子ＯＮ１と出力回路部ＯＢＦＰの出力端子ＯＮＮ１との間に、破線で示す終端抵抗（直列終端抵抗）ＲＺ１が直列的に接続される。この終端抵抗ＲＺ１を直列接続することによって、Ｐ型トランジスタＴＰ０またはＮ型トランジスタＴＮ０がオン状態となったとき、電圧Ｖｄまたは電圧Ｖｓと出力端子ＯＮ１との間に直列の終端抵抗ＲＺ１が介在するようになり、出力端子ＯＮ１のインピーダンスを大きくすることが可能となる。インピーダンスを大きくすることにより、インピーダンスの整合を図ることが可能となる。
これに対して、この実施の形態１においては、出力回路部ＯＢＦＰの出力端子ＯＮＮ１と出力回路ＯＢＦの出力端子ＯＮ１との間には、終端抵抗ＲＺ１が接続されていない。これにより、Ｐ型トランジスタＴＰ０またはＮ型トランジスタＴＮ０がオン状態となったとき、出力端子ＯＮ１のインピーダンスが小さくなるようにされている。
また、入力回路ＩＢＦは、出力データｏｕｔを形成する入力回路部ＩＢＦＰを備えている。入力回路部ＩＢＦＰも、複数のＰ型トランジスタおよびＮ型トランジスタによって構成されているが、図３（Ｂ）には、入力回路部ＩＢＦＰの入力端子ＩＮＮ１に接続されたＰ型トランジスタＴＰ１とＮ型トランジスタＴＮ１のみが描かれている。このＰ型トランジスタＴＰ１およびＮ型トランジスタＴＮ１は、ＣＭＯＳ型のインバータ回路を構成するように、それぞれのソース・ドレイン経路は、電圧ＶｄとＶｓとの間に接続され、それぞれのゲートは、入力端子ＩＮＮ１に接続されている。また、入力回路部ＩＦＢＰは、入力端子ＩＮＮ１と電圧Ｖｄ、Ｖｓとの間に接続された保護用のダイオード素子Ｄ３、Ｄ４を備えている。
入力回路部ＩＢＦＰの入力端子ＩＮＮ１と入力回路ＩＢＦの入力端子ＩＮ１との間は電気的に接続されている。通常であれば、図３（Ｂ）において、破線で示した終端抵抗（並列終端抵抗）ＲＺ２が、入力端子ＩＮ１、ＩＮＮ１と例えば電圧Ｖｓとの間に接続されている。この場合、Ｎ型トランジスタＴＮ１と終端抵抗ＲＺ２とが並列接続されることになるため、入力端子ＩＮ１のインピーダンスを小さくすることが可能となり、インピーダンスの整合を図ることが可能となる。
これに対して、実施の形態１においては、終端抵抗ＲＺ２は、入力端子ＩＮ１、ＩＮＮ２と電圧Ｖｓ（Ｖｄ）間に接続されない。これにより、入力端子ＩＮ１のインピーダンスを大きくすることができる。
なお、出力端子ＯＮ１および入力端子ＩＮ１のインピーダンスを所望の値に設定するために、保護用のダイオード素子Ｄ１〜Ｄ４は取り除いてもよい。
＜データ送信の基本的原理＞
図２は、実施の形態１に係わるデータ送信を説明するための説明図である。ここで、図２（Ａ）は、図１（Ａ）に示した出力回路ＯＢＦの出力端子ＯＮ１から第１端部ＬＮ１に供給される信号波形を示している。図２（Ａ）において、横軸は時間を示し、縦軸は電圧を示している。図１（Ｂ）に示すように、第１端部ＬＮ１には、連続した論理値に対応した信号波形ＳＯが供給されるが、説明を容易にするために、図２（Ａ）には、１つの論理値に対応した信号波形ＳＯｉのみが描かれている。
図２（Ｂ）は、第２端部ＬＮ２における信号波形の合成を説明するための図である。図２（Ａ）と図２（Ｂ）との間に示した矢印２−１および２−２は、図２（Ｂ）の上側に示した信号波形ＳＩＰｉと下側に示した信号波形ＳＩＲｉが、信号波形ＳＯｉに基づいていることを示している。また、図２（Ｂ）において、信号波形ＳＩＰｉとＳＩＲｉとの間に描かれている符合２−１２は、信号波形ＳＩＰｉとＳＩＲｉとを合成することを示している。
図２（Ｃ）は、第２端部ＬＮ２で合成された信号波形を説明するための図である。図２（Ｂ）と図２（Ｃ）との間に示した符合２−３は、合成２−１２によって、図２（Ｃ）に示す信号波形が形成されることを示している。なお、図２（Ｂ）および（Ｃ）においても、横軸は時間を示し、縦軸は電圧を示している。
図１および図２を用いて、実施の形態１に係わるデータ送信の基本的原理を説明する。
実施の形態１では、信号配線ＬＬにおける信号の遅延時間（信号遅延時間）τ、すなわち第１端部ＬＮ１と第２端部ＬＮ２との間を伝播する信号遅延時間が、信号配線ＬＬに供給されるデータの周期ＵＩの半分を２以上の整数（整数変数）ｎ分の１で割った値に設定される。信号遅延時間τとデータの周期ＵＩとの関係を数式で示すと、式（１）のようになる。
Figure 0006785649
ここで、ｎは、２以上の整数である。信号波形ＳＯｉが、図１（Ａ）に示すように、信号配線ＬＬを往復ＳＳＬすると考えた場合、往復の信号遅延時間２τは、周期ＵＩ／整数ｎとなる。
例えば、整数ｎが２の場合、信号遅延時間τは、ＵＩ／（２×２）となり、信号遅延時間τは、データの周期ＵＩの約４分の１に設定される。ここでは、信号配線ＬＬの配線長、すなわち第１端部ＬＮ１と第２端部ＬＮ２との間の長さを調整して、信号配線ＬＬにおける信号遅延時間τを、データの周期ＵＩの約４分の１となるように設定した場合を例として説明する。信号波形ＳＯｉが往復すると考えた場合には、往復の信号遅延時間２τは、データの周期ＵＩの約２分の１となるように設定される。
図２（Ｂ）の信号波形ＳＩＰｉは、信号配線ＬＬを伝播して第２端部ＬＮ２に到達した信号波形ＳＯｉの波形を示している。図２（Ａ）に示すように、信号波形ＳＯｉは、電圧Ｖｓから電圧Ｖｄへ変化し、データの周期ＵＩの期間だけ電圧Ｖｄに維持され、その後電圧Ｖｓへ向けて変化する波形である。図１の例に従えば、信号波形ＳＯｉは、論理値“１”に相当する信号波形である。信号配線ＬＬには損出が存在するため、信号波形ＳＯｉが信号配線ＬＬを伝播し、第２端部ＬＮ２に到達するときには、信号波形ＳＯｉの振幅は小さくなっている。そのため、図２（Ｂ）では、信号波形ＳＩＰｉは、電圧Ｖｓよりも高い電圧と電圧Ｖｄよりも低い電圧との間で変化している。また、信号波形ＳＩＰｉは、信号波形ＳＯｉの変化に比べて、信号配線ＬＬの信号遅延時間τだけ遅延して変化することになる。
図２（Ｂ）において、実線で示した信号波形ＳＩＲｉ１は第２端部ＬＮ２に到達した信号波形ＳＩＰｉに基づいた反射波を示し、破線で示した信号波形ＳＩＲｉ２は第２端部ＬＮ２に到達した再反射波を示している。反射波（信号波形ＳＩＲｉ１）は、入力端子ＩＮ１のインピーダンスが大きく設定されているため、信号波形ＳＩＰｉと同相（同相方向）の位相を有し、信号波形ＳＩＰｉと実質的に同時に発生する。
反射波（信号波形ＳＩＲｉ１）は、信号配線ＬＬにおいて第２端部ＬＮ２から第１端部ＬＮ１へ向かって伝播し、信号遅延時間τ後に第１端部ＬＮ１に到達する。このとき、出力端子ＯＮ１のインピーダンスは小さく設定されているため、インピーダンス不整合によって発生する再反射波の位相は、反射波（信号波形ＳＩＲｉ１）の位相とは逆方向の位相となる。この再反射波は、信号配線ＬＬにおいて第１端部ＬＮ１から第２端部ＬＮ２へ向かって伝播し、信号遅延時間τ後に第２端部ＬＮ２に到達する。第２端部ＬＮ２で発生した反射波（ＳＩＲｉ１）が、信号配線ＬＬを往復して、再反射波（ＳＩＲｉ２）として第２端部ＬＮ２に到達するまでの時間は、２倍の信号遅延時間２τ（信号配線ＬＬの往復信号遅延時間）となる。このとき、第２端部ＬＮ２に到達する再反射波ＳＩＲｉ２の位相は、反射波ＳＩＲｉ１の位相に対して逆方向の位相となる。すなわち、第２端部ＬＮ２において合成される再反射波ＳＩＲｉ２は、反射波ＳＩＲｉ１に対して信号遅延時間２τだけ遅延し、反射波に対して逆位相の電圧を有することになる。
図２（Ｂ）では、再反射波（ＳＩＲｉ２）は、反射波（ＳＩＲｉ１）が電圧Ｖｄ側へ変化した後、信号遅延時間２τだけ遅延して、電圧Ｖｓよりも負側の電圧へ変化する。また、反射波（ＳＩＲｉ１）が電圧Ｖｓ側へ変化した後、信号遅延時間２τだけ経過して、再反射波（ＳＩＲｉ２）は、電圧Ｖｄに向けて変化することになる。第２端部ＬＮ２においては、反射波（ＳＩＲｉ１）と再反射波（ＳＩＲｉ２）とが合成されて、合成の反射波である信号波形ＳＩＲｉが発生することになる。概略的に述べると、図２（Ｂ）において、斜線で埋めた期間Ｐ１においては、反射波（ＳＩＲｉ１）の電圧と再反射波（ＳＩＲｉ２）の電圧が重畳され、信号波形ＳＩＲｉの電圧は電圧Ｖｄ側に上昇する。同様に、斜線で埋めた期間Ｐ３においても、反射波（ＳＩＲｉ１）の電圧と再反射波（ＳＩＲｉ２）の電圧が重畳されるが、信号波形ＳＩＲｉの電圧は電圧Ｖｓ側に下降することになる。一方、期間Ｐ１とＰ３の間の期間Ｐ２においては、反射波（ＳＩＲｉ１）の電圧と再反射波（ＳＩＲｉ２）の電圧が互いに相殺され、信号波形ＳＩＲｉの電圧は電圧Ｖｓに近い値となる。
第２端部ＬＮ２においては、図２（Ｂ）に示した信号波形ＳＩＰｉと信号波形（合成反射波）ＳＩＲｉとが合成されることになる。この合成により、図２（Ｃ）に示すように期間Ｐ１においては、電圧Ｖｄ側に変化し、電圧Ｖｄ側の電圧を維持する信号波形ＳＩＰｉと、同じく電圧Ｖｄ側に変化し、電圧Ｖｄ側の電圧を維持する信号波形ＳＩＲｉとが重畳され、第２端部ＬＮ２における信号波形ＳＩｉの電圧は、電圧Ｖｄよりも高い電圧へ変化し、高い電圧を維持することになる。また、期間Ｐ３においては、電圧Ｖｓ側へ変化し、電圧Ｖｓ側の電圧を維持する信号波形ＳＩＰｉと、電圧Ｖｓ側よりも低い電圧を維持し、電圧Ｖｓ側に向かう信号波形ＳＩＲｉとが重畳され、第２端部ＬＮ２における信号波形ＳＩｉの電圧は、電圧Ｖｓよりも低くなる。さらに、期間Ｐ１と期間Ｐ３との間の期間では、信号波形ＳＩＲｉが電圧Ｖｓに近い電圧となっているため、信号波形ＳＩｉの電圧は、信号波形ＳＩＰｉの電圧に近い電圧（Ｖｄ側の電圧）となる。すなわち、第２端部ＬＮ２において、信号波形が変化するとき、期間Ｐ１およびＰ３において角状の電圧変化が発生する。
信号配線ＬＬに隣接して、平行するように他の信号配線（図示しない）が、有機インターポーザに配置され、この他の信号配線（第２信号配線）に図示しない入力回路（第２入力回路）および出力回路（第２出力回路）が接続され、第２信号配線を介して信号の送受信が行われる場合を考える。すなわち、第２出力回路から信号が第２信号配線に出力され、第２信号配線を伝播した信号が第１入力回路に入力される場合を考える。この場合、期間Ｐ１または期間Ｐ３において、第２信号配線からのクロストークによりノイズが、信号配線ＬＬに伝播して、第２端部ＬＮ２における信号波形ＳＩｉの電圧が変化しても、誤った論理値（例では論理値“０”）と判定されるのを防ぐことが可能となる。
例えば、期間Ｐ１（信号遅延時間２τ）において、信号配線ＬＬに隣接した第２信号配線から寄生容量を介して、電圧Ｖｄから電圧Ｖｓへ向かうようなクロストークノイズが伝播された場合、このクロストークノイズによって、第２端部ＬＮ２における信号波形ＳＩｉの電圧が、電圧Ｖｓ側に変化することになる。しかしながら、期間Ｐ１において、信号波形ＳＩｉの電圧は、電圧Ｖｄよりも高くなっているため、クロストークノイズによって信号波形ＳＩｉの電圧が下げられても、信号波形ＳＩｉを電圧Ｖｄに近い値に維持することが可能となり、入力回路ＩＢＦが誤った論理値として判定するのを防ぐことが可能である。
同様に、期間Ｐ３においては、隣接する第２信号配線から、電圧Ｖｓから電圧Ｖｄへ向かうようなクロストークノイズが伝播された場合には、信号波形ＳＩｉの電圧は、電圧Ｖｄ側に変化するが、この期間Ｐ３では、信号波形ＳＩｉの電圧は電圧Ｖｓよりも低くなっているため、信号波形ＳＩｉを電圧Ｖｓに近い値に維持することが可能となり、入力回路ＩＢＦが誤った論理値として判定するのを防ぐことが可能となる。
言い換えるならば、第1信号と第２信号の静的遅延時間が等しいとした場合に，隣接する第２信号配線における動的信号遅延時間の最大値と最小値との間の差が、信号遅延時間２τ以下であれば、隣接する第２信号配線における信号の変化に基づくクロストークによる影響を低減することが可能となり、誤った論理値として判定されるのを防ぐことが可能となる。すなわち、第２信号配線における信号の立ち上がり／立下り時刻が、信号遅延時間２τの区間内になるように、例えば第２信号配線の配線長、第２出力回路および第２入力回路の構成を設定することにより、クロストークによる影響を低減することが可能となる。
また、期間Ｐ１およびＰ３においては、第２端部ＬＮ２における信号波形ＳＩｉの電圧変化量を大きくすることが可能であるため、信号配線ＬＬにおける信号波形の鈍りを改善することが可能となる。すなわち、信号波形Ｓｉｉが、電圧Ｖｄへ上昇（ｒｉｓｅ）する時間および電圧Ｖｓへ下降（ｆａｌｌ）する時間を改善することが可能である。
実施の形態１においては、信号配線ＬＬは有機インターポーザに配置された配線により構成されている。有機インターポーザは、その配線抵抗が小さいため、上記したように第１端部と第２端部間で多重反射を発生させることにより、反射波および再反射波の電圧を第２端部ＬＮ２で利用して、クロストークによる影響を低減することが可能である。この実施の形態１においては、反射波および再反射波を利用するために、信号配線ＬＬにおける信号遅延時間、出力回路ＯＢＦの出力インピーダンス（出力端子ＯＮ１のインピーダンス）および入力回路ＩＢＦの入力インピーダンス（入力端子ＩＮ１のインピーダンス）が、上記したように設定されている。通常であれば、図３で述べたように、インピーダンス整合を図るために、出力回路ＯＢＦおよび入力回路ＩＢＦには、終端抵抗ＲＺ１、ＲＺ２が接続される。しかしながら、この実施の形態１においては、終端抵抗ＲＺ１、ＲＺ２が接続されない。そのため、終端抵抗ＲＺ１、ＲＺ２で消費される消費電力の低減を図ることが可能となり、半導体装置の省電力化も図ることが可能となる。
＜同時スイッチング出力（ＳＳＯ：Ｓｉｍｕｌｔａｎｅｏｕｓ Ｓｗｉｔｃｈｉｎｇ Ｏｕｔｐｕｔ）＞
信号配線ＬＬに隣接して配置された信号配線（第２信号配線）との間のクロストークを例にして説明したが、複数の信号配線が平行して、延在するように配置され、それぞれの信号配線に供給される信号が、実質的に同時に変化する場合（同時スイッチング出力）に、この実施の形態１は有効である。
同時スイッチング出力の一例として、先に述べた３−Ｄメモリ用チップと論理用チップを並列的に接続するバス配線がある。図４は、バス配線の構成を示すブロック図である。バス配線は、互いに平行して、延在するように有機インターポーザに配置されている。上記したように例えば１Ｋｂｉｔのバス配線が、有機インターポーザに配置されているが、図４には、このバス配線のうち６個のバス配線がＬＬ１〜ＬＬ６として例示されている。バス配線ＬＬ１〜ＬＬ６のそれぞれが、図１（Ａ）で示した信号配線ＬＬに相当し、第１端部ＬＮ１と第２端部ＬＮ２を有している。なお、図４では、符合ＬＮ１およびＬＮ２は、バス配線ＬＬ３にのみ付されている。
図４において、ＯＢＦ１〜ＯＢＦ６は、出力回路を示し、それぞれが図１（Ａ）に示した出力回路ＯＢＦに相当し、出力回路ＯＢＦ１〜ＯＢＦ６の出力端子（図１のＯＮ１に相当）が、対応するバス配線ＬＬ１〜ＬＬ６の第１端部ＬＮ１に接続されている。また、ＩＢＦ１〜ＩＢＦ６は、入力回路を示し、それぞれが図１（Ａ）の入力回路ＩＢＦに相当し、入力回路ＩＢＦ１〜ＩＢＦ６の入力端子（図１のＩＮ１に相当）が、対応するバス配線ＬＬ１〜ＬＬ６の第２端部ＬＮ２に接続されている。
有機インターポーザに搭載された２個のチップのうち、１個のチップに入力回路ＩＢＦ１〜ＩＢＦ６が内蔵され、別のチップに出力回路ＯＢＦ１〜ＯＢＦ６が内蔵されている。バス配線ＬＬ１〜ＬＬ６は、有機インターポーザに配置され、バス配線ＬＬ１〜ＬＬ６によって２個のチップ間が電気的に、並列に接続されている。
出力回路ＯＢＦ１〜ＯＢＦ６は、実質的に同時に、バス配線ＬＬ１〜ＬＬ６に供給する信号波形を変化させる。バス配線ＬＬ１〜ＬＬ６のそれぞれに供給される信号波形が、実質的に同時に変化しても、例えばバス配線ＬＬ１〜ＬＬ６の配線長の相違等によって、入力回路ＩＢＦ１〜ＩＢＦ６のそれぞれに到達する信号波形の信号遅延時間が異なることがある。信号遅延時間が異なると、例えば１個のバス配線に注目したとき、注目バス配線を伝播する信号に比べて、時間的に先または／および後に変化する信号波形が複数存在することになり、複数回クロストークが発生し、注目バス配線に、複数回に渡ってクロストークノイズが伝播することになる。例えば、バス配線ＬＬ１〜ＬＬ６間で互いに信号遅延時間が異なっていると仮定した場合、注目バス配線をバス配線ＬＬ３とすると、バス配線ＬＬ１、ＬＬ２およびＬＬ４〜ＬＬ５から、注目バス配線ＬＬ３へ複数回のクロストークノイズが伝播されることになる。
＜逆相クロストークによる影響＞
図５は、クロストークによる影響を説明するための図である。図５（Ａ）は、図４に示したバス配線ＬＬ１〜ＬＬ６のうち、バス配線ＬＬ１〜ＬＬ５を伝播する信号波形を示し、図５（Ｂ）は、注目バス配線ＬＬ３の第２端部ＬＮ２における信号波形を示している。図５（Ｃ）は、注目バス配線ＬＬ３の第２端部ＬＮ２（入力回路ＩＢＦ２の入力端子）におけるアイパターンを示している。なお、図５（Ａ）〜（Ｃ）において、横軸は時間を示し、縦軸は電圧を示している。
図５（Ａ）において、上側の信号波形は、バス配線ＬＬ１、ＬＬ２、ＬＬ４およびＬＬ５における信号波形を示し、下側の信号波形は、注目バス配線ＬＬ３における信号波形を示している。図５（Ａ）の下側に示した注目バス配線ＬＬ３における信号波形は、クロストークによる影響を受けていない場合の信号波形である。図５（Ａ）および（Ｂ）では、出力回路ＯＢＦ１〜ＯＢＦ５は、同時スイッチング出力で、バス配線ＬＬ１〜ＬＬ５へ信号波形を出力している。このとき、出力回路ＯＢＦ１、ＯＢＦ２、ＯＢＦ４およびＯＢＦ５は、互いに同相の信号をバス配線ＬＬ１、ＬＬ２、ＬＬ４およびＬＬ５に供給し、出力回路ＯＢＦ３は、出力回路ＯＢＦ１、ＯＢＦ２、ＰＢＦ４およびＯＢＦ５が出力する信号とは逆相の信号を注目バス配線ＬＬ３へ供給する場合を示している。この場合、逆相のクロストークノイズが、バス配線ＬＬ１、ＬＬ２、ＬＬ４およびＬＬ５から、バス配線ＬＬ３へ与えられることになる。
すなわち、注目バス配線ＬＬ３における信号波形ＳＬ３が、電圧Ｖｓから電圧Ｖｄへ変化するとき、バス配線ＬＬ１、ＬＬ２、ＬＬ４およびＬＬ５における信号波形ＳＬ１、ＳＬ２、ＳＬ４およびＳＬ５は、電圧Ｖｄから電圧Ｖｓへ変化し、注目バス配線ＬＬ３における信号波形ＳＬ３の電圧変化を抑制する方向のノイズが発生することになる。同様に、注目バス配線ＬＬ３における信号波形ＳＬ３が、電圧Ｖｄから電圧Ｖｓへ変化するとき、バス配線ＬＬ１、ＬＬ２、ＬＬ４およびＬＬ５における信号波形ＳＬ１、ＳＬ２、ＳＬ４およびＳＬ５は、電圧Ｖｓから電圧Ｖｄへ変化し、注目バス配線ＬＬ３における信号波形ＳＬ３の電圧変化を抑制する方向のノイズが発生することになる。
図５（Ａ）において、矢印５−１はクロストークを示している。この場合、信号波形Ｌ１、ＳＬ２、ＳＬ４およびＳＬ５の電圧変化がクロストークノイズとなるため、矢印５−１で示したクロストークは、信号波形ＳＬ１、ＳＬ２、ＳＬ４およびＳＬ５の電圧変化を微分した波形（微分波形）にほぼ相当する。
バス配線ＬＬ１〜ＬＬ５における信号遅延時間が異なると、バス配線ＬＬ１、ＬＬ２、ＬＬ４およびＬＬ５のそれぞれにおける信号波形の変化により、複数回クロストークノイズが発生し、生じたクロストークノイズによって、注目バス配線ＬＬ３における信号波形は変形（矢印５−２）し、図５（Ｂ）に示すような信号波形になる。すなわち、注目バス配線ＬＬ３の第２端部ＬＮ２においては、信号波形ＳＬ３が電圧Ｖｄに向かって変化するときに、信号波形ＳＬ１、ＳＬ２、ＳＬ３およびＳＬ４の電圧Ｖｓへ向かう変化によって生じるクロストークノイズＳＬ１Ｅ、ＳＬ２Ｅ、ＳＬ４ＥおよびＳＬ５Ｅによって、変化が抑制される。これにより、信号波形ＳＬ３が電圧Ｖｄに向かって変化するとき、初期の期間ＰＰ１では、信号波形ＳＬ３は電圧Ｖｄよりも低い電圧となる。
図５（Ｂ）では省略されているが、信号波形ＳＬ３が、電圧ＶｄからＶｓに向けて変化するときにも、クロストークノイズＳＬ１Ｅ、ＳＬ２Ｅ、ＳＬ４ＥおよびＳＬ５Ｅによって、変化が抑制されることになる。
初期の期間ＰＰ１において、第２端部ＬＮ２における信号波形ＳＬ３の電圧変化が抑制されるため、図５（Ｃ）に示すように、アイパターンはＥＹ１の領域において電圧が低くなっており、図５（Ａ）に示した信号波形ＳＬ３のような長方形にはなっていない。このＥＹ１の領域おいて、入力回路ＩＢＦ３が信号波形ＳＬ３の電圧を判定すると、誤った論理値として判定することが考えられ、誤動作となる。
＜逆相クロストークによる影響の低減＞
図２において説明したように、実施の形態１においては、多重反射を用いることにより、信号配線ＬＬ（注目バス配線ＬＬ３）の第２端部ＬＮ２における電圧が、期間Ｐ１においては電圧Ｖｄを超えるようにされ、期間Ｐ３においては電圧Ｖｓよりも低くなる。そのため、図２に示した期間Ｐ１が、図５に示した期間ＰＰ１と同じか長く、重なるようにすれば、クロストークノイズＳＬ１Ｅ、ＳＬ２Ｅ、ＳＬ４ＥおよびＳＬ５Ｅによりバス配線ＬＬ３の第２端部ＬＮ２の電圧が抑制されても、この第２端部ＬＮ２の電圧を電圧Ｖｄに近づけることが可能となり、誤動作の発生を防ぐことが可能となる。同様に、クロストークノイズＳＬ１Ｅ、ＳＬ２Ｅ、ＳＬ４ＥおよびＳＬ５Ｅによって、バス配線ＬＬ３の第２端部ＬＮ２の電圧が電圧Ｖｓへ変化するのを抑制している期間と、図２（Ｃ）に示した期間Ｐ３とが重なるようにすることで、バス配線ＬＬ３の第２端部ＬＮ２における電圧を電圧Ｖｓに近づけることが可能となる。
この実施の形態１においては、複数のバス配線のそれぞれが有する信号遅延時間のうち、最も大きな信号遅延時間（最大値）と最も小さな信号遅延時間（最小値）との差Δｔが、信号配線ＬＬ（注目バス配線ＬＬ３、第１信号配線）の信号遅延τに対して半分になるように、バス配線が設定される。図５（Ａ）を参照して説明すると、最大値の信号遅延時間を有するのはバス配線（第２信号配線または第３信号配線）ＬＬ５であり、最小値の信号遅延時間を有するのはバス配線ＬＬ１（第３信号配線または第２信号配線）であり、信号波形ＳＬ１の電圧が変化するタイミングと、信号波形ＳＬ５が変化するタイミングとの間の時間差が、上記した差Δｔに相当することになる。信号遅延時間の最大値と最小値との間の差Δｔと、信号遅延時間τとの関係を数式で表すと、式（２）となる。
Figure 0006785649
すなわち、信号遅延時間差Δｔが、注目バス配線ＬＬ３の信号遅延時間τの２倍（２τ）を超えないように設定する。望ましくは、次式（３）のように、信号遅延時間差Δｔは、信号遅延時間τの半分（τ／２）である。この実施の形態１は、主に式（３）に示した望ましい状態を説明する。
Figure 0006785649
バス配線ＬＬ１〜ＬＬ６のそれぞれが同じ断面積を有している場合、それぞれの信号遅延時間は、物理的な配線長によって定めることができる。バス配線の配線長と信号遅延時間との関係は、式（４）によって表される。
Figure 0006785649
ここで、Ｌは配線長を示し、ｔｐｄは信号遅延時間を示し、ｃ０は真空中の光速度を示し、εｒは配線周辺の絶縁膜の比誘電率を示し、μｒは配線周辺の絶縁膜の比透磁率を示している。信号遅延時間τを表す式（１）を信号遅延時間ｔｐｄとして式（４）に代入すると、信号配線ＬＬ（バス配線ＬＬ３）の配線長Ｌｎは、式（５）によって求められる。
Figure 0006785649
望ましくは、信号遅延時間差Δｔは、信号遅延時間τの半分であるため、隣接して配置される複数のバス配線のうち、最大値の信号遅延時間となるバス配線の配線長Ｌｎ，ｍａｘと、最小値の信号遅延時間となるバス配線の配線長Ｌｎ，ｍｉｎとの間の配線長差（Ｌｎ，ｍａｘ−Ｌｎ，ｍｉｎ）が、式（６）のように、信号遅延時間τを有する注目バス配線の半分（Ｌｎ／２）を超えないように、それぞれのバス配線の配線長を設定する。
Figure 0006785649
すなわち、隣接して配置される複数のバス配線は、配線長Ｌｎ，ｍｉｎを有する最小配線長のバス配線と、配線長Ｌｎ，ｍａｘを有する最大配線長のバス配線との間の配線長を有するように設定される。
図５を例にして述べると、最大配線長のバス配線がＬＬ５となり、最小配線長のバス配線はＬＬ１となる。残りのバス配線ＬＬ２、ＬＬ４およびＬＬ６のそれぞれは、バス配線ＬＬ１とバス配線ＬＬ５との間の配線長を有するように設定される。また、バス配線ＬＬ３の配線長Ｌｎは、式（５）によって定まることになる。なお、このバス配線ＬＬ３もバス配線ＬＬ１とＬＬ５の間の配線長を有している。
図６は、実施の形態１に係わるアイパターンを示す図である。図６は、上記したようにして、最大配線長のバス配線と最小配線長のバス配線との間の信号遅延時間差Δｔが、注目バス配線ＬＬ３の信号遅延時間τの半分を超えないように、複数のバス配線の配線長を設定した場合のバス配線ＬＬ３の第２端部ＬＮ２における信号変化を求めて作成したアイパターンである。同図においても、横軸は時間を示し、縦軸は電圧を示している。図２で説明したように多重反射によって、第２端部ＬＮ２における信号波形の電圧は、信号波形が変化するとき、電圧Ｖｄを超えるように、または電圧Ｖｓよりも低くなるように変化する。簡単に述べるならば、バス配線ＬＬ３を伝播する信号波形が変化するとき、電圧Ｖｄを超える角または電圧Ｖｓよりも低くなる角が発生する。この角の領域（Ｐ１、Ｐ３）において、他のバス配線からのクロストークノイズがバス配線ＬＬ３に与えられることになる。そのため、図６のアイパターンは、図５（Ｃ）に示したような領域ＥＹ１を有しておらず、図５（Ａ）に示した信号波形ＳＬ３と同様な長方形となっている。
バス配線ＬＬ１〜ＬＬ６として、有機インターポーザに配置された配線を用いているため、バス配線での損失はシリコンインターポーザの配線に比べて少ないが、多重反射を用いているため、バス配線の第２端部ＬＮ２における信号波形の電圧振幅は小さくなっている。しかしながら、アイパターンが長方形となっているため、図６に示すように、アイパターンは、基準電圧Ｖｒｅｆを境にして、高い電圧方向に電位差ΔＶＨの範囲で安定して開いており、また低い電圧方向に電位差ΔＨＬの範囲で安定して開いている。そのため、入力回路ＩＢＦは、基準電圧Ｖｒｅｆと第２端部ＬＮ２の電圧とを任意のタイミングで比較し、伝達された信号波形の論理値を判定することが可能となる。すなわち、タイミング余裕を確保することが可能となる。
＜半導体装置の構造＞
次に、実施の形態１に係わる半導体装置の構造を説明する。ここでは、有機インターポーザに搭載された３−Ｄメモリ用チップと論理用チップとを備えた半導体装置を例として説明する。図７は実施の形態１に係わる半導体装置の構造を示す断面図である。図７には、プリント基板ＰＲＴ−Ｂに搭載された状態の半導体装置ＳＬＳが描かれている。このような半導体装置は、所謂ネットワークメモリあるいはＬＰＤＤＲ５等の高速メモリを搭載したモジュールに使われる。
半導体装置ＳＬＳは、特に制限されないが、ＢＧＡ（Ｂａｌｌ Ｇｒｉｄ Ａｒｒｙ）パッケージに封止されている。すなわち、半導体装置ＳＬＳは、ＢＧＡ基板ＢＧＡ−Ｓの主面に搭載された複数の有機インターポーザと、それぞれの有機インターポーザの主面に搭載された複数の半導体チップ（ダイ）を備えている。図面が複雑になるのを避けるために、図７にはＢＧＡ基板ＢＧＡ−Ｓに搭載された１個の有機インターポーザＯＭＩと、この有機インターポーザＯＭＩの主面に搭載された３−Ｄメモリチップ３ＤＭＤおよび論理用チップ１ＬＤのみが描かれている。
３−Ｄメモリチップ３ＤＭＤは、３次元的に積層された５個のメモリチップＭＣＨ０〜ＭＣＨ４とメモリチップＭＣＨ０〜ＭＣＨ４間を電気的に接続するバンプＢＭＰ−Ｍとを備えている。同図では、最も左側に配置されたバンプについてのみ符合ＢＭＰ−Ｍが付されている。有機インターポーザＯＭＩの主面の所定の第１領域に、３−Ｄメモリチップ３ＤＭＤが搭載され、３−Ｄメモリチップ３ＤＭＤと有機インターポーザＯＭＩの主面に配置された配線との間が、インターポーザバンプＢＭＰ−ＩＭによって電気的に接続されている。同図では、最下位層のメモリチップＭＣＨ０と有機インターポーザＯＭＩの主面に配置された配線との間を接続するインターポーザバンプＢＭＰ−ＩＭのみが示されている。また、符合ＢＭＰ−ＩＭは、最も左側に配置されたインターポーザバンプのみに付されている。
有機インターポーザＯＭＩの主面の所定の第２領域には、論理用チップ１ＬＤが搭載され、論理用チップ１ＬＤと有機インターポーザＯＭＩの主面に配置された配線との間がインターポーザバンプＢＭＰ−ＩＬによって電気的に接続されている。論理用チップ１ＬＤと有機インターポーザＯＭＩとを接続するインターポーザバンプについては、最も右側に示したものについてのみ符合ＢＭＰ−ＩＬが付されている。
有機インターポーザＯＭＩは、後で図８を用いて説明するが、複数の配線層を備えている。この配線層によって形成された配線によって、３−Ｄメモリチップ３ＤＭＤに接続されたインターポーザバンプと論理用チップ１ＬＤに接続されたインターポーザバンプとの間が接続されている。同図には、３−Ｄメモリチップ３ＤＭＤと論理用チップ１ＬＤとの間を接続するバス配線部ＢＬＬが破線で囲まれている。このバス配線部ＢＬＬには、互いに隣接して、平行に延在する複数のバス配線ＬＬが含まれている。また、有機インターポーザＯＭＩは、複数の貫通ビアであるＰＴＶ（Ｐｌａｔｅｄ Ｔｈｒｏｕｇｈ Ｖｉａ：ドット埋め領域）を備えており、貫通ビアであるＰＴＶ１を介して、有機インターポーザＯＭＩの主面に配置された配線と裏面に配置された配線との間が電気的に接続されている。なお、貫通ビアＰＴＶ１についても、最も左側に示したものについてのみ符合ＰＴＶ１が付されている。
ＢＧＡ基板ＢＧＡ−Ｓの主面に配置された配線と有機インターポーザＯＭＩの裏面に配置された配線との間にはバンプＢＭＰ−Ｂが配置され、有機インターポーザＯＭＩの裏面配線とＢＧＡ基板ＢＧＡ−Ｓの主面配線との間が電気的に接続されている。ＢＧＡ基板ＢＧＡ−Ｓの裏面に配置された配線とプリント基板ＰＲＴ−Ｂの主面に配置された配線との間が、ボール電極ＢＡＬＬによって電気的に接続されている。ＢＧＡ基板ＢＧＡ−Ｓは、図示しないが、主面に配置された主面配線と裏面に配置された裏面配線との間を接続する層間配線を備えており、所望の主面配線と所望の裏面配線間が、層間配線によって接続されている。なお、有機インターポーザＯＭＩとＢＧＡ基板ＢＧＡ−Ｓとの間を接続するバンプおよびＢＧＡ基板とプリント基板ＰＲＴ−Ｂとの間を接続するバンプ電極についても、同図において最も左側に示したものについてのみ、符合ＢＭＰ−ＢおよびＢＡＬＬが付されている。
図８は、実施の形態１に係わる有機インターポーザＯＭＩの構造を示す断面図である。有機インターポーザＯＭＩは、ガラスあるいはＲＦ４系の材料によって形成されたコア基板ＯＭ−Ｃと、コア基板ＯＭ−Ｃの主面および裏面にそれぞれ積層された複数の配線層および複数の樹脂層を備えている。ここでは、積層された配線層および樹脂層が３層の場合を例にして説明するが、これに限定されるものではない。なお、コア基板ＯＭ−Ｃの厚さは、例えば２００ｕｍである。
コア基板ＯＭ−Ｃの主面および裏面に第１層目の配線層が形成され、所望の形状に加工され、所望の形状を有する第１層目の配線ＯＭ−Ｍ１１、ＯＭ−Ｍ２１が形成される。その後、樹脂層ＯＭ−Ｉ１１、ＯＭ−Ｉ２１が積層される。樹脂層ＯＭ−Ｉ１１、ＯＭ−Ｉ２１の上側に、配線層が形成され、所望の形状に加工される。これにより、所望の形状を有する第２層目の配線ＯＭ−Ｍ１２、ＯＭ−Ｍ２２が形成されることになる。その後、樹脂層ＯＭ−Ｉ１２、ＯＭ−Ｉ２２が積層され、樹脂層ＯＭ−Ｉ１２、ＯＭ−Ｉ２２の上側に、配線層が形成され、所望の形状に加工されて、所望の形状を有する第３層目の配線ＯＭ−Ｍ１３、ＯＭ−Ｍ２３が形成されることになる。また、第３層目の配線の上側に、樹脂層ＯＭ−Ｉ１３、ＯＭ−Ｉ２３が積層される。同図では省略しているが、この樹脂層ＯＭ−Ｉ１３、ＯＭ−Ｉ２３の上側に、配線層が形成され、所望の形状に加工され、インターポーザバンプＢＭＰ−ＩＭ（ＢＭＩ−ＩＬ）およびバンプＢＭＰ−Ｂが接続される。
これにより、それぞれの配線は樹脂層によって囲まれることになる。配線間を電気的に接続する箇所には、配線間に挟まれた樹脂層に開口部を設け、開口部を介して配線間が電気的に接続するように、開口部に導電層が埋め込まれる。また、コア基板ＯＭ−Ｃには、複数の貫通ビアＰＴＶ１が設けられ、貫通ビアＰＴＶ１によってコア基板ＯＭ−Ｃの主面側に配置された配線と裏面側に配置された配線との電気的な接続が行われる。
なお、図８において、図面が複雑になるのを避けるために、符合ＯＭ−Ｍ１１〜Ｍ１３、ＯＭ−Ｍ２１〜Ｍ２３およびＰＴＶ１は、最も右側に配置された配線および貫通ビアにのみ付されている。
＜バス配線部の構造＞
図９は、バス配線部の構造を示す断面図である。図９（Ａ）は、インターポーザとして有機インターポーザを用いた場合の断面を示し、図９（Ｂ）は、シリコンインターポーザを用いた場合の断面を示している。図９（Ａ）の断面は、図７に示したＡ−Ａ’断面に相当する。より具体的なバス配線部ＢＬＬの断面構造は、後で図１０を用いて説明する。ここでは、先ず図９を用いて、有機インターポーザに配置されるバス配線とシリコンインターポーザに配置されるバス配線との相違を主に説明する。
図９（Ａ）において、ＬＬ１〜ＬＬ６は、バス配線を示している。バス配線ＬＬ１〜ＬＬ６は、互いに隣接し、平行して延在している。すなわち、図９（Ａ）では、バス配線ＬＬ１〜ＬＬ６のそれぞれは、紙面の表側（あるいは裏側）から裏側（表側）に向かって延在し、互いに平行している。図８で説明した配線ＯＭ−Ｍ１１〜Ｍ１３または／およびＯＭ−Ｍ２１〜Ｍ２３から２層分の配線が、バス配線ＬＬ１〜ＬＬ６として用いられる。例えばバス配線ＬＬ１〜ＬＬ３は、２層目の配線ＯＭ−Ｍ１２によって構成され、バス配線ＬＬ４〜ＬＬ６は、１層目の配線ＯＭ−Ｍ１１によって構成される。有機インターポーザに形成される配線であるため、配線間隔が広く、配線幅および配線厚も大きくなる。図９（Ａ）の例では、バス配線間の間隔（配線間隔）は６−１０ｕｍとなっており、配線幅は３−１０ｕｍとなっており、配線厚は３−８ｕｍとなっている。
一方、シリコンインターポーザに配置されるバス配線は、シリコンウェハに積層された配線がバス配線として用いられる。半導体製造技術によって、バス配線が形成されることになるため、配線密度を高くし、それぞれのバス配線の配線幅および配線厚を小さくすることが可能である。図９（Ｂ）では、半導体製造技術によって形成されたバス配線が、ＬＬＳ１〜ＬＬＳ６として示されている。この場合も、それぞれのバス配線ＬＬＳ１〜ＬＬＳ６は、紙面の表側（あるいは裏側）から裏側（表側）に向かって延在し、互いに平行している。図９（Ｂ）では、一例として上下のバス配線間の距離は例えば０．５ｕｍ、配線幅は０．５〜２．０ｕｍ、配線厚は例えば１．０ｕｍとなっている。このように、シリコンインターポーザを用いた場合には、バス配線を高密度にすることが可能となるが、製造価格が高くなる。
図１０は、実施の形態１に係わるバス配線部ＢＬＬの構造を示す断面図である。図１０の断面は、図７に示したＡ−Ａ’断面に相当する。図７および図８では、図面が複雑になるのを避けるために、コア基板ＯＭ−Ｃの主面および裏面にそれぞれ３個の配線層を形成し、３層の配線を形成する例を説明したが、図１０では、５個の配線層を形成し、５層の配線を形成した場合が示されている。例えば図８に示した樹脂層ＯＭ−Ｉ１３の上側に、さらに２層分の配線層と樹脂層を形成することにより、５層の配線を形成することが可能である。
図１０において、ＬＬ１〜ＬＬ２０はバス配線を示している。また、ＬＬＧは、所定の電圧、例えば電圧Ｖｓが供給されるシールド配線（電圧配線）を示している。バス配線ＬＬ１〜ＬＬ２０およびシールド配線ＬＬＧは、互いに隣接して、平行するように延在している。すなわち、バス配線ＬＬ１〜ＬＬ２０およびシールド配線ＬＬＧのそれぞれは、紙面の表側（あるいは裏側）から裏側（表側）に向かって延在し、互いに平行している。シールド配線ＬＬＧは、所定の間隔で、バス配線ＬＬ１〜ＬＬ２０内に離散的に配置されている。図１０の例では、横方向に２個のバス配線を挟むように、シールド配線ＬＬＧは配置されている。
バス配線ＬＬ１〜ＬＬ２０およびシールド配線ＬＬＧは、互いに同じ構造を有している、すなわち、配線幅は６ｕｍとされており、配線厚も６ｕｍとされている。また、バス配線の間隔は８ｕｍとされている。シールド配線ＬＬＧは、バス配線と同じ構造を有しているため、シールド配線もバス配線と見なしてもよい。このように見なした場合、複数のバス配線の中から、所定の間隔で配置されているバス配線に対して、所定の電圧（Ｖｓ）を供給することにより、所定の電圧が供給されているバス配線がシールド配線として機能することになる。
図８と図１０との対応例を述べておくと、バス配線ＬＬ１７〜ＬＬ２０とこの行に配置されているシールド配線ＬＬＧが、１層目の配線ＯＭ−Ｍ１１によって構成され、バス配線ＬＬ１３〜ＬＬ１６とこの行に配置されているシールド配線ＬＬＧが、２層目の配線ＯＭ−Ｍ１２によって構成され、バス配線ＬＬ９〜ＬＬ１２とこの行に配置されているシールド配線ＬＬＧが、３層目の配線ＯＭ−Ｍ１３によって構成されている。この場合、バス配線ＬＬ５〜ＬＬ８とこの行に配置されているシールド配線ＬＬＧが、追加の配線層により形成された４層目の配線によって構成され、バス配線ＬＬ１〜ＬＬ４とこの行に配置されているシールド配線ＬＬＧが、追加の配線層により形成された５層目の配線によって構成される。
シールド配線ＬＬＧに所定の電圧が供給されるため、このシールド配線によってクロストークを減少させることが可能である。しかしながら、有機インターポーザＯＭＩに配置されているので、バス配線密度が低くなり、シールド配線ＬＬＧとバス配線との間の距離が離れることになる。そのため、シールド配線ＬＧによるクロストークの低減効果が低くなる。そのため、周囲を他のバス配線によって囲まれたバス配線、例えばバス配線Ｌ１１（○印が付されたバス配線）に注目した場合、この注目バス配線Ｌ１１に隣接して配置されているバス配線（例えばＬＬ７、ＬＬ１０ＬＬ１５等）における信号が、実質的に同時に逆相に変化して、逆相クロストークノイズが発生し、注目バス配線Ｌ１１における信号に影響を与えられることが考えられる。この実施の形態１においては、上記したように、多重反射を用いて逆相クロストークの影響を低減することが可能である。
図１１は、実施の形態１に係わるアイパターンを示す図である。図１１は、図１０に示したようにバス配線ＬＬ１〜ＬＬ２０とシールド配線ＬＬＧが配置されている状態をシミュレーションで実現して求めたアイパターンである。図１１には、注目バス配線ＬＬ１１の第２端部ＬＮ２、バス配線ＬＬ１１に隣接して配置されているバス配線の第２端部ＬＮ２およびバス配線ＬＬ１１から離れたバス配線の第２端部ＬＮ２のそれぞれにおけるアイパターンが示されている。ここで、注目バス配線ＬＬ１１の第１端部ＬＮ１と第２端部ＬＮ２との間で多重反射が生じるように、図２および図３等で説明したように、注目バス配線ＬＬ１１に接続されている出力回路および入力回路のインピーダンスは設定されている。また、バス配線ＬＬ１１の配線長およびバス配線Ｌ１１に隣接しているバス配線の配線長も、図２および図５等で説明したように設定されている。
図１１（Ａ）は、注目バス配線ＬＬ１１の第２端部ＬＮ２におけるアイパターンを示しており、図１１（Ｂ）は、バス配線ＬＬ１１に隣接して配置されているバス配線ＬＬ１０、ＬＬ７、ＬＬ１５の第２端部ＬＮ２におけるアイパターンを示している。また、図１１（Ｃ）は、バス配線ＬＬ１１から十分に離れて配置されたバス配線ＬＬ１、ＬＬ４、ＬＬ１７およびＬＬ２０等の第２端部ＬＮ２におけるアイパターンを示している。バス配線ＬＬ１１およびバス配線ＬＬ１０、ＬＬ７、ＬＬ１５の第１端部ＬＮ１には、実質的に同時に変化する信号波形が対応する出力回路から供給される。このとき、バス配線ＬＬ１１に供給される信号波形に対して、バス配線Ｌ１０、ＬＬ７、ＬＬ１５に供給される信号波形は逆相になっている。また、十分に離れて配置されたバス配線ＬＬ１、ＬＬ４、ＬＬ１７およびＬＬ２０等には、ランダムな信号波形が対応する出力回路から供給されている。
バス配線ＬＬ１０、ＬＬ７、ＬＬ１５から逆相クロストークノイズが、バス配線ＬＬ１１に供給されるが、図２および図５等で説明したように多重反射によって、バス配線ＬＬ１１の第２端部ＬＮ２において信号波形が変化する領域（期間Ｐ１、Ｐ３）では角が発生する。そのため、逆相クロストークノイズによって、バス配線ＬＬ１１の第２端部ＬＮ２において信号波形の電圧変化が抑制されても、信号配線ＬＬ１１の第２端部ＬＮ２におけるアイパターンは、図１１（Ａ）に示すように、ほぼ長方形で、理想的な開口とすることができる。そのため、安価な有機インターポーザを用いても、信号波形を判定するタイミングを任意に設定することが可能となる。すなわち、同時スイッチング出力で逆相クロストークが発生しても、タイミングマージンを確保することが可能となる。また、バス配線間の距離を拡げ、バス配線密度を下げることによっても、タイミングマージンを確保することは可能であるが、この実施の形態１によれば、バス配線密度を下げなくても、タイミングマージンを確保することが可能となる。
隣接して配置されたバス配線および十分に離れて配置されているバス配線においても、第２端部ＬＮ２におけるアイパターンの開口は、図１１（Ｂ）および（Ｃ）に示すように、長方形になっている。図１１（Ａ）と図１１（Ｂ）および（Ｃ）とを比較すると、全ての開口が長方形になっているが、アイパターンの開口している幅（高さ）ＷＯＰは、注目バス配線ＬＬ１１に係わるアイパターンが、他のバス配線に係わるアイパターンよりも減少している。
＜バス配線部の構成＞
図１２は、実施の形態１に係わるバス配線部ＢＬＬの構成を示すブロック図である。図７に示した３−Ｄメモリチップ３ＤＭＤと論理用チップ１ＬＤとの間は、例えば１Ｋｂｉｔのバス幅のバス配線によって接続される。すなわち、バス配線部ＢＬＬには１０２４本のバス配線ＬＬが、互いに隣接して、平行するように配置されている。
この実施の形態１においては、１０２４本のバス配線が複数のバス配線束に分けられ、それぞれのバス配線束には、１個の同期クロック信号を伝播するバス配線（クロック信号配線）が含まれている。表現を変えると、同期クロック信号を伝播するクロック用バス配線と信号を伝播する複数の信号用バス配線によって、バス配線束が構成されていると見なすことができる。さらに、シールド配線もバス配線と見なした場合、１個のバス配線束は、クロック用バス配線と、複数の信号用バス配線と、複数のシールド用バス配線によって構成されていると見なすこともできる。この場合、１個のバス配線束を構成する複数のバス配線（クロック用バイス配線、信号用バス配線およびシールド用バス配線を含む）は、互いに隣接し、平行して延在するように、有機インターポーザＯＭＩに配置されている。
図１２において、ＬＬＢＤ−１〜ＬＬＢＤ−１６は、図７に示したバス配線部ＢＬＬに配置されているバス配線束を示している。バス配線束ＬＬＢＤ−１〜ＬＬＢＤ−１６のそれぞれは、６４ｂｉｔのバス幅を有するように６４本のバス配線を備えている。さらに、それぞれのバス配線束は、１本のクロック用バス配線を備えている。従って、それぞれのバス配線束は、６５本のバス配線を備えていることになる。なお、シールド配線をバス配線と見なした場合には、それぞれのバス配線束は、６５本を超えるバス配線を備えることになる。また、同期クロック信号は、一対の差動クロック信号としてもよい。この場合には、クロック用バス配線は２本となるため、それぞれのバス配線束は、６６本を超えるバス配線を備えることになる。
３−Ｄメモリチップ３ＤＭＤは、バス配線束ＬＬＢＤ−１〜ＬＬＢＤ−８に対応した出力回路群ＯＢＦ−Ｄ１〜ＯＢＦ−Ｄ８とバス配線束ＬＬＢＤ９〜ＬＬＢＤ−１６に対応した入力回路群ＩＢＦ−Ｄ９〜ＩＢＦ−Ｄ１６を備えている。また、論理用チップ１ＬＤは、バス配線束ＬＬＢＤ−１〜ＬＬＢＤ−８に対応した入力回路群ＩＢＦ−Ｄ１〜ＩＢＦ−Ｄ８とバス配線束ＬＬＢＤ−９〜ＬＬＢＤ−１６に対応した出力回路群ＯＢＦ−Ｄ９〜ＯＢＦ−Ｄ１６を備えている。出力回路群ＯＢＦ−Ｄ１〜ＯＢＦ−Ｄ１６のそれぞれは、複数の出力回路ＯＢＦ（図１）を備えており、出力回路ＯＢＦの出力端子ＯＮ１は、対応するバス配線束に配置された対応するバス配線の第１端部ＬＮ１に接続されている。また、入力回路群ＩＢＦ−Ｄ１〜ＩＢＦ−Ｄ１６のそれぞれも、複数の入力回路ＩＢＦ（図１）を備えており、入力回路ＩＢＦの入力端子ＩＮ１は、対応するバス配線束に配置された対応するバス配線の第２端部ＬＮ２に接続されている。
３−Ｄメモリチップ３ＤＭＤから論理用チップ１ＬＤに信号を送信する場合には、出力回路群ＯＢＦ−Ｄ１〜ＯＢＦ−Ｄ８のそれぞれの出力回路から信号が、対応するバス配線の第１端部ＬＮ１に供給される。論理用チップ１ＬＤに設けられた入力回路群ＩＢＦ−Ｄ１〜ＩＢＦ−Ｄ８のそれぞれの入力回路が、対応するバス配線の第２端部ＬＮ２から信号を受信して、論理用チップ１ＬＤにおいて処理が行われる。反対に、論理用チップ１ＬＤから３−ＤメモリチップＤＭＤに信号を送信する場合には、出力回路群ＯＢＦ−Ｄ９〜ＯＢＦ−Ｄ１６のそれぞれの出力回路から信号が、対応するバス配線の第１端部ＬＮ１に供給される。３−ＤメモリチップＤＭＤに設けられた入力回路群ＩＢＦ−Ｄ９〜ＩＢＦ−Ｄ１６のそれぞれの入力回路が、対応するバス配線の第２端部ＬＮ２から信号を受信して、３−Ｄメモリチップにおいて処理が行われる。
図１３は、実施の形態１に係わるバス配線束の構成を示すブロック図である。図１３は、図１２に示したバス配線束ＬＬＢＤ−１の構成を示している。図１２に示したバス配線束ＬＬＢＤ−１〜ＬＬＢＤ−１６は、互いに同じ構成を有している。そのため、ここではバス配線束ＬＬＢＤ−１の構成を代表として説明する。図１３は図４と類似しているので、主に相違点を説明する。図１３では、複数の出力回路によって出力回路群ＯＢＦ−Ｄ１が構成されることを明確にするために、出力回路に付されている符合が、ＯＢＦ−Ｄ１１〜Ｄ１６となっている。同様に、複数の入力回路によって入力回路群ＩＢＦ−Ｄ１が構成されることを明確にするために、入力回路に付されている符合が、ＩＢＦ−Ｄ１１〜Ｄ１６となっている。
さらに、図１３では、バス配線ＬＬ１〜ＬＬ６と隣接し、平行に延在する１本のクロック用バス配線ＬＬＣが示されている。また、このクロック用バス配線ＬＬＣの第１端部ＬＮ１にその出力端子が接続され、クロック用バス配線ＬＬＣにクロック信号を供給する出力回路（クロック出力回路）ＯＢＦ−Ｄ１Ｃと、クロック用バス配線ＬＬＣの第２端部ＬＮ２にその入力端子が接続され、第２端部ＬＮ２に到達したクロック信号を受信する入力回路（クロック入力回路）ＩＢＦ−Ｄ１Ｃが設けられている。特に制限されないが、クロック用の出力回路ＯＢＦ−Ｄ１Ｃは、出力回路群ＯＢＦ−Ｄ１に含まれ、クロック用の入力回路ＩＢＦ−Ｄ１Ｃは、入力回路群ＩＢＦ−Ｄ１に含まれている。
出力回路ＯＢＦ−Ｄ１１〜Ｄ１６のそれぞれは、クロック用の出力回路ＯＢＦ−Ｄ１Ｃが出力するクロック信号に同期して動作し、入力回路ＩＢＦ−Ｄ１１〜Ｄ１６のそれぞれも、クロック用の入力回路ＩＢＦ−Ｄ１Ｃがクロック信号を受信したタイミングに同期して動作する。例えば、出力回路ＯＢＦ−Ｄ１Ｃが、クロック用バス配線ＬＬＣの第１端部ＬＮ１の電圧を変化させたタイミングに同期して、出力回路ＯＢＦ−Ｄ１〜Ｄ１６のそれぞれは、信号波形を対応するバス配線の第１端部ＬＮ１へ供給する。また、クロック用バス配線ＬＬＣの第２端部ＬＮ２における電圧の変化から入力回路ＩＢＦ−Ｄ１Ｃが論理値の変化を判定したタイミングに同期して、入力回路ＩＢＦ−Ｄ１１〜Ｄ１６のそれぞれは、対応するバス配線の第２端部ＬＮ２における信号波形の電圧を基にして、伝播された論理値を判定する。
これにより、１個のバス配線束ＬＬＢＤ−１においては、複数のバス配線ＬＬ１〜ＬＬ６により、実質的に同時に信号波形の送信が行われる。また、受信においても、各バス配線ＬＬ１〜ＬＬ６を伝播した信号波形を、実質的に同時に判定することが可能となる。
実施の形態１においては、１個のバス配線束ＬＬＢＤ−１に含まれる６４本の信号用バス配線において、信号遅延時間が最も小さくなる信号用バス配線と、信号遅延時間が最も大きくなる信号用バス配線との間の信号遅延時間差（以下、スキュー時間とも称する）Δｔが、逆相クロストークノイズの低減を図る注目の信号用バス配線の信号遅延時間τの２倍の期間（図２のＰ１、Ｐ３）内となるように、６４本の信号用バス配線は設定される。６４本の信号用バス配線のそれぞれの信号遅延時間が配線長で定まる場合には、最大値の信号遅延時間となる信号用バス配線と最小値の信号遅延時間となる信号用バス配線との間の配線長の差が、スキュー時間Δｔに相当するため、注目の信号用バス配線の配線長と、最大値の信号用バス配線と最小値の信号用バス配線との配線長差を設定することにより、スキュー時間Δｔと注目の信号用バス配線の信号遅延時間τとを設定することができる。
スキュー時間Δｔは、注目の信号用バス配線の信号遅延時間τの２分の１を超えないことが望ましい。そのため、最大値の信号用バス配線と最小値の信号用バス配線との間の配線長差は、式（６）で表すように、注目の信号用バス配線の配線長の半分を超えないように設定することが望ましい。
勿論、最大値の信号用バス配線と最小値の信号用バス配線を除く、信号用バス配線における信号遅延時間は、最大値と最小値との間に存在するように、それぞれの配線長が設定される。
これにより、図５で説明したように逆相クロストークノイズが発生しても、逆相クロストークノイズの影響を受ける注目の信号用バス配線（例えばＬＬ３）の第２端部ＬＮ２におけるアイパターンの開口は、長方形にすることが可能となる。そのため、入力回路ＩＢＦ−Ｄ１１〜Ｄ１６が第２端部ＬＮ２における信号波形の電圧を、早いタイミングで判定しても誤判定を防ぐことが可能となる。
なお、有機インターポーザＯＭＩには、各バス配線束に含まれているクロック用バス配線とは別に、共通の１本の共通クロック信号配線を備えていてもよい。この場合、各バス配線束に含まれるクロック用バス配線に供給されるクロック信号は、共通クロック配線を伝播するクロック信号に同期して形成されるようにする。これにより、バス配線束間でクロック信号を同期させることが可能となる。
＜＜例示＞＞
バス配線束ＬＬＢＤ−１〜ＬＬＢＤ−１６のそれぞれを構成するバス配線は、有機インターポーザＯＭＩ（図７）において図１０に示したような断面配置になっている。この場合、各バス配線間には図８で示したように樹脂材料が介在している。この樹脂材料は、例えば比誘電率εｒが例えば３．２であり、各バス配線間を電気的に分離する絶縁膜として機能する。各バス配線は、シールド用配線ＬＬＧ（図１０）に供給されている電圧を基準電圧Ｖｒｅｆ（図６）として基準電圧Ｖｒｅｆを中心に電圧が変化する信号を、伝送速度２Ｇｂｐｓで伝送する。図１０に示した５層のバス配線のうち、周囲のバス配線から最も逆相クロストークの影響を受けやすいのは３層目のバス配線（例えばＬＬ１１）である。そのため、この３層目のバス配線ＬＬ１１を逆相クロストークノイズの低減を図る注目のバス配線として仮定する。
信号の伝送速度が２Ｇｂｐｓであるため、データの周期ＵＩは５００ｐｓとなる。また、整数変数ｎは２であるため、バス配線ＬＬ１１の配線長Ｌｎは、式（５）から算出され、ほぼ２１ｍｍとなる。スキュー時間Δｔは、注目バス配線ＬＬ１１を含むデータ配線束の単位（６４本）で、式（２）または式（３）に従って設定する。言い換えるならば、データ配線束ごとに含まれる注目バス配線の配線長が異なれば、データ配線束ごとに設定するスキュー時間Δｔは変わることになる。
ここでは望ましいスキュー時間Δｔを採用する場合を説明する。この場合、バス配線束を構成する６４本の信号用バス配線において、最大の配線長（Ｌｎ，ｍａｘ）を有する信号用バス配線と最小の配線長（Ｌｎ，ｍｉｎ）を有する信号用バス配線との間の配線長の差が、式（６）を満たすように設定する。例えば配線長の差は５ｍｍとなるように、最大配線長の信号用バス配線と最小配線長の信号用バス配線が設定される。このとき、残りの信号用バス配線の配線長は、最大配線長と最小配線長の間に設定する。
注目バス配線ＬＬ１１の第１端部ＬＮ１に接続された出力回路（第１出力回路）の構成を図３（Ａ）に示した構成にし、第２端部ＬＮ２に接続された入力回路（第１入力回路）の構成を図３（Ｂ）に示した構成にする。図３（Ａ）に示した出力回路においては、直列終端抵抗ＲＺ１が接続されていないため、出力回路部ＯＢＦＰと保護ダイオードＤ１、Ｄ２を合わせたインピーダンス（微分抵抗）は、例えば２０Ω程度になる。すなわち、出力端子ＯＮ１のインピーダンスは２０Ω程度となる。また、図３（Ｂ）に示した入力回路においては、並列終端抵抗ＲＺ２が接続されていないが、保護ダイオード等のリーク電流が流れるため、実質的に入力端子ＩＮ１のインピーダンスは１ＭΩ程度になる。
バス配線束において、同時スイッチング出力が行われたとき、注目バス配線ＬＬ１１に隣接したバス配線から逆相クロストークがない場合、入力回路の入力端子ＩＮ１のインピーダンスが高いため、入力端子ＩＮ１が接続された第２端部ＬＮ２においては、第２端部ＬＮ２に信号波形が到達するたびに、到達した信号波形と同相の反射波（所謂、オーバーシュート）ＳＩＲｉ１（図２）が発生する。発生した同相の反射波は、第２端部ＬＮ２から第１端部ＬＮ１へ向かって伝播する。この反射波は、信号遅延時間τ後に第１端部ＬＮ１に到達する。出力回路の出力端子ＯＮ１のインピーダンスが低いため、この出力端子ＯＮ１が接続された第１端部ＬＮ１においては、到達した反射波に対して逆相の再反射波（所謂、アンダーシュート）ＳＩＲｉ２（図２）が発生する。この再反射波は、第１端部ＬＮ１から第２端部ＬＮ２に向かって伝播し、信号遅延時間τ後に、第２端部ＬＮ２に到達することになる。
信号遅延時間τは、式（１）において、整数変数ｎが２と設定されているため、データの周期ＵＩの４分の１に設定されている。そのため、第２端部ＬＮ２で発生した反射波ＳＩＲｉ１は、ＵＩ／４×２＝ＵＩ／２（整数変数ｎ）後に、再反射波ＳＩＲｉ２として、第２端部ＬＮ２に到達することになる。すなわち、反射波ＳＩＲｉ１の往復時間ＳＳＬ（図１）は、データの周期ＵＩの半分となり、図２に示したように、信号波形が第２端部ＬＮ２に到達してから、データの周期ＵＩの半分（信号遅延時間τの２倍＝２τ）だけ遅れて到達し、第２端部ＬＮ２において信号波形と合成されることになる。その結果、第２端部ＬＮ２において、信号波形が変化してからデータＵＩの半周期の期間（Ｐ１、Ｐ３）においては、反射波ＳＩＲｉ１と再反射波ＳＩＲｉ２とが相殺されずに残る。これにより、第２端部ＬＮ２には、時間幅が周期ＵＩの半分（ＵＩ／２）の角を有するように変化した信号波形ＳＩｉが発生することになる。
第２端部ＬＮ２において、信号波形が変化するときに角を発生するため、信号波形の変化の際に高調波成分が強調されることになり、信号波形の立ち上がりおよび立ち下がり時間の短縮化を図ることが可能となる。この作用は、信号波形の立ち上がりおよび立ち下がりの急峻化を改善する高速信号回路における一種の等化回路に類似している。
一方、バス配線束において、同時スイッチング出力が行われたときに、注目バス配線ＬＬ１１に隣接したバス配線で逆相クロストークが発生した場合、角があることによって逆相クロストークによる影響を低減することができる。最も影響の大きな逆相クロストークは、注目バス配線における信号波形に対して、隣接している複数のバス配線の全てにおいて信号波形が、同時に逆相に変化したときに発生する。すなわち、注目バス配線に出力するデータの論理値に対して、隣接する複数のバス配線の全てに対して出力する論理値が逆の論理値の場合である。
この場合、隣接する複数のバス配線における信号波形が、スキュー時間Δｔの期間において、一斉に立ち上がりまたは立ち下がることになる。この立ち上がりまたは立ち下がりの変化が、合成されて、大きな逆相クロストークノイズとして、注目バス配線に伝達されることになる。同時スイッチング出力のため、このとき注目バス配線においては、信号波形が立ち下がりまたは立ち上がりをしている。大きな逆相クロストークノイズによって、注目バス配線における信号波形の立ち下がりまたは立ち上がりが抑制され、図５（Ｂ）に示すように、信号波形が変形されることになる。その結果、注目バス配線の第２端部ＬＮ２におけるアイパターンは、図５（Ｃ）に示すように潰れることになる。図５（Ｃ）に示したアイパターンは、逆相クロストークが比較的に小さい場合を示している。逆相クロストークが大きい場合には、信号波形の変化している部分におけるアイパターンは完全に潰れてしまう場合もある。このような場合には、入力回路において誤判定となる場合もある。あるいは、入力回路における判定のタイミングを遅らせることが必要となる。
これに対して、実施の形態１によれば、注目バス配線において信号波形が変化する期間（立ち上がりまたは立ち下がる期間）に、スキュー時間Δｔに応じた角が発生する。この角の期間においては、信号波形の電圧が予め余分に高くまたは低くなっているため、逆相クロストークによって隣接したバス配線から与えられる電圧の抑制を相殺することが可能である。また、発生する角の期間において、バス配線束に含まれているバス配線の信号波形が変化するように、バス配線の配線長が定められている。そのため、バス配線束において、注目バス配線を除いた全てのバス配線における信号変化は、角の期間において発生することになり、例えこれらのバス配線が逆相方向に電圧が変化しても、逆相クロストークによる影響を低減することが可能である。
＜変形例＞
図１４は、実施の形態１の変形例に係わるデータ送信を説明するための図である。図１４は、図２と類似しているため、主に相違点を説明する。図２では、式（１）の整数変数ｎが２の場合を説明した。すなわち、図１（Ａ）に示した信号配線（バス配線）ＬＬの信号遅延時間（片道の信号遅延時間）τを、データの周期ＵＩの４分の１に設定した場合を説明した。これに対して、この変形例においては、整数変数ｎとして３が設定される。そのため、信号配線ＬＬの信号遅延時間τは、周期ＵＩの６分の１に設定されることになる。
図１４（Ｂ）の下側に示すように、信号配線ＬＬの第２端部ＬＮ２に到達する再反射波ＳＩＲｉ２は、第２端部ＬＮ２において反射波ＳＩＲｉ１が発生してから、信号配線ＬＬの往復の信号遅延時間（２τ）後になる。その結果、反射波ＳＩＲｉ１と再反射波ＳＩＲｉ２とが重畳している期間Ｐ１およびＰ３は、往復の信号遅延時間（２τ）となり。反射波ＳＩＲｉ１と再反射波ＳＩＲｉ２とが互いに相殺している期間Ｐ２は、往復の信号遅延時間の２倍（４τ）となる。これにより、図１４（Ｃ）に示すように、第２端部ＬＮ２（入力回路の入力端子ＩＮ１）において角（電圧の角）が発生している期間と発生していない期間の比は、周期ＵＩにおいて１対２となる。ここで、角が発生していない期間の比率を符合ＮＤで表すと、整数変数ｎを、３、（４、５、・・・）と変えることにより、符合ＮＤの値は２、（３、４、・・・）と変わる。
すなわち、整数変数ｎを変化させることにより、第２端部ＬＮ２において角の発生している期間と発生していない期間の比を変えることが可能である。そのため、バス配線束における信号遅延時間の最大値と最小値との間のスキュー時間Δｔに応じて、整数変数ｎを変えることで、スキュー時間において発生する逆相クロストークノイズの影響を低減する期間を設定することが可能となる。
＜整数変数ｎ＞
式（１）および式（５）において、整数変数ｎを整数に設定する理由を説明する。
先ず、整数変数ｎを、整数でない有理数に設定した場合を仮定する。実施の形態１においては、信号配線（バス配線）の第１端部ＬＮ１と第２端部ＬＮ２との間を反射波および再反射波が、何度か往復することになる。往復を繰り返しているうちに、往復に要する往復時間がデータの周期ＵＩで割り切れない場合が発生する。また、整数変数ｎを、有理数でない無理数に設定した場合、反射波および再反射波が、往復のたびにずれることになる。
第２端部ＬＮ２における信号波形のタイミングずれであるジッタを測定するために、同じ信号波形をデータの周期ＵＩで繰り返し、第１端部ＬＮ１に供給して、第２端部ＬＮ２におけるアイパターンを求めることが行われる。この場合、アイパターンは、現在の反射信号と何周期か前の再反射波が重なった形状となる。反射波および再反射波の往復時間が周期ＵＩで割り切れない場合には、第２端部ＬＮ２において反射波と再反射波が、往復を繰り返していると次第にずれるため、ジッタ測定で求めたアイパターンの開口が次第に小さくなってしまう。同様に、反射波および再反射波が、往復のたびにずれると、ジッタ測定で求めたアイパターンの開口が次第に小さくなる。
すなわち、整数変数ｎが整数でない場合には、第２端部ＬＮ２において反射波および再反射波が上手く合成されなくなり、次第に逆相クロストークノイズを低減する効果が低下し、アイパターンの開口が閉じていくことになる。そのため、整数変数ｎには、２以上の整数を設定する。
＜注目信号配線（バス配線）の配線長および配線長スキュー＞
実施の形態１において、信号配線（バス配線）は、有機インターポーザに配置されるが、有機インターポーザを形成するのに用いられる材料、データの周期ＵＩおよび整数変数ｎなどによって、注目信号配線の配線長Ｌｎは、式（５）によって定まる。また、信号遅延時間の最大値と最小値の差であるスキュー時間Δｔに対応するスキュー長（Ｌｎ，ｍａｘ−Ｌｎ，ｍｉｎ）も、式（６）によって定まる。次に、常用磁性帯のラミネート樹脂（比誘電率εｒ＝３．２）によって形成された有機インターポーザに配置された信号配線の配線長の例と、プリント基板／ＢＧＡ基板等で使用される常用磁性帯のＦＲ４系の基板（比誘電率εｒ＝４．２）によって形成された有機インターポーザに配置された信号配線の配線長の例を示す。
図１５および図１６は、実施の形態１に係わる信号配線の配線長を示す図である。図１５は、上記したラミネート樹脂を有機インターポーザに使用した場合を示しており、図１６は、上記したＦＲ４系の基板を有機インターポーザに使用した場合を示している。
図１５（Ａ）は、信号配線（バス配線）を伝播するデータの通信速度（Ｒａｔｅ）が１Ｇｂｐｓの場合を示し、図１５（Ｂ）は、通信速度が２Ｇｂｐｓの場合を示し、図１５（Ｃ）は、通信速度が４Ｇｂｐｓの場合を示している。図１５（Ａ）では、通信速度Ｒａｔｅが１Ｇｂｐｓのため、データの周期ＵＩは１０００ｐｓになり、図１５（Ｂ）では周期ＵＩは５００ｐｓになり、図１５（Ｃ）では周期ＵＩは２５０ｐｓとなる。また、比誘電率εｒは３．２である。整数変数ｎを、２から１０へ設定することにより、図１５（Ａ）〜（Ｃ）に示すように、注目信号配線の配線長Ｌｎは、異なった値となる。配線長スキューは、望ましくは、式（６）に示すように注目信号線の配線長Ｌｎの半分（式（６））を超えない値とされる。
図１６（Ａ）〜（Ｃ）も、図１５（Ａ）〜（Ｃ）と同様に、通信速度（Ｒａｔｅ）が１Ｇｂｐｓ、２Ｇｂｐｓおよび４Ｇｂｐｓのときの整数変数ｎごとの注目信号配線の配線長Ｌｎを示している。ここでも、望ましい配線長スキューの値は、注目信号配線Ｌｎの半分を超えない値である。
（実施の形態２）
実施の形態１では、出力回路の出力端子ＯＮ１のインピーダンスが低くなるように、図３（Ａ）に示したように直列終端抵抗ＲＺ１を接続しない構成にし、入力回路の入力端子ＩＮ１のインピーダンスが高くなるように、図３（Ｂ）に示したように並列終端抵抗ＲＺ２を接続しない構成にした。これにより、入力回路は、その入力端子ＩＮ１が接続された第２端部ＬＮ２において、第２端部ＬＮ２に到達した信号波形と同相の反射波が発生するようなインピーダンスを有するように構成された。また、出力回路は、その出力端子ＯＮ１が接続された第１端部ＬＮ１において、第１端部ＬＮ１に到達した反射波と逆相の再反射波が発生するようなインピーダンスを有するように構成された。これにより、第２端部ＬＮ２において反射波と再反射波が重畳され、第２端部ＬＮ２におけるアイパターンの開口が長方形となるようにしていた。しかしながら、図１１等で示したように、第２端部ＬＮ２における信号波形の振幅が小さくなってしまう。
実施の形態２においては、実施の形態１で説明した出力回路および／または入力回路が変更される。出力回路および／または入力回路のみが変更され、他の構成は実施の形態１と同じである。そのため、ここでは出力回路および入力回路についてのみ説明する。
＜出力回路＞
図１７は、実施の形態２に係わる出力回路の構成を示す回路図である。図１７は、図３（Ａ）と類似しているので、主に相違点を説明する。
出力回路ＯＢＦは、出力回路部ＯＢＦＰと選択部ＯＢＦＳとを備えている。出力回路部ＯＢＦＰは、図３（Ａ）と同様にＣＭＯＳ型のインバータ回路を備えている。しかしながら、このＣＭＯＳ型のインバータ回路を構成するＰ型トランジスタＴＰ０のソースには、電圧レギュレータ回路ＶＧＲによって形成された電圧ＶＤＤＩＯが供給され、Ｎ型トランジスタＴＮ０のソースには、電圧レギュレータＶＧＲによって形成された電圧ＶＳＳＩＯが供給される。また、選択部ＯＢＦＳは、出力回路部ＯＢＦＰの出力端子ＯＮＮ１と出力回路の出力端子ＯＮ１との間に接続されたセレクタスイッチと、抵抗Ｒ１〜Ｒ３と、信号配線ＤＤＬとを備えている。
セレクタスイッチは端子Ｓ０〜Ｓ３と共通端子とを備えている。図１７の例では、セレクタスイッチの共通端子として、上記した出力端子ＯＮＮ１が共用されている。端子Ｓ０〜Ｓ３のうちのいずれかの端子が選択され、選択された端子が共通端子（出力端子ＯＮ１）に電気的に接続される。端子Ｓ０と出力端子ＯＮ１との間には信号配線ＤＤＬが接続され、端子Ｓ１〜Ｓ３と出力端子ＯＮ１との間には、抵抗Ｒ１〜Ｒ３が接続されている。ここでは、抵抗Ｒ１〜Ｒ３は互いに異なる抵抗値を有している。また、信号配線ＤＤＬは、積極的に抵抗値を有しないように形成された配線である。そのため、信号配線ＤＤＬの寄生抵抗の値は、抵抗Ｒ１〜Ｒ３のいずれよりも小さくされている。
電圧レギュレータＶＲＧは、電圧制御信号ＶｄｓＣＮＴに従って、電圧Ｖｄまたは電圧Ｖｄよりも高い電圧を形成して、電圧ＶＤＤＩＯとしてＰ型トランジスタＴＰ０のソースに供給する。また、電圧レギュレータＶＲＧは、電圧制御信号ＶｄｓＣＮＴに従って、電圧Ｖｓまたは電圧Ｖｓよりも低い電圧を形成して、電圧ＶＳＳＩＯとしてＮ型トランジスタＴＮ０のソースに供給する。なお、特に制限されないが、保護用ダイオードＤ１およびＤ２は、出力端子ＯＮ１と電圧ＶＤＤＩＯ、ＶＳＳＩＯとの間に接続されている。
図１２および図１３で説明したように、３−Ｄメモリチップ３ＤＭＤおよび論理用チップ１ＬＤのそれぞれが、出力回路を備えているため、３−Ｄメモリチップ３ＤＭＤおよび論理用チップ１ＬＤのそれぞれが、図１７に示した出力回路ＯＢＦおよび電圧レギュレータ回路ＶＲＧを有していることになる。それぞれのチップには、例えば、出力回路のそれぞれに対応した４個のフューズが設けられ、フューズの切断の有無によって、端子Ｓ０〜Ｓ３のいずれかが選択される。例えば端子Ｓ０に対応したフューズを残して、残りの３個のフューズを切断することにより、端子Ｓ０が選択され、共通端子（ＯＮ１）が端子Ｓ０に接続され、残りの端子Ｓ１〜Ｓ３は共通端子から分離される。また、端子Ｓ１に対応したフューズを残して、残りの３個のフューズを切断した場合には、端子Ｓ１が選択され、共通端子（ＯＮ１）に接続される。他の端子Ｓ２、Ｓ３についても同様である。
逆相クロストークノイズの低減を行いたい注目信号配線（注目バス配線）に接続された出力回路に対しては、端子Ｓ０が選択されるようにフューズを残し、残りの３個のフューズを切断する。これにより、図３（Ａ）と同様に、出力回路部ＯＢＦＰの出力端子ＯＮ１は、直列終端抵抗が接続されていない状態で、出力端子ＯＮ１に接続されることになる。その結果、逆相クロストークノイズの低減効果が最大となる。
一方、逆相クロストークノイズ低減の効果を低下させてもよい信号配線（バス配線）に接続された出力回路においては、Ｓ１〜Ｓ３のいずれかが選択されるように、フューズの切断を行う。これにより、選択された端子に接続されている抵抗が直列終端抵抗として機能する。例えば抵抗Ｒ１からＲ３に向けて抵抗値が高くなるようにし、最も抵抗値の高い抵抗Ｒ３で、例えばインピーダンス整合が図れるようにする。これにより、抵抗Ｒ３を選択したときには、インピーダンス不整合による損失の低減が図れる。抵抗Ｒ１またはＲ２を選択した場合には、逆相クロストークノイズ低減の効果が低下するが、インピーダンス不整合による損失も低減することが可能となる。なお、抵抗の数は３個に限定されず、１個以上であればよい。
電圧レギュレータ回路ＶＲＧは、逆相クロストークノイズを低減する際に、電圧制御信号ＶｄｓＣＮＴに従って、電圧Ｖｄよりも高い電圧と電圧Ｖｓよりも低い電圧を、電圧ＶＤＤＩＯとＶＳＳＩＯとして形成する。これにより、出力回路ＯＢＦの出力端子ＯＮ１には、電圧Ｖｄよりも高い電圧と電圧Ｖｓよりも低い電圧の間で変化する信号波形が供給されることになる。その結果、信号配線の第２端部ＬＮ２における信号波形の振幅を大きくすることが可能となる。すなわち、図１１に示したアイパターンの開口している幅ＷＯＰを大きくすることが可能となる。このように、出力回路ＯＢＦに供給される電圧ＶＤＤＩＯ（ＶＳＳＩＯ）を高く（低く）すると、消費電力が増加することになる。しかしながら、例えば端子Ｓ０を選択すれば、直列終端抵抗は接続されないため、直列終端抵抗での消費電力の発生を抑えることが可能となるため、消費電力の増加を抑制することが可能である。
なお、電圧レギュレータ回路ＶＲＧは、それぞれの出力回路に対して設けるようにしてもよいし、共通の電圧レギュレータ回路ＶＲＧを設けるようにしてもよい。共通の電圧レギュレータ回路ＶＲＧを設ける場合には、例えば共通の電圧レギュレータ回路ＶＲＧによって、電圧Ｖｄと、電圧Ｖｄよりも高い電圧と、電圧Ｖｓと、電圧Ｖｓよりも低い電圧を形成し、それぞれの出力回路において電圧を選択すればよい。また、セレクタスイッチは、フューズではなく、チップ内に設けられた制御回路によって制御してもよい。
また、選択部ＯＢＦＳまたは電圧レギュレータ回路ＶＲＧのいずれか一方のみを設けるようにしてもよい。電圧レギュレータ回路ＶＲＧのみを設けるようにする場合、出力端子ＯＮ１が出力端子ＯＮ１となる。
＜入力回路＞
図１８は、実施の形態２に係わる入力回路の構成を示す回路図である。図１８は図３（Ｂ）に類似しているので、主に相違点を説明する。図３（Ｂ）においては、ＣＭＯＳ型のインバータ回路を構成するＰ型トランジスタＴＰ１のソースは電圧Ｖｄに接続され、Ｎ型トランジスタＴＮ１のソースは電圧Ｖｓに接続されていた。これに対して、図１８においては、Ｐ型トランジスタＴＰ１のソースには、電圧レギュレータ回路ＶＲＧ（図１７）によって形成された電圧ＶＤＤＩＯが供給され、Ｎ型トランジスタＴＮ１のソースには、電圧レギュレータ回路ＶＲＧによって形成された電圧ＶＳＳＩＯが供給されている。
また、入力回路ＩＦＢの出力端子ＯＮ２と電圧ＶＤＤＩＯとの間にＰ側スイッチＳＷ−ＰとＰ型トランジスタＴＰ２、ＴＰ３が直列的に接続され、出力端子ＯＮ２と電圧ＶＳＳＩＯとの間にＮ型トランジスタＴＮ３、ＴＮ４とＮ側スイッチＳＷ−Ｎが直列的に接続されている。このＰ側スイッチＳＷ−ＰおよびＮ側スイッチＳＷ−Ｎは、チップに設けられたフューズまたはチップ内に設けられた制御回路によって制御される。
逆相クロストークノイズの低減を図る注目信号配線（バス配線）の第２端部ＬＮ２に接続された入力回路ＩＢＦに対しては、電圧レギュレータ回路ＶＲＧによって形成された電圧Ｖｄよりも高い電圧と電圧Ｖｓよりも低い電圧が、電圧ＶＤＤＩＯ、ＶＳＳＩＯとして供給されるようにする。これにより、信号波形の基準となる電圧Ｖｒｅｆ（図６）とＰ型トランジスタＴＰ１およびＮ型トランジスタＴＮ１のソースとの間の電位差を大きくすることが可能となる。その結果、実質的にしきい値電圧を小さくすることが可能となり、第２端部ＬＮ２における電圧の振幅が小さくなっても、すなわち、アイパターンの幅ＷＯＰが狭くなっても、誤判定するのを防ぐことが可能となる。
また、逆相クロストークノイズの低減を図る注目信号配線（バス配線）の第２端部ＬＮ２に接続された入力回路ＩＢＦに含まれているＰ側スイッチＳＷ−ＰおよびＮ側スイッチＳＷ−Ｎを、フューズまたは制御回路によってオン状態とする。Ｐ型トランジスタＴＰ２、ＴＰ３のゲートは、Ｐ型トランジスタＴＰ１のゲートに接続され、Ｎ型トランジスタＴＮ２、ＴＮ３のゲートは、Ｎ型トランジスタＴＮ１のゲートに接続されているため、出力端子ＯＮ２は、並列的に接続されたＰ型トランジスタＴＰ１〜ＴＰ３またはＮ型トランジスタＴＮ１〜ＴＮ３によって駆動されることになる。これにより、第２端部ＬＮ２における電圧の変化が小さくても、出力端子ＯＮ２の電圧を高速に変化させることが可能となる。
電圧レギュレータ回路ＶＲＧを介して、出力回路ＯＢＦおよび入力回路ＩＢＦに電圧ＶＤＤＩＯ、ＶＳＳＩＯが給電されるため、チップの外部から給電される場合に比べて電圧変動に対する耐性を向上させることが可能である。
電圧レギュレータＶＧＲからの給電を行わず、Ｐ型トランジスタＴＰ１およびＮ型トランジスタＴＮ１と並列接続されるＰ型トランジスタおよびＮ型トランジスタとＰ側スイッチおよびＮ側スイッチを設けるようにしてもよい。反対に、Ｐ型トランジスタＴＰ１およびＮ型トランジスタＴＮ１と並列接続されるＰ型トランジスタおよびＮ型トランジスタとＰ側スイッチおよびＮ側スイッチを設けずに、電圧レギュレータ回路ＶＧＲから給電を行うようにしてもよい。
実施の形態２で説明した出力回路および入力回路は、その両方を、実施の形態１で述べた半導体装置に適用してもよいし、いずれか一方のみを適用するようにしてもよい。
実施の形態１および２によれば、信号配線（バス配線）の配線間隔を広くしなくても、すなわち配線密度を低下させなくても、クロストークによる影響を抑制することが可能であり、安価な有機インターポーザを用いた半導体装置を提供することが可能である。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。例えば、実施の形態では、有機インターポーザに配置された信号配線を例にして説明したが、信号配線は有機材料によって構成された配線基板に配置されたものであればよく、例えばインターポーザではなく、有機材料で構成されたモジュール基板を含む有機材料のパッケージ基板、例えばＭＣＭ基板やＳｉｐ基板であってもよい。また、実施の形態においては、隣接し、互いに平行して延在する信号配線を例にして説明したが、これに限定されるものではない。すなわち、注目信号配線（注目バス配線）に対して他の信号配線がクロストークの影響を与えるように配置されていればよい。例えば、注目信号配線に対して他の配線は、３次元的に直交するように配置されていてもよい。
１ＬＤ 論理用チップ
３ＤＭＤ ３−Ｄメモリチップ
ＩＢＦ、ＩＢＦ１〜ＩＢＦ６、ＩＢＦ−Ｄ１１〜ＩＦＢ−Ｄ１６ 入力回路
ｎ 整数変数
ＬＮ１ 第１端部
ＬＮ２ 第２端部
ＬＬ、ＬＬ１〜ＬＬ２０ 信号配線（バス配線）
ＬＬＣ クロック用バス配線
ＬＬＧ シールド配線
ＯＢＦ、ＯＢＦ１〜ＯＢＦ６、ＯＢＦ−Ｄ１１〜ＯＢＦ−Ｄ１６ 出力回路
ＯＭＩ 有機インターポーザ
ＳＩＲｉ１ 反射波
ＳＩＲｉ２ 再反射波
ＳＬＳ 半導体装置
ＵＩ 周期

Claims (13)

  1. 有機材料を誘電体としたインターポーザまたは配線基板に配置され、第１端部と第２端部とを備えた第１信号配線と、
    前記インターポーザまたは前記配線基板に配置され、それぞれ第1端部と第２端部を備え、信号を伝達する複数の第２信号配線と、
    前記第１信号配線の第１端部に接続された出力端子を有し、前記出力端子におけるインピーダンスが、前記第１端部に伝達された波形に対して逆相方向の反射波を発生するように設定され、前記出力端子に周期的にデータを出力する第１出力回路と、
    前記第１信号配線の第２端部に接続された入力端子を有し、前記入力端子におけるインピーダンスが、前記第２端部に伝達された波形に対して同相方向の反射波を発生するように設定された第１入力回路と、
    前記複数の第２信号配線の前記第１端部に接続され、前記複数の第２信号配線に、前記第１信号配線におけるデータと同方向に、信号を出力する複数の第２出力回路と、
    前記複数の第２信号配線の前記第２端部に接続され、前記複数の第２信号配線における信号を入力する複数の第２入力回路と、
    を備え、
    前記第１信号配線における前記第１端部と前記第２端部との間の平均遅延が、前記データの周期の半分に対して２以上の整数分の１となるように、前記第１信号配線が設定され、
    前記複数の第２信号配線において、信号の遅延が最大となる第２信号配線における信号の遅延の最大値と、信号の遅延が最小となる第２信号配線における信号の遅延の最小値との差が、前記平均遅延の２倍を超えないように設定されている、半導体装置。
  2. 請求項１に記載の半導体装置において、
    前記複数の第２信号配線は、前記第１信号配線と平行するように、前記インターポーザまたは前記配線基板に配置されている、半導体装置。
  3. 請求項２に記載の半導体装置において、
    前記半導体装置は、前記第１信号配線および前記複数の第２信号配線と平行するように、前記インターポーザまたは前記配線基板に配置され、所定の電圧が供給された電圧配線を備える、半導体装置。
  4. 請求項３に記載の半導体装置において、
    前記第１出力回路は、終端抵抗を介さずに前記出力端子に接続された出力回路部を備え、前記第１入力回路は、終端抵抗が接続されていない前記入力端子に接続された入力回路部を備える、半導体装置。
  5. 請求項３に記載の半導体装置において、
    前記第１出力回路は、出力回路部と、前記出力回路部と前記出力端子との間に接続された選択部とを備え、
    前記選択部は、前記出力回路部の出力端子と前記第１出力回路の前記出力端子との間を、終端抵抗および信号配線のうちのいずれか一つで接続する、半導体装置。
  6. 請求項４または５に記載の半導体装置において、
    前記半導体装置は、前記出力回路部に供給する電源電圧を形成する電圧レギュレータ回路を備えている、半導体装置。
  7. 有機材料を誘電体としたインターポーザまたは配線基板に配置され、それぞれ、クロック信号を伝達するクロック信号配線と、前記クロック信号に同期して信号を伝達する複数の信号配線とを有する、複数の配線束と、
    前記複数の配線束のうちの一の配線束は、
    第１端部と第２端部とを備えた第１信号配線と、
    前記第１信号配線と平行するように配置された第２信号配線および第３信号配線と、
    を備え、
    前記第１信号配線の第１端部に接続された出力端子を有し、前記出力端子におけるインピーダンスが、前記第１端部に伝達された波形に対して逆相方向の反射波を発生するように設定され、前記出力端子に周期的にデータを出力する出力回路と、
    前記第１信号配線の第２端部に接続された入力端子を有し、前記入力端子におけるインピーダンスが、前記第２端部に伝達された波形に対して同相方向の反射波を発生するように設定された入力回路と、
    を備え、
    前記第１信号配線における前記第１端部と前記第２端部との間の平均遅延が、前記データの周期の半分に対して２以上の整数分の１となるように、前記第１信号配線が設定され、
    前記第２信号配線における信号遅延と前記第３信号配線における信号遅延との差が、前記平均遅延の２倍を超えないように、前記第２信号配線および第３信号配線が設定されている、半導体装置。
  8. 請求項７に記載の半導体装置において、
    前記一の配線束が有する前記複数の信号配線のうち、前記第１信号配線、前記第２信号配線および前記第３信号配線を除く信号配線は、前記第２信号配線の信号遅延と前記第３信号配線の信号遅延との間の信号遅延を有するように設定されている、半導体装置。
  9. 請求項８に記載の半導体装置において、
    前記複数の配線束のそれぞれにおいて、前記複数の信号配線は、前記クロック信号配線と平行するように配置され、
    前記複数の配線束のそれぞれは、前記クロック信号配線と平行に配置され、所定の電圧が供給された電圧配線を備える、半導体装置。
  10. 請求項９に記載の半導体装置において、
    前記出力回路は、終端抵抗を介さずに前記出力端子に接続された出力回路部を備え、前記入力回路は、終端抵抗が接続されていない前記入力端子に接続された入力回路部を備える、半導体装置。
  11. 請求項９に記載の半導体装置において、
    前記出力回路は、出力回路部と、前記出力回路部と前記出力端子との間に接続された選択部とを備え、
    前記選択部は、前記出力回路部の出力端子と前記出力回路の前記出力端子との間を、終端抵抗および信号配線のうちのいずれか一つで接続する、半導体装置。
  12. 請求項１０または１１に記載の半導体装置において、
    前記半導体装置は、前記出力回路部に供給する電源電圧を形成する電圧レギュレータ回路を備えている、半導体装置。
  13. 請求項８に記載の半導体装置において、
    前記第２信号配線の信号遅延と前記第３信号配線の信号遅延との差が、前記平均遅延の半分を超えないように、前記第２信号配線および第３信号配線が設定されている、半導体装置。
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