CN102800644A - Ddr信号布线封装基板以及ddr信号布线封装方法 - Google Patents

Ddr信号布线封装基板以及ddr信号布线封装方法 Download PDF

Info

Publication number
CN102800644A
CN102800644A CN2012103247685A CN201210324768A CN102800644A CN 102800644 A CN102800644 A CN 102800644A CN 2012103247685 A CN2012103247685 A CN 2012103247685A CN 201210324768 A CN201210324768 A CN 201210324768A CN 102800644 A CN102800644 A CN 102800644A
Authority
CN
China
Prior art keywords
ddr
storage control
control module
signal
base plate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN2012103247685A
Other languages
English (en)
Other versions
CN102800644B (zh
Inventor
胡晋
丁亚军
金利峰
李川
王玲秋
王彦辉
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Wuxi Jiangnan Computing Technology Institute
Original Assignee
Wuxi Jiangnan Computing Technology Institute
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Wuxi Jiangnan Computing Technology Institute filed Critical Wuxi Jiangnan Computing Technology Institute
Priority to CN201210324768.5A priority Critical patent/CN102800644B/zh
Publication of CN102800644A publication Critical patent/CN102800644A/zh
Application granted granted Critical
Publication of CN102800644B publication Critical patent/CN102800644B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4912—Layout
    • H01L2224/49171—Fan-out arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/30107—Inductance
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3011—Impedance

Abstract

本发明提供了一种DDR信号布线封装基板以及DDR信号布线封装方法。在芯片上对称放置多个DDR存储控制模块。在芯片之外的区域中，与多个DDR存储控制模块相对应地对称布置多个存储控制信号引脚。利用对称布置的多个DDR信号线将多个DDR存储控制模块之一分别相对应地连接至多个存储控制信号引脚之一。DDR信号布线封装基板包括依次层叠的地平面层、第一介质层、DDR信号层、第二介质层、以及DDR接口电源平面层；其中DDR接口电源平面层和地平面层同时选择作为DDR信号的参考平面层。通过对称布置的多个DDR信号过孔，将多个DDR存储控制模块之一分别相对应地连接至多个存储控制信号引脚之一。参照多个DDR信号过孔的位置相应地对称布置多个地孔。

Description

DDR信号布线封装基板以及DDR信号布线封装方法
技术领域
本发明涉及半导体封装技术，更具体地说，本发明涉及一种DDR信号布线封装基板以及DDR信号布线封装方法。
背景技术
几乎每一个电子设备，从智能手机到服务器，都使用了某种形式的RAM（Random Access Memory）存储器。由于SDRAM（SynchronousDynamic Random Access Memory，同步动态随机存取存储器）相对较低的每比特成本，所以提供了速度和存储很好的结合。因此，SDRAM仍然是大多数计算机以及基于计算机产品的主流存储器技术。
DDR（Double Data Rate）是双数据速率的SDRAM内存，已经成为今天存储器技术的选择。DDR技术不断发展，不断提高速度和容量，同时降低成本，减小功率和存储设备的物理尺寸。
DDR也称为DDR SDRAM（双倍速率同步动态随机存储器），其简称为DDR。DDR存储器是在SDRAM存储器基础上发展而来的，仍然沿用SDRAM生产体系，因此对于内存厂商而言，只需对制造普通SDRAM的设备稍加改进，即可实现DDR内存的生产，可有效的降低成本。
封装是电子元器件的重要组成部分。DDR高速信号传输速率的不断提高，对封装基板设计提出了极大的挑战。目前，在封装基板设计中为了确保DDR高速信号的信号完整性，通常是通过精确的阻抗设计来提高DDR信号的高速信号传输性能。
然而，阻抗设计仅仅能够保证信号的阻抗特性。DDR高速信号传输速率高，电流翻转速率快，如果在DDR高速信号的电流返回路径上存在较大的电感，将产生显著的感性噪声，直接影响DDR高速信号的信号完整性。
因此，希望能够提供一种能够提高DDR信号的高速信号传输性能的适用于DDR高速信号的封装基板设计方法。
发明内容
本发明所要解决的技术问题是针对现有技术中存在上述缺陷，提供一种适用于DDR高速信号的封装基板设计方法，其能够减小封装基板物理设计的复杂度，同时缩短DDR高速信号的电流返回路径进而减小环路电感，提高DDR信号的高速信号传输性能。
根据本发明的第一方面，提供了一种DDR信号布线封装基板，其包括：在所述DDR信号布线封装基板的芯片上对称放置的多个DDR存储控制模块；在所述DDR信号布线封装基板的所述芯片之外的区域中布置的与所述多个DDR存储控制模块相对应地对称布置的多个存储控制信号引脚；以及将所述多个DDR存储控制模块之一分别相对应地连接至所述多个存储控制信号引脚之一的对称布置的多个DDR信号线。
优选地，在上述DDR信号布线封装基板中，所述DDR信号布线封装基板依次层叠的地平面层、第一介质层、DDR信号层、第二介质层、以及DDR接口电源平面层；其中所述DDR接口电源平面层和所述地平面层同时选择作为DDR信号的参考平面层。
优选地，上述DDR信号布线封装基板进一步包括：将所述多个DDR存储控制模块之一分别相对应地连接至所述多个存储控制信号引脚之一而形成的对称布置的多个DDR信号过孔。
优选地，上述DDR信号布线封装基板进一步包括：优选地，上述DDR信号布线封装基板进一步包括：参照所述多个DDR信号过孔的位置相应地对称布置的多个地孔。
优选地，在上述DDR信号布线封装基板中，多个DDR存储控制模块包括第一DDR存储控制模块、第二DDR存储控制模块、第三DDR存储控制模块以及第四DDR存储控制模块；其中，所述第一DDR存储控制模块、所述第二DDR存储控制模块、所述第三DDR存储控制模块以及所述第四DDR存储控制模块位于一个正方形的四个角的位置处；并且其中所述第一存储控制信号引脚、所述第二存储控制信号引脚、所述第三存储控制信号引脚以及所述第四存储控制信号引脚位于另一个正方形的四个角的位置处；并且其中所述第一DDR信号过孔、所述第二DDR信号过孔、所述第三DDR信号过孔以及所述第四DDR信号过孔位于又一个正方形的四个角的位置处；并且其中所述第一地孔、所述第二地孔、所述第三地孔以及所述第四地孔位于又另一个正方形的四个角的位置处。
根据本发明的第二方面，提供了一种DDR信号布线封装方法，其包括：在所述DDR信号布线封装基板的芯片上对称放置多个DDR存储控制模块；在所述DDR信号布线封装基板的所述芯片之外的区域中，与所述多个DDR存储控制模块相对应地对称布置多个存储控制信号引脚；以及利用对称布置的多个DDR信号线将所述多个DDR存储控制模块之一分别相对应地连接至所述多个存储控制信号引脚之一。
优选地，在上述DDR信号布线封装方法中，所述DDR信号布线封装基板包括：依次层叠的地平面层、第一介质层、DDR信号层、第二介质层、以及DDR接口电源平面层；其中所述DDR接口电源平面层和所述地平面层同时选择作为DDR信号的参考平面层。
优选地，上述DDR信号布线封装方法进一步包括：通过对称布置的多个DDR信号过孔，将所述多个DDR存储控制模块之一分别相对应地连接至所述多个存储控制信号引脚之一。
优选地，上述DDR信号布线封装方法进一步包括：参照所述多个DDR信号过孔的位置相应地对称布置多个地孔。
优选地，在上述DDR信号布线封装方法中，多个DDR存储控制模块包括第一DDR存储控制模块、第二DDR存储控制模块、第三DDR存储控制模块以及第四DDR存储控制模块；其中，所述第一DDR存储控制模块、所述第二DDR存储控制模块、所述第三DDR存储控制模块以及所述第四DDR存储控制模块位于一个正方形的四个角的位置处；并且其中所述第一存储控制信号引脚、所述第二存储控制信号引脚、所述第三存储控制信号引脚以及所述第四存储控制信号引脚位于另一个正方形的四个角的位置处；并且其中所述第一DDR信号过孔、所述第二DDR信号过孔、所述第三DDR信号过孔以及所述第四DDR信号过孔位于又一个正方形的四个角的位置处；并且其中所述第一地孔、所述第二地孔、所述第三地孔以及所述第四地孔位于又另一个正方形的四个角的位置处。
根据本发明，通过在芯片平面规划阶段对称放置多个DDR存储控制模块，此外通过在封装基板设计阶段结合芯片布局对称分配DDR存储控制信号引脚及相应的电源地引脚，实现封装基板内多路DDR存储控制信号对称镜像布线，从而极大地降低封装基板物理设计的复杂度；而且，在封装基板叠层设计时，利用DDR接口电源平面层/DDR高速信号层/地平面层这样一种叠层结构，同时选择DDR接口电源平面层和地平面层作为DDR高速信号的参考平面层，既确保DDR高速信号的良好的阻抗控制，同时缩短了DDR高速信号的返回电流路径，减小DDR高速信号的环路电感；在封装基板物理设计阶段，在邻近DDR高速信号过孔的区域内增加地孔，这些地孔可以进一步缩短DDR高速信号的返回电流路径，从而减小环路电感提高DDR高速信号传输性能。此外，由于整体对称布置，本发明的封装基板设计可以实现封装基板内多路DDR存储控制信号布线的复制拷贝，从而极大地降低封装基板物理设计的复杂度。
附图说明
结合附图，并通过参考下面的详细描述，将会更容易地对本发明有更完整的理解并且更容易地理解其伴随的优点和特征，其中：
图1示意性地示出了根据本发明第一实施例的DDR信号布线封装基板上DDR存储控制模块的布置。
图2示意性地示出了根据本发明第一实施例的DDR信号布线封装基板上DDR存储控制模块以及DDR存储控制信号引脚的布置。
图3示意性地示出了根据本发明第一实施例的DDR信号布线封装基板上DDR存储控制模块、DDR存储控制信号引脚以及DDR信号线的布置。
图4示意性地示出了根据本发明第二实施例的DDR信号布线封装基板的DDR信号层的布置。
图5示意性地示出了根据本发明第三实施例的DDR信号布线封装基板。
需要说明的是，附图用于说明本发明，而非限制本发明。注意，表示结构的附图可能并非按比例绘制。并且，附图中，相同或者类似的元件标有相同或者类似的标号。
具体实施方式
为了使本发明的内容更加清楚和易懂，下面结合具体实施例和附图对本发明的内容进行详细描述。
本发明的发明人有利地发现：可以在芯片平面规划阶段对称放置多个DDR存储控制模块；此外，可以在封装基板设计阶段结合芯片布局对称分配DDR存储控制信号引脚及相应的电源地引脚，实现封装基板内多路DDR存储控制信号对称镜像布线，从而极大地降低封装基板物理设计的复杂度；而且，在封装基板叠层设计时，利用DDR接口电源平面层/DDR高速信号层/地平面层这样一种叠层结构，同时选择DDR接口电源平面层和地平面层作为DDR高速信号的参考平面层，既确保DDR高速信号的良好的阻抗控制，同时缩短了DDR高速信号的返回电流路径，减小DDR高速信号的环路电感；在封装基板物理设计阶段，在邻近DDR高速信号过孔的区域内增加地孔，这些地孔可以进一步缩短DDR高速信号的返回电流路径，从而减小环路电感提高DDR高速信号传输性能。此外，由于整体对称布置，本发明的封装基板设计可以实现封装基板内多路DDR存储控制信号布线的复制拷贝，从而极大地降低封装基板物理设计的复杂度。
下面将描述本发明的具体实施例。
<第一实施例>
图1示意性地示出了根据本发明第一实施例的DDR信号布线封装基板上DDR存储控制模块的布置。
如图1所示，根据本发明第一实施例的DDR信号布线封装基板包括：在DDR信号布线封装基板的芯片A上对称放置的多个DDR存储控制模块。在本实施例中，多个DDR存储控制模块包括第一DDR存储控制模块M1、第二DDR存储控制模块M2、第三DDR存储控制模块M3以及第四DDR存储控制模块M4，其中第一DDR存储控制模块M1、第二DDR存储控制模块M2、第三DDR存储控制模块M3以及第四DDR存储控制模块M4位于一个正方形的四个角的位置处，由此形成了完美的对称布置结构。
图2示意性地示出了根据本发明第一实施例的DDR信号布线封装基板上DDR存储控制模块以及DDR存储控制信号引脚的布置。
如图2所示，根据本发明第一实施例的DDR信号布线封装基板进一步包括：在DDR信号布线封装基板B的芯片A外的区域中布置的与所述多个DDR存储控制模块相对应地对称布置的多个存储控制信号引脚。
更具体地说，在本实施例中，在DDR信号布线封装基板B的芯片A外的区域中，与第一DDR存储控制模块M1、第二DDR存储控制模块M2、第三DDR存储控制模块M3以及第四DDR存储控制模块M4相对应地对称布置第一存储控制信号引脚P1、第二存储控制信号引脚P2、第三存储控制信号引脚P3以及第四存储控制信号引脚P4；同样，优选地，第一存储控制信号引脚P1、第二存储控制信号引脚P2、第三存储控制信号引脚P3以及第四存储控制信号引脚P4位于另一个正方形的四个角的位置处，由此形成了完美的对称布置结构。
图3示意性地示出了根据本发明第一实施例的DDR信号布线封装基板上DDR存储控制模块、DDR存储控制信号引脚以及DDR信号线的布置。
如图3所示，在根据本发明第一实施例的DDR信号布线封装基板上，所述多个DDR存储控制模块之一分别相对应地连接至所述多个存储控制信号引脚之一，从而形成对称布置的多个DDR信号线。
由此，根据本发明第一实施例的DDR信号布线封装基板还可以包括：将所述多个DDR存储控制模块之一分别相对应地连接至所述多个存储控制信号引脚之一的对称布置的多个DDR信号线。
更具体地说，在本实施例中，形成了第一DDR信号线L1、第二DDR信号线L2、第三DDR信号线L3、以及第四DDR信号线L4。优选地，第一DDR信号线L1、第二DDR信号线L2、第三DDR信号线L3、以及第四DDR信号线L4形状完全一致，只是朝向不同。
在根据本发明第一实施例的DDR信号布线封装基板上，首先在芯片平面规划阶段对称放置多个DDR存储控制模块，在封装基板设计阶段结合芯片布局对称分配DDR存储控制信号引脚及相应的地引脚，从而能够实现封装基板内多路DDR存储控制信号的对称布线。
<第二实施例>
图4示意性地示出了根据本发明第二实施例的DDR信号布线封装基板的DDR信号层的布置。
如图4所示，根据本发明第二实施例的DDR信号布线封装基板包括：依次层叠的地平面层1、第一介质层2、DDR信号层3、第二介质层4、以及DDR接口电源平面层5。其中，同时选择DDR接口电源平面层5和地平面层1作为DDR信号的参考平面层。
在根据本发明第二实施例的DDR信号布线封装基板上，采用DDR接口电源平面层/DDR高速信号/地平面层这样一种叠层结构，同时选择DDR接口电源平面层和地平面层作为DDR高速信号的参考平面层，既确保DDR高速信号的良好的阻抗控制，同时缩短了DDR高速信号的返回电流路径，减小DDR高速信号的环路电感。
对于任何熟悉本领域的技术人员而言，可以理解的是，第二实施例的特征可以与第一实施例的特征结合来产生更好的技术效果。
<第三实施例>
图5示意性地示出了根据本发明第三实施例的DDR信号布线封装基板。
根据本发明第三实施例的DDR信号布线封装基板进一步包括：将所述多个DDR存储控制模块之一分别相对应地连接至所述多个存储控制信号引脚之一而形成的多个DDR信号过孔。
根据本发明第三实施例的DDR信号布线封装基板进一步包括：参照所述多个DDR信号过孔的位置相应地对称布置的多个地孔。
更具体地说，在本实施例中，形成了第一DDR信号过孔W1、第二DDR信号过孔W2、第三DDR信号过孔W3以及第四DDR信号过孔W4；相应地参照第一DDR信号过孔W1、第二DDR信号过孔W2、第三DDR信号过孔W3以及第四DDR信号过孔W4的位置相应地对称布置第一地孔K1、第二地孔K2、第三地孔K3以及第四地孔K4。
同样，优选地，在具体实施例中，第一DDR信号过孔W1、第二DDR信号过孔W2、第三DDR信号过孔W3以及第四DDR信号过孔W4位于又一个正方形的四个角的位置处，由此形成了完美的对称布置结构。
而且，优选地，在具体实施例中，第一地孔K1、第二地孔K2、第三地孔K3以及第四地孔K4位于又另一个正方形的四个角的位置处，由此形成了完美的对称布置结构。
在根据本发明第三实施例的DDR信号布线封装基板上，在封装基板物理设计阶段，在邻近DDR高速信号过孔的区域内增加地孔，这些地孔可以进一步缩短DDR高速信号的返回电流路径，从而减小环路电感提高DDR高速信号传输性能。
对于任何熟悉本领域的技术人员而言，可以理解的是，第三实施例的特征可以与第一实施例和/或第二实施例的特征结合来产生更好的技术效果。
可以理解的是，虽然本发明已以较佳实施例披露如上，然而上述实施例并非用以限定本发明。对于任何熟悉本领域的技术人员而言，在不脱离本发明技术方案范围情况下，都可利用上述揭示的技术内容对本发明技术方案作出许多可能的变动和修饰，或修改为等同变化的等效实施例。因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所做的任何简单修改、等同变化及修饰，均仍属于本发明技术方案保护的范围内。

Claims (10)

1.一种DDR信号布线封装基板，其特征在于包括：
在所述DDR信号布线封装基板的芯片上对称放置的多个DDR存储控制模块；
在所述DDR信号布线封装基板的所述芯片之外的区域中布置的与所述多个DDR存储控制模块相对应地对称布置的多个存储控制信号引脚；以及
将所述多个DDR存储控制模块之一分别相对应地连接至所述多个存储控制信号引脚之一的对称布置的多个DDR信号线。
2.根据权利要求1所述的DDR信号布线封装基板，其特征在于，所述DDR信号布线封装基板依次层叠的地平面层、第一介质层、DDR信号层、第二介质层、以及DDR接口电源平面层；其中所述DDR接口电源平面层和所述地平面层同时选择作为DDR信号的参考平面层。
3.根据权利要求1或2所述的DDR信号布线封装基板，其特征在于进一步包括：将所述多个DDR存储控制模块之一分别相对应地连接至所述多个存储控制信号引脚之一而形成的对称布置的多个DDR信号过孔。
4.根据权利要求3所述的DDR信号布线封装基板，其特征在于进一步包括：参照所述多个DDR信号过孔的位置相应地对称布置的多个地孔。
5.根据权利要求1至4之一所述的DDR信号布线封装基板，其特征在于，多个DDR存储控制模块包括第一DDR存储控制模块、第二DDR存储控制模块、第三DDR存储控制模块以及第四DDR存储控制模块；
其中，所述第一DDR存储控制模块、所述第二DDR存储控制模块、所述第三DDR存储控制模块以及所述第四DDR存储控制模块位于一个正方形的四个角的位置处；
并且其中所述第一存储控制信号引脚、所述第二存储控制信号引脚、所述第三存储控制信号引脚以及所述第四存储控制信号引脚位于另一个正方形的四个角的位置处；
并且其中所述第一DDR信号过孔、所述第二DDR信号过孔、所述第三DDR信号过孔以及所述第四DDR信号过孔位于又一个正方形的四个角的位置处；
并且其中所述第一地孔、所述第二地孔、所述第三地孔以及所述第四地孔位于又另一个正方形的四个角的位置处。
6.一种DDR信号布线封装方法，其特征在于包括：
在所述DDR信号布线封装基板的芯片上对称放置多个DDR存储控制模块；
在所述DDR信号布线封装基板的所述芯片之外的区域中，与所述多个DDR存储控制模块相对应地对称布置多个存储控制信号引脚；以及
利用对称布置的多个DDR信号线将所述多个DDR存储控制模块之一分别相对应地连接至所述多个存储控制信号引脚之一。
7.根据权利要求6所述的DDR信号布线封装方法，其特征在于，所述DDR信号布线封装基板包括：依次层叠的地平面层、第一介质层、DDR信号层、第二介质层、以及DDR接口电源平面层；其中所述DDR接口电源平面层和所述地平面层同时选择作为DDR信号的参考平面层。
8.根据权利要求6或7所述的DDR信号布线封装方法，其特征在于进一步包括：通过对称布置的多个DDR信号过孔，将所述多个DDR存储控制模块之一分别相对应地连接至所述多个存储控制信号引脚之一。
9.根据权利要求6或7所述的DDR信号布线封装方法，其特征在于进一步包括：参照所述多个DDR信号过孔的位置相应地对称布置多个地孔。
10.根据权利要求6或7所述的DDR信号布线封装方法，其特征在于，多个DDR存储控制模块包括第一DDR存储控制模块、第二DDR存储控制模块、第三DDR存储控制模块以及第四DDR存储控制模块；
其中，所述第一DDR存储控制模块、所述第二DDR存储控制模块、所述第三DDR存储控制模块以及所述第四DDR存储控制模块位于一个正方形的四个角的位置处；
并且其中所述第一存储控制信号引脚、所述第二存储控制信号引脚、所述第三存储控制信号引脚以及所述第四存储控制信号引脚位于另一个正方形的四个角的位置处；
并且其中所述第一DDR信号过孔、所述第二DDR信号过孔、所述第三DDR信号过孔以及所述第四DDR信号过孔位于又一个正方形的四个角的位置处；
并且其中所述第一地孔、所述第二地孔、所述第三地孔以及所述第四地孔位于又另一个正方形的四个角的位置处。
CN201210324768.5A 2012-09-05 2012-09-05 Ddr信号布线封装基板以及ddr信号布线封装方法 Active CN102800644B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201210324768.5A CN102800644B (zh) 2012-09-05 2012-09-05 Ddr信号布线封装基板以及ddr信号布线封装方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201210324768.5A CN102800644B (zh) 2012-09-05 2012-09-05 Ddr信号布线封装基板以及ddr信号布线封装方法

Publications (2)

Publication Number Publication Date
CN102800644A true CN102800644A (zh) 2012-11-28
CN102800644B CN102800644B (zh) 2014-12-24

Family

ID=47199709

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201210324768.5A Active CN102800644B (zh) 2012-09-05 2012-09-05 Ddr信号布线封装基板以及ddr信号布线封装方法

Country Status (1)

Country Link
CN (1) CN102800644B (zh)

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103219034A (zh) * 2013-04-03 2013-07-24 南京欧帝科技有限公司 布线简便的ddr1匹配电阻的匹配方法
CN104202905A (zh) * 2014-09-28 2014-12-10 浪潮(北京)电子信息产业有限公司 一种pcb及其布线方法
CN104378912A (zh) * 2014-12-05 2015-02-25 浪潮集团有限公司 一种pcb阻抗可控的通孔设计方法
CN104853520A (zh) * 2014-02-18 2015-08-19 鸿富锦精密工业(武汉)有限公司 印刷电路板
CN105578714A (zh) * 2015-12-11 2016-05-11 广东顺德中山大学卡内基梅隆大学国际联合研究院 一种多层高速pcb的新型叠层结构及信号过孔优化方法
CN112103265A (zh) * 2019-10-10 2020-12-18 炬力(珠海)微电子有限公司 主控芯片、pcb板以及电子设备
CN112949245A (zh) * 2021-03-30 2021-06-11 天津飞腾信息技术有限公司 芯片设计方法、装置、设备、可读存储介质以及程序产品

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060192282A1 (en) * 2005-02-25 2006-08-31 Motoo Suwa Semiconductor device
CN101375391A (zh) * 2005-12-29 2009-02-25 比特麦克拉网络公司 用于存储器件的多芯片模块和封装叠置方法
CN101419966A (zh) * 2003-12-25 2009-04-29 尔必达存储器株式会社 半导体集成电路装置

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101419966A (zh) * 2003-12-25 2009-04-29 尔必达存储器株式会社 半导体集成电路装置
US20060192282A1 (en) * 2005-02-25 2006-08-31 Motoo Suwa Semiconductor device
CN101375391A (zh) * 2005-12-29 2009-02-25 比特麦克拉网络公司 用于存储器件的多芯片模块和封装叠置方法

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103219034A (zh) * 2013-04-03 2013-07-24 南京欧帝科技有限公司 布线简便的ddr1匹配电阻的匹配方法
CN104853520A (zh) * 2014-02-18 2015-08-19 鸿富锦精密工业(武汉)有限公司 印刷电路板
CN104202905A (zh) * 2014-09-28 2014-12-10 浪潮(北京)电子信息产业有限公司 一种pcb及其布线方法
CN104378912A (zh) * 2014-12-05 2015-02-25 浪潮集团有限公司 一种pcb阻抗可控的通孔设计方法
CN105578714A (zh) * 2015-12-11 2016-05-11 广东顺德中山大学卡内基梅隆大学国际联合研究院 一种多层高速pcb的新型叠层结构及信号过孔优化方法
CN112103265A (zh) * 2019-10-10 2020-12-18 炬力(珠海)微电子有限公司 主控芯片、pcb板以及电子设备
CN112949245A (zh) * 2021-03-30 2021-06-11 天津飞腾信息技术有限公司 芯片设计方法、装置、设备、可读存储介质以及程序产品
CN112949245B (zh) * 2021-03-30 2022-11-22 飞腾信息技术有限公司 芯片设计方法、装置、设备、可读存储介质

Also Published As

Publication number Publication date
CN102800644B (zh) 2014-12-24

Similar Documents

Publication Publication Date Title
CN102800644B (zh) Ddr信号布线封装基板以及ddr信号布线封装方法
US9287268B2 (en) Dynamic random access memory (DRAM) and production method, semiconductor packaging component and packaging method
CN103946980B (zh) 允许装置互连中的变化的堆栈式存储器
US20190304953A1 (en) Stacked memory with interface providing offset interconnects
US10090236B2 (en) Interposer having a pattern of sites for mounting chiplets
CN208062047U (zh) 具有集成dram的系统级封装
CN105826307B (zh) 包含内插器的半导体封装
US9153461B2 (en) Semiconductor device having stacked memory elements and method of stacking memory elements on a semiconductor device
CN103843136A (zh) 在ic封装中封装dram和soc
CN104769594A (zh) 具有堵塞点的硬宏、包括该硬宏的集成电路和用于布线穿过硬宏的方法
CN104321863A (zh) 带有多个管芯的封装基板
CN103729493A (zh) 印刷电路板的布局方法
CN103985648A (zh) 半导体的晶圆级封装方法和半导体封装件
US9287196B2 (en) Resonant clocking for three-dimensional stacked devices
CN101188232A (zh) 层迭封装结构及其制造方法
CN203325472U (zh) 动态随机存取存储器及半导体封装件
US11538753B2 (en) Electronic chip with under-side power block
CN105632545B (zh) 一种3d内存芯片
KR20140128793A (ko) 반도체 칩 및 반도체 칩을 구비한 pop 구조의 반도체 패키지
JP2014220473A (ja) 集積回路装置およびその構成方法
CN105446922B (zh) 一种兼容不同位宽ddr的pcb板及装置
KR20130093455A (ko) 메모리 모듈
US8563430B2 (en) Semiconductor integrated circuit and method for fabricating the same
KR101965906B1 (ko) 반도체 장치
US11164849B2 (en) Chip assembly and chip

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant