CN103219034A - 布线简便的ddr1匹配电阻的匹配方法 - Google Patents
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Abstract
本发明提供一种布线简便的DDR1匹配电阻的匹配方法。目前为了获得波形良好的数据信号，一般做法是在DDR1SDRAM所有信号线接上拉至VTT的匹配电阻，信号线上串接10~35欧姆匹配电阻。此种做法将会使PCB布线困难，单板的BOM成本增加。本发明的方法包括采用DDR1控制器同时控制一组16位宽DDR1SDRAM，地址线和命令线共用，数据线单独使用；在PCB布线时，保证DDR1控制器和DDR1SDRAM之间的所有连接线的布线长度小于2000mil；在DDR1控制器和DDR1SDRAM的所有信号布线中间串接10-35欧姆匹配电阻。本发明不需要单独设计VTT电源，减少单板的BOM成本，同时能够获得良好的信号波形。
Description
技术领域：
本发明涉及一种布线简便的DDR1匹配电阻的匹配方法，属于基本电子电路技术领域。
背景技术：
DDR1 SDRAM即DDR SDRAM，是双倍速率同步动态随机存储器，DDR2（Double Data Rate 2） SDRAM是由JEDEC（电子设备工程联合委员会）进行开发的新生代内存技术标准，它与上一代DDR内存技术标准最大的不同就是，虽然同是采用了在时钟的上升/下降延同时进行数据传输的基本方式，但DDR2内存却拥有两倍于上一代DDR内存预读取能力（即：4bit数据读预取）。换句话说，DDR2内存每个时钟能够以4倍外部总线的速度读/写数据，并且能够以内部控制总线4倍的速度运行。DDR3内存采用8 bit 预取设计，较DDR2 4bit 的预取设计提升一倍，其运算频率介于 800MHz -1600MHz之间。此外，DDR3 的规格要求将电压控制在 1.5V ，较 DDR2 的 1.8V 更为省电，发热量更小。此外，DDR3采用ASR(Automatic self-refresh) 的设计，以确保在数据不遗失情况下，尽量减少更新频率来降低温度。从整体规格上看，DDR3在设计思路上与DDR2的差别并不大，提高传输速率的方法仍然是提高预取位数。但是，就像DDR2和DDR的对比一样，在相同的时钟频率下，DDR2与DDR3的数据带宽是一样的，只不过DDR3的速度提升潜力更大。
由于DDR1 SDRAM 不像DDR2/DDR3 SDRAM内部带有ODT（On Die Termination）功能，为了获得波形良好的数据信号，一般做法是在DDR1 SDRAM所有信号线接上拉至VTT的匹配电阻，信号线上串接10~35欧姆匹配电阻。此种做法将会给PCB布线带来严重的困难，另外VTT电源需要单独设计，VTT电源需提供2~3A的电流，使单板的BOM成本增加。
发明内容：
本发明的目的是针对上述存在的问题提供一种布线简便的DDR1匹配电阻的匹配方法，可以有效的减少PCB在DDR1部分的布线难度，保证DDR1信号的良好性，并且不需要单独设计VTT电源，减少单板的BOM成本。
上述的目的通过以下的技术方案实现：
布线简便的DDR1匹配电阻的匹配方法，该方法包括：采用DDR1 控制器同时控制一组16位宽DDR1 SDRAM，地址线和命令线共用，数据线单独使用；在PCB布线时，保证DDR1控制器和DDR1 SDRAM之间的所有连接线的布线长度小于2000mil；在DDR1控制器和DDR1 SDRAM的所有信号布线中间串接10-35欧姆匹配电阻。
所述的布线简便的DDR1匹配电阻的匹配方法，所述的DDR1 控制器控制的16位宽DDR1 SDRAM的数量小于或者等于4个。
所述的布线简便的DDR1匹配电阻的匹配方法，所述的在DDR1控制器和DDR1 SDRAM的所有信号布线中间串接的匹配电阻选用22欧姆。
有益效果：
1.本发明的方法不使用外部终结到VTT电源的上拉电阻，可以有效的减少PCB在DDR1部分的布线难度，不需要单独设计VTT电源，减少单板的BOM成本，同时能够获得良好的信号波形，保证通讯的稳定性和正确性。
2.经过多次实验表明，在此种匹配方式下，如果一个DDR1控制器控制数量超过四个DDR1 SDRAM，信号波形变差，信号波形出现过冲和振铃，造成传输数据出现错误，信号上升沿变缓，限制了DDR1数据传输的速率，器件的性能没有发挥到极致。当然如果PCB的布线长度超过2000mil，此种匹配方式也不适用，如果使用，也会造成上述的后果。
具体实施方式：
布线简便的DDR1匹配电阻的匹配方法，该方法包括：采用DDR1 控制器同时控制一组16位宽DDR1 SDRAM，地址线和命令线共用，数据线单独使用；在PCB布线时，保证DDR1控制器和DDR1 SDRAM之间的所有连接线的布线长度小于2000mil；在DDR1控制器和DDR1 SDRAM的所有信号布线中间串接10-35欧姆匹配电阻。
所述的布线简便的DDR1匹配电阻的匹配方法，所述的DDR1 控制器控制的16位宽DDR1 SDRAM的数量小于或者等于4个。
所述的布线简便的DDR1匹配电阻的匹配方法，所述的在DDR1控制器和DDR1 SDRAM的所有信号布线中间串接的匹配电阻选用22欧姆。
满足以上3个条件，同时其他方面的布线按照DDR1布线要求去做，可以获得良好的信号波形，保证通讯的稳定性和正确性。由于采用并联匹配另外还需要额外提供VTT电源模块，布线困难，成本高，本发明的方法不使用外部终结到VTT电源的上拉电阻，可以有效的减少PCB在DDR1部分的布线难度，不需要单独设计VTT电源，可以节省单板的物料成本。
本发明方案所公开的技术手段不仅限于上述技术手段所公开的技术手段，还包括由以上技术特征任意组合所组成的技术方案。本发明的未尽事宜，属于本领域技术人员的公知常识。
Claims (3)
1.一种布线简便的DDR1匹配电阻的匹配方法，其特征是：该方法包括：采用DDR1 控制器同时控制一组16位宽DDR1 SDRAM，地址线和命令线共用，数据线单独使用；在PCB布线时，保证DDR1控制器和DDR1 SDRAM之间的所有连接线的布线长度小于2000mil；在DDR1控制器和DDR1 SDRAM的所有信号布线中间串接10-35欧姆匹配电阻。
2.根据权利要求1所述的布线简便的DDR1匹配电阻的匹配方法，其特征是：所述的DDR1 控制器控制的16位宽DDR1 SDRAM的数量小于或者等于4个。
3.根据权利要求1或2所述的布线简便的DDR1匹配电阻的匹配方法，其特征是：所述的在DDR1控制器和DDR1 SDRAM的所有信号布线中间串接的匹配电阻选用22欧姆。
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| CN2013101147742A CN103219034A (zh) | 2013-04-03 | 2013-04-03 | 布线简便的ddr1匹配电阻的匹配方法 |
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN106407135A (zh) * | 2015-07-28 | 2017-02-15 | 瑞萨电子株式会社 | 电子装置 |
Citations (1)
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| CN102800644A (zh) * | 2012-09-05 | 2012-11-28 | 无锡江南计算技术研究所 | Ddr信号布线封装基板以及ddr信号布线封装方法 |
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2013
- 2013-04-03 CN CN2013101147742A patent/CN103219034A/zh active Pending
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| Publication number | Priority date | Publication date | Assignee | Title |
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