CN106407135A - 电子装置 - Google Patents

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Abstract

减少了包括在电子装置中的半导体装置所包括的端子的数量。电子装置包括：第一半导体装置，该第一半导体装置具有第一输入端子和第二输入端子；第二半导体装置，该第二半导体装置具有第一输出端子和驱动第一输出端子的第一驱动器电路；以及布线衬底，第一半导体装置和第二半导体装置安装在该布线衬底上。第一输入端子和第二输入端子通过形成在布线衬底上的第一线共同地耦合到第一输出端子。分别耦合到第一输入端子和第二输入端子的第一终端电阻器和第二终端电阻器的复合电阻等效于第一驱动器电路的驱动阻抗。

Description

电子装置
相关申请的交叉引用
包括说明书、附图和摘要的、于2015年6月28日提交的日本专利申请No.2015-148308的全部公开内容以参见的方式引入本文。
背景技术
本发明涉及一种电子装置，例如配置有两者都包括在SiP(系统级封装)中的LPDDR4(低功耗双倍数据速率4)SDRAM(同步DRAM)及其控制器的电子装置。
在PCT国际申请公开No.2011-513845的日语译本中，例如，公开了一种配置有第一存储器装置和第二存储器装置的双通道存储器架构。第一存储器装置使用公共地址总线和第一时钟信号耦合到存储器控制器。第二存储器装置使用公共地址总线和第二时钟信号耦合到存储器控制器。第二时钟信号的极性是第一时钟信号的极性的反转。JEDEC标准JESD209-4包括LPDDR4标准。
发明内容
例如，与现有技术LPDDR3不同，LPDDR4采用双通道架构，在该双通道架构中，双通道存储器阵列包括在单一芯片中。在双通道架构中，为一个芯片中的两个通道提供诸如CA(命令地址)信号和CS(芯片选择)信号的控制信号。因此，访问LPDDR4存储器芯片的控制器芯片通常具有两个通道的控制信号输出端子。
然而，在这种情况下，待包括在控制器芯片中的端子的数量增加，从而可能引起芯片尺寸和成本增加。当耦合到控制器芯片的存储器芯片的数量较大时，这个问题更为明显。
下文中正在描述的本发明实施例已经鉴于上述问题作出，并且本发明的其它目的和新颖特征将从本说明书及附图的下列描述中变得显而易见。
根据实施例的电子装置包括：第一半导体装置，该第一半导体装置具有第一输入端子和第二输入端子；第二半导体装置，该第二半导体装置具有第一输出端子和驱动第一输出端子的第一驱动器电路；布线衬底，第一半导体装置和第二半导体装置安装在该布线衬底上；以及第一终端电阻器和第二终端电阻器，该第一终端电阻器和第二终端电阻器分别端接第一输入端子和第二输入端子。第一输入端子和第二输入端子通过形成在布线衬底上的第一线共同地耦合到第一输出端子。第一终端电阻器和第二终端电阻器的复合电阻值等效于第一驱动器电路的驱动阻抗。
根据上述实施例，包括在电子装置中的半导体装置所包括的端子数量可以减少。
附图说明
图1A是示意性示出根据本发明的第一实施例的电子装置的外部配置的示例的平面图。
图1B是示意性示出沿图1A的线A-A’的配置示例的剖视图。
图2是表示图1A和1B所示的电子装置所包括的每个存储器装置的主要部分的电路框图。
图3是示意性示出图2所示的存储器装置所包括的外部端子的布局的平面图。
图4是示意性示出图1A和1B所示的电子装置所包括的控制器装置的主要部分的布局的平面图。
图5是示出图1所示的电子装置所包括的控制器装置与存储器装置之间的示例主要耦合的示意图。
图6是示出根据本发明第二实施例的电子装置所包括的布线衬底的主要部分的布局的平面图。
图7A是示出作为与图5和6比较的示例研究的线拓扑结构的示意图。
图7B是示出评估作为比较示例的图7A所示的线拓扑结构观察到的示例波形。
图8是评估图6所示的线拓扑结构得到的波形图。
图9是示出对应于图6的等效电路的配置示例的示意图。
图10是示出在图1所示且根据本发明第三实施例的电子装置所包括的控制器装置和存储器装置之间的示例主要耦合的示意图。
图11是示出根据本发明第三实施例的电子装置的CS信号和CA信号的示例电压幅值的波形图。
具体实施方式
在下文中，为了方便起见，本发明的描述将根据需要被分成两个或两个以上节段或将涉及两个或两个以上实施例。除非另作表述，否则这些节段和实施例不是相互不相关的。例如，在这些节段和实施例中，一个是另一个的局部修改或全部修改，或者一个详尽说明或补充另一个。另外，在下面实施例的描述中所涉及的数字(例如，表示计数、数值、量或范围)不表示限定值，即，它们可以更小或更大，除非另作表述或除了当它们原理上明显限定时。
此外，下列实施例的构成元件(包括要素步骤)不一定是必不可少的，除非另作表述或除了当它们在原理上被认为是明显必不可少的时。类似地，下面描述中所涉及的构成元件之间的形状及位置关系包括基本上接近于或类似于它们的形状及位置关系，除非另作表述或除了当这样的形状和位置关系在原理上明显被认为是严格限定的时。这也适用于数值和范围。
下面实施例中所用的功能块中所包括的电路元件使用例如公知CMOS(互补金属氧化物半导体)技术的集成电路技术形成在，但不限于在例如单晶硅的半导体衬底上。
下文中，将参照附图详细描述本发明的实施例。注意，在描述下列实施例所涉及的附图中，原则上，相同的附图标记表示相同构件并且相同构件的重复描述被省略。
第一实施例
<电子装置配置概要>
图1A是示意性示出根据本发明的第一实施例的电子装置的外部配置的示例的平面图。图1B是示意性示出沿图1A的线A-A’的配置示例的剖视图。图1A和1B所示的电子装置包括多个(在本示例中，四个)存储器装置(半导体装置)DDRDE1-DDRDE4、控制器装置(半导体装置)CTLDE以及布线衬底BD，存储器装置DDRDE1-DDRDE4和控制器装置CTLDE形成在布线衬底BD上。
存储器装置DDRDE1-DDRDE4各自由例如BGA(球形阵列)的封装形成并各自包括多个外部端子PNm。封装包括例如LPDDR4存储器芯片(半导体芯片)。外部端子PNm用作存储器芯片的外部端子。控制器装置CTLDE例如由设有多个外部端子PNc的半导体芯片形成。半导体芯片包括形成为访问存储器装置DDRDE1-DDRDE4的电路。
布线衬底BD也被称为例如插入式衬底并包括多个布线层。倒装键合到布线衬底BD的表面的控制器装置CTLDE的外部端子PNc和安装在布线衬底BD的表面上的存储器装置DDRDE1-DDRDE4的外部端子PNm根据需要使用形成在布线衬底BD的布线层中的线LN耦合。布线衬底BD封装成包括存储器装置DDRDE1-DDRDE4和控制器装置CTLDE。封装(例如，BGA封装)的外部端子PNs设置在布线衬底BD的反面上。
如上所述，图1A和1B所示的电子装置形成为包括多个半导体装置(或半导体芯片)的SiP(系统级封装)。SiP的外部端子PNs耦合到例如未示出的主板。
<存储器装置配置概要>
图2是表示图1A和1B所示的电子装置所包括的每个存储器装置的主要部分的电路框图。具体地说，图2示出了存储器装置DDRDE1-DDRDE4的每个中所包括的存储器芯片(组成级(rank))的配置示例。图2所示的存储器装置DDRDE包括组成通道A的存储器单元MEMU_A和组成通道B的存储器单元MEMU_B。
存储器装置DDRDE包括多个外部端子PNm。外部端子PNm包括用作将信号输入到存储器单元MEMU_A的输入端子的外部端子PNm以及用作将信号输入到存储器单元MEMU_A/将信号从存储器单元MEMU_A输出的输入/输出端子的其它外部端子PNm。通过用于输入的外部端子PNm输入到存储器单元MEMU_A的信号包括信号CKE0_A、CK_t_A、CK_c_A、CS0_A、CA0_A-CA5_A以及ODT(片内终结器)_CA_A。通过用于输入/输出的外部端子PNm输入到存储器单元MEMU_A/从存储器单元MEMU_A输出的信号包括信号DQ0_A-DQ15_A,DQS_t_A以及DQS_c_A。
注意，在本说明书中，例如CKE0_A的时钟启动信号也可统一被称为“CKE”信号。另外，例如CK_t_A/CK_c_A的时钟信号也可统一被称为“CK”信号；例如CS0_A的芯片选择信号也可统一被称为“CS”信号；例如CA0_A-CA5_A的命令地址信号也可统一被称为“CA”信号；例如DQ0_A-DQ15_A的数据信号也可统一被称为“DQ”信号；以及例如DQS_t_A/DQS_c_A的数据选通信号也可统一被称为“DQS”信号。
接下来，将描述存储器单元MEMU_A的内部配置。接收器电路RVce、RVcs和RVc[0]-RVc[5]分别接收CKE0_A、CS0_A和CA0_A-CA5_A信号。接收器电路RVck接收CK_t_A/CK_cA信号以生成差动信号。驱动器电路DVd(总共16个，但未示出)分别输出DQ0_A-DQ15_A信号。驱动器电路DVds输出DQS_t_A/DQS_c_A信号以生成差动信号。
存储器阵列MARY包括例如八个存储器组BK0-BK7。存储器组BK0-BK7各自包括字线WL、位线BL以及设置在字线WL与位线BL交叉点处的存储单元MC。每个存储单元MC包括存储单元晶体管TR和存储器电容器Cs。当对应字线WL在写操作中被激活时，存储单元MC将由对应位线BL承载的数据写到存储器电容器Cs。当对应字线WL在读操作中被激活时，存储单元MC将由存储器电容器Cs保持的数据读出到对应位线BL。
当CKE0_A信号启动时，命令逻辑电路CMDLOG主要接收与CK_t_A/CK_c_A信号同步的来自接收器电路RVcs和RVc[0]-RVc[5]的CS0_A和CA0_A-CA5_A信号。命令逻辑电路CMDLOG基于所接收信号的逻辑电平的组合解释各种命令(即，存储器阵列的访问命令)，诸如用于写到指定的组地址和存储器地址的写命令以及用于从指定的组地址和存储器地址读出的读命令。
行解码器电路RDEC接收由命令逻辑电路CMDLOG解释的组地址和行地址。当接收到组地址和行地址时，行解码器电路RDEC激活对应组的对应字线WL。读出放大器电路SAB将读出到指定的组的位线BL的数据放大。当接收到由命令逻辑电路CMDLOG解释的列地址时，列解码器电路CDEC输出对应选择信号。输入/输出控制电路IOCTL基于从列解码器电路CDEC接收的选择信号确定待耦合到IO线IOL的读出放大器电路SAB。
输出控制电路OCTL在读操作中通过每个驱动器电路DVd以DDR(双倍数据速率)输出由IO线IOL承载的数据。此时，输出控制电路还通过驱动器电路DVds输出DQS_t_A/DQS_c_A信号。输入控制电路ICTL在写操作中收集由每个接收器电路RVd以DDR接收的数据并将数据输出到IO线IOL。这与通过外部端子PNm接收的DQS_t_A/DQS_c_A信号同步进行。
LPDDR4存储器芯片包括终端电阻器(即，ODT(片内终结器))。为DQ0_A-DQ15_A信号和DQS_t_A/DQS_c_A信号的外部端子PNm提供了终端电阻器。DQ0_A信号的外部端子PNm例如通过开关SWd和终端电阻器Rtd耦合到接地电源电压VSS。其它外部端子PNm也类似地布置。
在LPDDR4存储器芯片中，也为命令和地址的外部端子PNm、即为CK_t_A/CK_c_A信号、CS0_A信号以及CA0_A-CA5_A信号的外部端子PNm提供了这种终端电阻器。CS0_A信号的外部端子PNm例如通过开关SWc和终端电阻器Rtc耦合到接地电源电压VSS。其它外部端子PNm也类似地布置。
对于多个外部端子PNm，终端电阻器Rtd的电阻值可以例如通过在启动存储器装置DDRDE时的模式寄存器设定来被设定为是共同的。开关SWd取决于写/读操作动态地打开/关闭。对于多个外部端子PNm，终端电阻器Rtc也可以例如通过在启动存储器装置DDRDE时的模式寄存器设定来被设定为与终端电阻器Rtd的共同值不同的共同值。在图2所示的示例中，ODT控制电路ODTCTL基于通过命令逻辑电路CMDLOG进行的模式寄存器设定确定每个终端电阻器Rtc的电阻值。终端电阻器Rtc的共同电阻值从例如240Ω、120Ω、80Ω、60Ω、48Ω以及40Ω中选择。
此外，ODT控制电路ODTCTL基于ODT_CA_A信号的逻辑电平控制每个开关SWc的打开/关闭。ODT_CA_A信号例如固定在‘1’电平或‘0’电平。当ODT_CA_A信号固定在‘1’电平时，每个开关SWc一般保持打开。然而，更确切地说，ODT控制电路ODTCTL基于模式寄存器设定和ODT_CA_A信号的逻辑电平的组合控制每个开关SWc的打开/关闭。
另外，如图2所示，LPDDR4存储器芯片包括内部参考电压生成电路VREFG。内部参考电压生成电路VREFG提供共同参考电压Vref给接收器电路RVcs和RVc[0]-RVc[5]。当启动存储器装置DDRDE时，在调试(training)周期期间，通过存储器装置DDRDE与控制器装置CTLDE之间的多次通信参考电压Vref可调节并且可被设定为最佳值。
存储器单元MEMU_B类似于上述存储器单元MEMU_A配置。简要描述存储器单元MEMU_B，存储器装置DDRDE包括多个外部端子PNm。外部端子PNm包括用作将信号输入到存储器单元MEMU_B的输入端子的外部端子PNm以及用作将信号输入到存储器单元MEMU_B/将信号从存储器单元MEMU_B输出的输入/输出端子的其它外部端子PNm。通过用于输入的外部端子PNm输入到存储器单元MEMU_B的信号包括信号CKE0_B、CK_t_B、CK_c_B、CS0_B、CA0_B-CA5_B以及ODT_CA_B。通过用于输入/输出的外部端子PNm输入到存储器单元MEMU_B/从存储器单元MEMU_B输出的信号包括信号DQ0_B-DQ15_B,DQS_t_B以及DQS_c_B。
存储器单元MEMU_B像上述存储器单元MEMU_A一样，除了具有各种外围电路的存储器阵列MARY外，还包括类似于存储器单元MEMU_A所包括的内部电路的各种内部电路。在存储器单元MEMU_B中，诸如CKE0_B、CK_t_B/CK_c_B、CS0_B以及CA0_B-CA5_B的这些信号的外部端子PNm用于输入访问存储器单元MEMU_B的存储器阵列MARY的命令。如前面所述，诸如CKE0_A、CK_t_A/CK_c_A、CS0_A以及CA0_A-CA5_A的这些信号的外部端子PNm用于输入访问存储器单元MEMU_A的存储器阵列MARY的命令。
图3是示意性示出图2所示的存储器装置所包括的外部端子的布局的平面图。外部端子的布局基于LPDDR4标准确定。参照图3，对应于存储器单元MEMU_A的外部端子PNm设置在上半区中，而对应于存储器单元MEMU_B的外部端子PNm设置在下半区中。例如，CA0_A信号的外部端子PNm设置在第2列的行H部分中，而CA0_B信号的外部端子PNm设置在第2列的行R部分中。类似地，CA1_A信号的外部端子PNm设置在第2列的行J部分中，而CA1_B信号的外部端子PNm设置在第2列的行P部分中。
以这样的方式，设置在上半区中的存储器单元MEMU_A的外部端子PNm和设置在下半区中的存储器单元MEMU_B的外部端子PNm相对于其之间的边界(行L与M之间的边界，都未示出)大致对称。注意，复位信号RESET_n的外部端子PNm用于通道之间的共同用途并仅设置在第11列的行T部分中。DQS信号在每位一个的基础上提供，例如，像DQS0_t_A和DQS1_t_A信号一样。
另外，设置在第3列中的CS1_A和CS1_B信号的外部端子PNm和设置在第5列中的CKE1_A和CKE1_B信号的外部端子PNm用于配置级2。即，实际上，如图2所示的存储器装置DDRDE在很多情况下具有包括两个存储器芯片的两级配置。在这种情况下，CS1_A、CS1_B、CKE1_A和CKE1_B信号用于对应于级2的存储器芯片，而其它信号共同用于级1和2。
在图3中，有没有任何标示的空白部分(例如，第1列的行K部分)。实际上，例如不仅电源电压(VDD1、VDD2、VDDQ)的、接地电源电压VSS的以及DMI(数据掩模反演)信号的各种外部端子PNm而且配置级3和4的外部端子PNm都设置在这些部分中。
<控制器装置配置概要>
图4是示意性示出图1A和1B所示的电子装置所包括的控制器装置的主要部分的布局的平面图。图4所示的控制器装置CTLDE如前面所述配置在一个半导体芯片中并且包括例如设置在芯片的外围部分中的多个单元以及设置在芯片的内部部分中的DDR控制器电路DDRCTL和多个运算处理电路CPU。单元包括DDR信号的IO单元CLio、电源单元CLv、接地单元CLg以及其它信号的IO单元CLio2。
DDR信号的IO单元CLio通过DDR信号的信号线(例如，金属线)MLs耦合到DDR控制器电路DDRCTL。DDR信号的IO单元CLio还通过形成在布线衬底BD上的线LN耦合到图1B所示的外部端子PNc，外部端子PNc进一步耦合到多个存储器装置DDRDE的外部端子PNm。这允许DDR控制器电路DDRCTL通过DDR信号的IO单元CLio发送所需信号(例如，CA信号)给存储器装置DDRDE或接收从存储器装置DDRDE输出的信号(例如，DQs信号)或发送和接收这些信号。
用于电源的单元CLv和用于接地的单元CLg用于供应电源电压和接地电源电压给对应IO单元。用于电源的单元CLv和用于接地的单元CLg各自包括例如稳定电源的电路元件和ESD保护元件。用于接地的单元CLg通过像环一样形成在芯片的外围部分中的接地线(例如，金属线)MLg相互耦合。
用于电源的单元CLv包括供应电源电压给DDR信号的IO单元CLio的用于电源的单元CLv以及供应电源电压给其它信号的IO单元CLio2的其它用于电源的单元CLv。DDR相关用途的电源单元通过形成在芯片的外围部分中DDR相关用途的电源线(例如，金属线)相互耦合。类似地，其它用途的电源单元通过芯片中的其它内部电源的电源线MLv2相互耦合。其它用途的电源线MLv2形成在芯片的另一外围部分中。
控制器装置CTLDE配置为包括例如通过总线与各种电路块耦合的运算处理电路CPU的SoC(片上系统)。DDR控制器电路DDRCTL在各种电路块之中。运算处理电路CPU通过借助DDR控制器电路DDRCTL和DDR信号的IO单元CLio访问图1A所示的多个存储器装置DDRDE来进行所需算法处理。此时，DDR控制器电路DDRCTL控制对存储器装置DDRDE的访问，同时将从运算处理电路CPU接收的命令转换成基于LPDDR4的命令。
在图4中，仅示出了DDR信号的IO单元CLio的一小部分。实际上，提供了多得多的DDR信号的IO单元CLio，如从图1A和2看见的。类似地，在图4中，仅示出了其它信号的IO单元CLio2的一小部分。其它信号的IO单元CLio2根据需要耦合到除了DDR控制器电路DDRCTL外的各种电路块(未示出)。某些其它信号的IO单元CLio2耦合到图1B所示的外部端子PNc，其通过形成在布线衬底BD上的线LN进一步耦合到外部端子PNs。
上述的各种电路块(未示出)包括但不限于支持串行通信功能的电路块以及控制音频/视频输出的电路块。这些电路块通过其它信号的IO单元CLio2和外部端子PNs与主板通信。控制器装置CTLDE不限于像上面所述的SoC。其可具有至少包括DDR控制器电路DDRCTL和DDR信号的IO单元CLio的替代配置。
<电子装置具有的问题>
如例如图2所示，在LPDDR4存储器芯片中，与在LPDDR3存储器芯片中不同，控制信号(例如，CA信号)的输入端子(外部端子)PNm包括通道A(例如，CA0_A信号的)的端子以及通道B(例如，CA0_B信号)的端子。因此，在大多数情况下，图4所示的DDR信号的IO单元CLio(以及还有耦合到IO单元的外部端子PNc)还包括两个双通道的组。
这增加了DDR信号的IO单元CLio的数量以及与其耦合的外部端子PNc的数量。具体地，如图1A所示，在多个存储器装置DDRDE待控制的情况下，必须为具有DDR信号的IO单元CLio的每个存储器装置提供两个通道。这更显著地增加了上述单元和端子的数量。
此外，当DDR信号的IO单元CLio的数量增加时，两者都在图4中示出的用于电源的单元CLv以及用于接地的单元CLg的数量也增加。一般地，为每n个IO单元提供用于电源的单元CLv以及用于接地的单元CLg。当相关IO单元运行速度越高时，n的值越小。根据LPDDR4标准，使用800MHZ-1600MHz的高速CK信号，使得n的值是小的(在图4所示示例中，n＝1)。因此，当DDR信号的IO单元CLio的数量增加时，用于电源的单元CLv以及用于接地的单元CLg的数量可大幅度增加。
因此，控制器装置CTLDE(即，半导体芯片)的尺寸可能增加，从而涉及成本增加。控制器装置CTLDE的功耗也可能增加。此外，形成在布线衬底BD上的线LN可能变得更复杂。在解决这些问题时，使用下文中描述的方法将是有利的。
<电子装置的内部耦合>
图5是示出图1所示的电子装置所包含的控制器装置与存储器装置之间的示例主要耦合的示意图。在本实施例中，如图5所示，控制器装置CTLDE的CA信号输出端子和CKE信号输出端子采用1至2的格式耦合到存储器装置DDRDE的CA信号输入端子和CKE信号输入端子。即，控制器装置CTLDE的CA信号输出端子耦合到存储器装置DDRDE的两个通道的两个CA信号输入端子。类似地，控制器装置CTLDE的CKE信号输出端子耦合到存储器装置DDRDE的两个通道的两个CKE信号输入端子。
具体地说，控制器装置CTLDE包括输出对两个通道A和B共同的CAx信号的外部端子(输出端子)PNc(CAx)以及耦合到外部端子PNc的DDR信号的IO单元CLio。DDR信号的IO单元CLio包括驱动外部端子PNc(CAx)的驱动器电路DVc[x]。在另一方面，存储器装置DDRDE包括CAx_A信号的外部端子(输入端子)PNm(CAx_A)、CAx_B信号的外部端子(输入端子)PNm(CAx_B)以及分别接收输入到外部端子PNm(CAx_A)和PNm(CAx_B)的接收器电路RVc[x]_A和RVc[x]_B。
外部端子PNm(CAx_A)和PNm(CAx_B)通过形成在图1A和1B所示的布线衬底BD上的线LN共同地耦合到外部端子PNc(CAx)。例如图5所示的“CAx”中所包括的符号“x”表示范围从0至5的值，对应于通道A和B中的每个的6个CA信号(CA0-CA5信号)。即，如图5所示的电路配置实际上包括6组驱动器电路DVc[x]和外部端子PNc(CAx)以及还有6组外部端子PNm(CAx_A)和PNm(CAx_B)和接收器电路RVc[x]_A和RVc[x]_B。
例如，在x＝0的情况下，驱动器电路DVc[0]输出CA0信号给外部端子PNc(CA0)。CA0信号作为图2所示的CA0_A信号和CA0_B信号输入到外部端子PNm(CA0_A)和PNm(CA0_B)。接收器电路RVc[0]_A和RVc[0]_B分别接收CA0_A信号和CA0_B信号。接收器电路RVc[0]_A对应于图2所示的存储器单元MEMU_A中所包括的接收器电路RVc[0]。接收器电路RVc[0]_B对应于图2所示的存储器单元MEMU_B中所包括的接收器电路RVc[0](未示出)。
如上所述，通过将存储器装置DDRDE的两个外部端子PNm(CAx_A)和PNm(CAx_B)共同地耦合到控制器装置CTLDE的外部端子PNc(CAx)，控制器装置CTLDE所包括的端子的数量以及DDR信号的IO单元CLio的数量会减少。然而，简单将两个端子共同地耦合到控制器装置CTLDE可能无法保证所需波形质量。在这方面上，根据本实施例，前面参照图2所述的终端电阻器被设定为使得所需波形质量可以被保证。
如图5所示，控制器装置CTLDE中的驱动器电路DVc[x]的驱动阻抗Zs设计成是RΩ。线(传输线)LN的特征阻抗Z0也被设定为RΩ以匹配驱动器电路的驱动阻抗。终端电阻器Rtc_A通过开关SWc_A耦合到存储器装置DDRDE的外部端子PNm(CAx_A)以端接该外部端子。类似地，终端电阻器Rtc_B通过开关SWc_B耦合到外部端子PNm(CAx_B)以端接该外部端子。开关SWc_A和终端电阻器Rtc_A分别对应于图2所示的存储器单元MEMU_A所包括的开关SWc和终端电阻器Rtc。开关SWc_B和终端电阻器Rtc_B分别对应于存储器单元MEMU_B所包括的开关SWc和终端电阻器Rtc(未示出)。
终端电阻器Rtc_A和Rtc_B的复合电阻值被设定为使得该复合电阻值等效于驱动器电路DVc[x]的驱动阻抗(RΩ)。或者，复合电阻值确定成匹配线LN的特征阻抗(例如，RΩ)。在LPDDR4存储器芯片中，终端电阻器Rtc_A和Rtc_B的电阻值被设定为彼此相等。在本示例中，它们都被设定为(2×R)Ω。虽然不一定限定，但RΩ等于40Ω。因此，终端电阻器Rtc_A和Rtc_B两者都被设定为80Ω。当RΩ等于40Ω时，相对容易设计考虑各种信号的电气特性的芯片和衬底。
图2所示的ODT控制电路ODTCTL根据通过外部端子PNm从控制器装置CTLDE输入的模式寄存器设定将终端电阻器Rtc_A和Rtc_B设定为例如80Ω。另外，例如通过将图2所示的ODT_CA_A和ODT_CA_B的外部端子PNm耦合到电源电压，ODT控制电路ODTCTL将开关SWc_A和SWc_B两者都打开。
在上述电路配置中，外部端子PNm(CAx_A)和PNm(CAx_B)各自与具有RΩ的等效复合电阻的终端电阻器耦合。这使得能够抑制波形反射并且适当保证波形质量。驱动器电路DVc[x]的驱动阻抗、线LN的特征阻抗以及终端电阻器Rtc_A和Rtc_B的复合电阻值理想地都是RΩ，如图5所示，但它们的值不一定限于RΩ。.
即，实际上，驱动器电路DVc[x]受与驱动能力有关的芯片设计局限性约束。布线衬底BD也受与例如布线图案布局和线宽有关的衬底设计局限性约束。在这种情况下，驱动器电路DVc[x]的驱动阻抗和线LN的特征阻抗可以不一定设计成RΩ。因此，终端电阻器Rtc_A和Rtc_B的复合电阻值不必一定与驱动器电路DVc[x]的驱动阻抗和线LN的特征阻抗相同，但被要求等效于这些阻抗值。换言之，终端电阻器Rtc_A和Rtc_B的复合电阻值被要求确定成使得基本上实现阻抗匹配。
具体地说，当例如终端电阻器Rtc_A和Rtc_B的复合电阻值相对于线LN的特征阻抗具有±25％的误差时，在外部端子PNm(CAx_A)和PNm(CAx_B)处的波反射相对于入射波将仅在10％-15％的范围内。因此，当终端电阻器Rtc_A和Rtc_B的复合电阻值对应于加上或减去例如25％左右的驱动器电路DVc[x]的驱动阻抗(或线LN的特征阻抗)时，其可被认为等效于阻抗。更优选地，复合电阻值对应于加上或减去例如15％左右的驱动器电路DVc[x]的驱动阻抗(或线LN的特征阻抗)。在这种情况下，波反射大约是入射波的7％。
另外，如图5所示，控制器装置CTLDE包括输出针对通道A和B共同的CKE0信号的外部端子PNc(CKE0)以及耦合到外部端子PNc(CKE0)的DDR信号的IO单元CLio。DDR信号的IO单元CLio包括驱动外部端子PNc(CKE0)的驱动器电路DVce0。存储器装置DDRDE还包括图2所示的CKE0_A信号和CKE0_B信号的各自外部端子PNm(CKE0_A)和PNm(CKE0_B)以及接收输入到外部端子PNm(CKE0_A)和PNm(CKE0_B)的信号的接收器电路RVce_A和RVce_B。
外部端子PNm(CKE0_A)和PNm(CKE0_B)通过形成在如图1A和1B所示的布线衬底BD上的线LN共同地耦合到外部端子PNc(CKE0)。接收器电路Rvce_A对应于图2所示的存储器单元MEMU_A中所包括的接收器电路Rvce。接收器电路Rvce_B对应于图2所示的存储器单元MEMU_B中所包括的接收器电路Rvce(未示出)。该配置可以进一步减少控制器装置CTLDE所包括的端子的数量和DDR信号的IO单元CLio的数量。对于CKE信号，没有任何具体波形质量要求，使得外部端子PNm(CKE0_A)和PNm(CKE0_B)可以简单地采用1至2的格式耦合到外部端子PNc(CKE0)。
<第一实施例的主要效果>
使用上述第一实施例的电子装置，通常使得能够减少包括在电子装置中的半导体装置(即，控制器装置CTLDE)所包括的端子的数量。具体地说，在图1A和2所示的示例中，控制器装置CTLDE所包括的外部端子PNc的数量可以按每存储器装置DDRDE减少7个外部端子，即减少与CA信号有关的6个外部端子和与CKE信号有关的1个外部端子。因此，对于总共四个存储器装置DDRDE，控制器装置CTLDE所包括的外部端子PNc的数量可以减少28个。
这因此使得能够如前面所述，除了减少外部端子PNc的数量外，还减少DDR信号的IO单元CLio的数量、用于电源的单元CLv的数量以及用于接地的单元CLg的数量，以便也可以降低芯片尺寸和成本。此外，降低控制器装置CTLDE的功耗并简化形成在布线衬底BD上的线LN的布局也变成可能。这些有利效果可以实现，同时适当确保CA信号的波形质量。
第一实施例已经基于其中每个存储器装置DDRDE仅包括单级存储器芯片(即，单一存储器芯片)的示例描述。在其中每个存储器装置DDRDE包括两级存储器芯片(即，两个存储器芯片)的情况下，存储器芯片之一具有如图5所示设定的终端电阻器而存储器芯片的另一个通过模式寄存器设定来设定以便不耦合到任一终端电阻器。
第二实施例
<布线衬底的主要部分的配置>
图6是示出根据本发明第二实施例的电子装置所包括的布线衬底的主要部分的布局的平面图。在图6中，在根据第一实施例描述的外部端子PNm(CA0_A)和(CA0_B)周围的布局示出为典型布置示例。如图5所示，外部端子PNm(CA0_A)和(CA0_B)通过形成在布线衬底BD上的线LN共同地耦合到外部端子PNc(CA0)。
线LN形成在T形分支拓扑结构中，在该拓扑结构中，如图6所示，从外部端子(输出端子)PNc(CA0)延伸的线LN1分支成两个分支，一个分支延伸成与外部端子(输入端子)PNm(CA0_A)耦合，而另一分支延伸成与外部端子(输入端子)PNm(CA0_B)耦合。分支后的线LN2的特征阻抗大于分支前的线LN1的特征阻抗。具体地说，分支后的线LN2的线宽W2小于分支前的线LN1的线宽W1。
上述T形分支拓扑结构已经根据CA0_A/CA0_B信号描述，但同样也适用于其它CA信号(即，CA1_A/CA1_B-CA5_A/CA5_B信号)。至于CKE信号，线不必如图6所示地布置。例如，可以使用具有均匀线宽的T形分支拓扑结构或者不同线拓扑结构。
如与图6所示的线拓扑结构比较的第一示例，下面将描述如图7A所示的线拓扑结构。图7A是示出作为与图5和6比较的示例研究的线拓扑结构的示意图。图7B是示出评估作为比较示例的图7A所示的线拓扑结构所观察到的示例波形。图7A所示的线拓扑结构被称为飞越(fly-by)拓扑结构。在图7A所示的飞越拓扑结构中，从外部端子PNc(CA0)延伸的线通过外部端子PNm(CA0_A)耦合到外部端子PNm(CA0_B)。
当使用图7A所示的飞越拓扑结构时，与第一实施例中的不同，外部端子PNm(CA0_B)与RΩ的终端电阻器耦合，而外部端子PNm(CA0_A)没有与终端电阻器耦合。然而，当使用如上所示的飞越拓扑结构时，有可能的是其中如图7B所示，在外部端子PNm(CA0_B)，即，在远端外部端子处无法保证令人满意的波形质量的情形。这可能是由于例如外部端子PN(CA0_A)与接收器电路RVc[0]_A之间的内部布线的影响。
在本发明的第二实施例中，使用T形分支拓扑结构，在该拓扑结构中，两个外部端子被如根据第一实施例描述的其复合电阻端接。图8是评估图6所示的线拓扑结构得到的波形图。图8所示的波形还包括在线LN1的线宽W1等于线LN2的线宽W2的情况下观察到的波形，作为基于图6的拓扑结构比较的第二波形示例。如图8所示，当线宽W1等于线宽W2时，担心的是，无法保证令人满意的波形质量。
具体而言，LPDDR4标准包括关于波形倾斜的规范(回转规范)，并且担心的是，在线宽W1等于线宽W2的情况下，无法满足规范。这是第二实施例中线宽W1制成大于线宽W2的原因。以这样的方式，可以保证令人满意的波形质量，如图8所示。
图9是示出对应于图6的等效电路的配置示例的示意图。如图6所示，线LN1与线LN2之间的分支点与如示出封装中的端子布局的图3所示定位的外部端子PNm(CA0_A)和PNm(CA0_B)中的每个之间有一定距离。在端子用在列方向上的0.65mm间距布置的情况下，例如分支点与外部端子PNm(CA0_A)之间的距离超过2mm。由于这个距离，分支点与外部端子PNm(CA0_A)和PNm(CA0_B)中的每个之间的线LN2具有传输线特征并且取决于该情况，阻抗不匹配在线LN1和LN2之间产生。
如图9所示，线LN2的特征阻抗Z0大于RΩ。在具有Z0等于(2×R)Ω的理想情况下，原理上，阻抗在线LN1与从线LN1分支的线LN2之间匹配。为了实现这种情况，线宽W1将大于线宽W2，如图6所示。实际上，由于设计衬底所强加的限制，线宽不能制成小于最小容许线宽，使得线宽W2不能总是被设定为实现(2×R)Ω的特征阻抗。因此，为了实际目的，线宽W2将被设定为实现尽可能接近(2×R)Ω的特征阻抗。
如上所述，第二实施例的电子装置进一步提高了波形质量，同时还实现了根据第一实施例描述的各种有利效果。
第三实施例
<电子装置的内部耦合>
图10是示出在图1所示且根据本发明第三实施例的电子装置所包括的控制器装置和存储器装置之间的示例主要耦合的示意图。然而，如图5所示，CA信号和CKE信号采用1至2的格式耦合在(两个通道的)控制器装置与存储器装置之间，CS信号和CK信号采用如图10所示的1至1的格式耦合。
图10所示的控制器装置CTLDE包括输出图2所示的CS0_A信号的外部端子(输出端子)PNc(CS0_A)以及耦合到外部端子PNc(CS0_A)的DDR信号的IO单元CLio。DDR信号的IO单元CLio具有驱动外部端子PNc(CS0_A)的驱动器电路DVcs0_A。控制器装置CTLDE还包括输出图2所示的CS0_B信号的外部端子(输出端子)PNc(CS0_B)以及包括驱动器电路DVcs0_B的DDR信号的IO单元CLio。
存储器装置DDRDE包括CS0_A信号的外部端子(输入端子)PNm(CS0_A)以及接收输入到该外部端子的CS0_A信号的接收器电路RVcs_A。存储器装置DDRDE还包括CS0_B信号的外部端子(输入端子)PNm(CS0_B)以及接收器电路RVcs_B。接收器电路Rvcs_A对应于图2所示的存储器单元MEMU_A中所包括的接收器电路Rvcs。接收器电路Rvcs_B对应于图2所示的存储器单元MEMU_B中所包括的接收器电路Rvcs(未示出)。
外部端子(输入端子)PNm(CS0_A)通过形成在如图1A和1B所示的布线衬底BD上的线LN耦合到外部端子(输出端子)PNc(CS0_A)。外部端子(输入端子)PNm(CS0_B)通过形成在布线衬底BD上的线LN耦合到外部端子(输出端子)PNc(CS0_B)。外部端子PNm(CS0_A)通过开关SWc_A与端接外部端子PNm(CS0_A)的终端电阻器Rtc_A耦合。外部端子PNm(CS0_B)通过开关SWc_B与端接外部端子PNm(CS0_B)的终端电阻器Rtc_B耦合。
在LPDDR4存储器芯片中，如参照图2所述，各种控制信号(CK信号、CS信号以及CA信号)的终端电阻器被设定为共同电阻值。因此，CS信号的终端电阻器Rtc_A和Rtc_B的电阻值等于图5所示的CA信号的终端电阻器Rtc_A和Rtc_B的电阻值(即，每个(2×R)Ω)。另外，驱动器电路DVcs0_A和DVcs0_B中的每个的驱动阻抗通常等效于具有形成在同一半导体芯片所包括的DDR信号的IO单元CLio中的各自驱动器电路的图5所示的驱动器电路DVc[x]的驱动阻抗(即，RΩ)。
控制器装置CTLDE包括输出图2所示的CK_t_A/CK_c_A信号的外部端子PNc(CK_t_A)和PNc(CK_c_A)以及耦合到该外部端子的DDR信号的IO单元CLio。DDR信号的IO单元CLio包括差动地驱动外部端子PNc(CK_t_A)和PNc(CK_c_A)的差动驱动器电路DVck_A。控制器装置CTLDE还包括输出图2所示的CK_t_B/CK_c_B信号的外部端子PNc(CK_t_B)和PNc(CK_c_B)以及DDR信号的IO单元CLio。DDR信号的IO单元CLio包括差动驱动器电路DVck_B。
存储器装置DDRDE包括CK_t_A/CK_c_A信号的外部端子PNm(CK_t_A)和PNm(CK_c_A)以及接收输入到外部端子的差动信号的差动接收器电路RVck_A。存储器装置DDRDE还包括CK_t_B/CK_c_B信号的外部端子PNm(CK_t_B)和PNm(CK_c_B)以及差动接收器电路RVck_B。外部端子PNm(CK_t_A)和PNm(CK_c_A)通过开关Swc_A分别耦合到终端电阻器Rtc_A。外部端子PNm(CK_t_B)和PNm(CK_c_B)通过开关Swc_B分别耦合到终端电阻器Rtc_B。
对于CK信号，采用1至2的格式的耦合是可能的，但是，在要求高速运行的情况下，采用1至1的格式进行耦合以便减低外部负荷。对于CS信号，进行1至1耦合以便实现根据LPDDR4标准要求的各种功能。对于图2和3所示的DQ信号和DQS信号，但未在图10中示出，并且对于也未在图2和3示出的DMI信号，耦合采用1至1的格式进行以便实现根据LPDDR4标准要求的各种功能。
然而，上述配置可引起下面两个顾虑。两个顾虑的第一个是，在CA信号的终端电阻器分别被设定为(2×R)Ω的情况下，阻抗不匹配可以出现在CS信号与CK信号之间。两个顾虑的第二个是，参考电压Vref可以引起信号抖动。具体地说，关于第二顾虑，在LPDDR4存储器芯片中，CS信号的接收器电路RVcs以及CA信号的接收器电路RVc[0]-RVc[5]根据如参照图2所述的共同参考电压Vref确定信号逻辑电平。为此，在调试周期期间，参考电压Vref自动调节成最佳值。
然而，虽然CS信号的每个终端电阻器的电阻值是(2×R)Ω，但CA信号的每个终端电阻器具有RΩ的等效电阻值。这个电阻值差引起CS信号具有比CA信号大的电压幅值。这生成CS信号的参考电压Vref的最佳值与CA信号的参考电压Vref的最佳值之间的差。这引起相应信号抖动。对于CK信号来说，像这样的问题不会出现，即，差动信号不依赖于参考电压Vref。
图11是示出根据本发明第三实施例的电子装置中的CS信号和CA信号的示例电压幅值的波形图。在LPDDR4存储器芯片中，被称为LVSTL(低电压摆动端接逻辑)的端接方法用于接地电源电压VSS。因此，如图11所示，当各种信号的终端电阻器的电阻值相互不同时，而由对应驱动器电路提供的驱动电流彼此等效，基于接地电源电压VSS的相应信号的电压幅值相互不同，从而引起参考电压Vref的最佳值在信号之间也不同。
参照图11，参考电压Vref的最佳值是CS信号的Vref(max)并且是CA信号的Vref(min)。图2所示的内部参考电压生成电路VREFG将参考电压Vref设定为Vref(mid)，Vref(mid)是在调试周期期间的在Vref(max)与Vref(min)之间的中间值。然而，在这种情况下，如图11所示，CS信号的最佳Vref(max)与Vref(mid)之间的差引起CS信号抖动，而CA信号的最佳Vref(min)与Vref(mid)之间的差引起CA信号抖动。
为了解决第一个顾虑，可以设想到，将每个终端电阻器的电阻值设定为RΩ，而不是第三实施例中所使用的(2×R)Ω。为此，要么CA信号的每个终端电阻器的电阻值可被设定为((1/2)×R)Ω的复合电阻值，要么可以使用像图7A所示的飞越拓扑结构的飞越拓扑结构。当使用后一方法时，可以解决第二个顾虑，但可能有其中如参照图7B所述的无法保证令人满意的波形质量的情形。
在前一方法中，在另一方面，CS信号和CK信号的阻抗匹配在牺牲CA信号的阻抗匹配的情况下进行。在这方面，根据第三实施例，CS信号和CK信号的耦合采用1至1的格式进行，CA信号的耦合采用1至2的格式进行。这增加了CA信号的外部负荷，特别是在两级配置中。因此，重要的是，在优先基础上保证CA信号的波形质量。
从这个观点看，即使在牺牲CS信号和CK信号的阻抗匹配的情况下进行CA信号的阻抗匹配也是有利的。至于CS信号和CK信号，耦合采用1至1的格式进行，并且，此外，阻抗匹配在控制器装置CTLDE侧上进行。因此，关于CS信号和CK信号，本发明人已经确定实际上可以保证令人满意的波形质量。
作为解决第一个顾虑和第二个顾虑的替代方法，可以设想到，提供在布线衬底BD上的CS信号和CK信号的终端电阻器。更具体而言，参照图10。(2×R)Ω的外部电阻器可以耦合在布线衬底BD上的外部端子PNm(CS0_A)与接地电源电压VSS之间。这使在外部端子PNm(CS0_A)处的终端电阻器具有RΩ的等效电阻值。
然而，本发明人已经确定，至于CS信号和CK信号，即使在没有使用这种替代方法时也不会引起特别的问题。即，通过借助阻抗匹配保证CA信号的波形质量以及通过采用1至1的格式进行耦合保证CS信号和CK信号的波形质量，即使与参考电压Vref相关联的抖动如图11所示出现，与信号波形质量相关联的抖动也可以减少。即，已经确定，以上述的方式，总体抖动分量可以适当保持在可容许范围内。
如上所述，第三实施例的电子装置使得能够保证适当波形质量而不需要任何外部终端电阻器，同时还实现根据第一实施例和第二实施例描述的各种有利效果。这最终使得能够降低电子装置的尺寸和成本。
由本发明人作出的发明已经具体地基于实施例加以描述，但本发明不限于这些实施例并且可以用各种方式进行修改而不偏离本发明的范围和精神。例如，上述实施例已经详细描述以便使本发明容易理解，但本发明不限定成包括所有实施例的配置。此外，实施例的配置可部分地被另一实施例的配置的一部分所取代或者可添加到另一实施例的配置的一部分。另外，任何实施例的配置可部分地被去除。
虽然实施例已经对基于包括LPDDR4存储器装置DDRDE和存储器装置的控制器装置CTLDE的电子装置(SiP)的示例加以描述，但实施例的应用不限于这种电子装置。实施例作为具有输出端子的装置(半导体装置)与具有可共同地耦合到输出端子的两个输入端子的装置(半导体装置)之间的阻抗匹配的方法而可以适用于各种类型的电子装置。

Claims (20)

1.一种电子装置，包括：
第一半导体装置，所述第一半导体装置包括第一输入端子和第二输入端子；
第二半导体装置，所述第二半导体装置包括第一输出端子和驱动所述第一输出端子的第一驱动器电路；
布线衬底，所述第一半导体装置和所述第二半导体装置安装在所述布线衬底上；
第一终端电阻器，所述第一终端电阻器端接所述第一输入端子；以及
第二终端电阻器，所述第二终端电阻器端接所述第二输入端子，
其中，所述第一输入端子和所述第二输入端子通过形成在所述布线衬底上的第一线共同地耦合到所述第一输出端子，并且
其中，所述第一终端电阻器和所述第二终端电阻器的复合电阻值等效于所述第一驱动器电路的驱动阻抗。
2.如权利要求1所述的电子装置，其中，所述第一终端电阻器的电阻值等于所述第二终端电阻器的电阻值。
3.如权利要求2所述的电子装置，
其中，所述第一半导体装置还包括第一存储器阵列和第二存储器阵列，
其中，所述第一输入端子接收访问所述第一存储器阵列的访问命令，并且
其中，所述第二输入端子接收访问所述第二存储器阵列的访问命令。
4.如权利要求3所述的电子装置，
其中，所述第一存储器阵列和所述第二存储器阵列形成在第一半导体芯片中，并且
其中，所述第一终端电阻器和所述第二终端电阻器形成在所述第一半导体芯片中。
5.如权利要求4所述的电子装置，
其中，所述第一半导体芯片是LPDDR(低功耗双倍数据速率)存储器芯片，并且
其中，所述第一输入端子和所述第二输入端子接收CA(命令地址)信号。
6.如权利要求5所述的电子装置，其中，所述第一终端电阻器和所述第二终端电阻器的每个的电阻值是80欧姆。
7.如权利要求5所述的电子装置，其中，
所述第一半导体装置还包括：
第三输入端子，所述第三输入端子接收输入到所述第一存储器阵列的CS(芯片选择)信号，和第四输入端子，所述第四输入端子接收输入到所述第二存储器阵列的CS(芯片选择)信号；以及
第三终端电阻器，所述第三终端电阻器端接所述第三输入端子，和第四终端电阻器，所述第四终端电阻器端接所述第四输入端子，其中，所述第二半导体装置还包括：
第二输出端子和第三输出端子；以及
第二驱动器电路，所述第二驱动器电路驱动所述第二输出端子，和第三驱动器电路，所述第三驱动器电路驱动所述第三输出端子，
其中，所述第三输入端子通过形成在所述布线衬底上的第二线耦合到所述第二输出端子，并且
其中，所述第四输入端子通过形成在所述布线衬底上的第三线耦合到所述第三输出端子。
8.如权利要求7所述的电子装置，
其中，所述第三终端电阻器和所述第四终端电阻器的每个具有等于所述第一终端电阻器的电阻值的电阻值，并且
其中，所述第二驱动器电路和所述第三驱动器电路的每个具有等效于所述第一驱动器电路的驱动阻抗的驱动阻抗。
9.如权利要求2所述的电子装置，
其中，所述第一线形成在T形分支的拓扑结构中，在所述T形分支的拓扑结构中，从所述第一输出端子延伸的第一线为T形分支并且耦合到所述第一输入端子和所述第二输入端子，并且
其中，在T形分支后的所述线的特征阻抗大于在T形分支前的所述线的特征阻抗。
10.一种电子装置，包括：
第一半导体装置，所述第一半导体装置包括第一输入端子和第二输入端子；
第二半导体装置，所述第二半导体装置包括第一输出端子；
布线衬底，所述第一半导体装置和所述第二半导体装置安装在所述布线衬底上；
第一终端电阻器，所述第一终端电阻器端接所述第一输入端子；以及
第二终端电阻器，所述第二终端电阻器端接所述第二输入端子，
其中，所述第一输入端子和所述第二输入端子通过形成在所述布线衬底上的第一线共同地耦合到所述第一输出端子，并且
其中，所述第一终端电阻器和所述第二终端电阻器的复合电阻值被设定为匹配所述第一线的特征阻抗。
11.如权利要求10所述的电子装置，其中，所述第一终端电阻器的电阻值等于所述第二终端电阻器的电阻值。
12.如权利要求11所述的电子装置，
其中，所述第一半导体装置还包括第一存储器阵列和第二存储器阵列，
其中，所述第一输入端子接收访问所述第一存储器阵列的访问命令，并且
其中，所述第二输入端子接收访问所述第二存储器阵列的访问命令。
13.如权利要求12所述的电子装置，
其中，所述第一存储器阵列和所述第二存储器阵列形成在第一半导体芯片中，并且
其中，所述第一终端电阻器和所述第二终端电阻器形成在所述第一半导体芯片中。
14.如权利要求13所述的电子装置，
其中，所述第一半导体芯片是LPDDR(低功耗双倍数据速率)存储器芯片，并且
其中，所述第一输入端子和所述第二输入端子接收CA(命令地址)信号。
15.如权利要求11所述的电子装置，
其中，所述第一线形成在T形分支的拓扑结构中，在所述T形分支的拓扑结构中，从所述第一输出端子延伸的第一线为T形分支并且耦合到所述第一输入端子和所述第二输入端子，并且
其中，在T形分支后的所述线的特征阻抗大于在T形分支前的所述线的特征阻抗。
16.一种电子装置，包括：
第一半导体装置，所述第一半导体装置包括第一输入端子、第二输入端子、第三输入端子和第四输入端子；
第二半导体装置，所述第二半导体装置包括第一输出端子、第二输出端子和第三输出端子；
布线衬底，所述第一半导体装置和所述第二半导体装置安装在所述布线衬底上；以及
第一终端电阻器、第二终端电阻器、第三终端电阻器和第四终端电阻器，所述第一终端电阻器、所述第二终端电阻器、所述第三终端电阻器和所述第四终端电阻器分别端接所述第一输入端子、所述第二输入端子、所述第三输入端子和所述第四输入端子，
其中，所述第一输入端子和所述第二输入端子通过形成在所述布线衬底上的第一线共同地耦合到所述第一输出端子，
其中，所述第三输入端子通过形成在所述布线衬底上的第二线耦合到所述第二输出端子，
其中，所述第四输入端子通过形成在所述布线衬底上的第三线耦合到所述第三输出端子，
其中，第一至第四终端电阻器中的每个具有第一电阻值，
其中，第一至第三线中的每条的特征阻抗等效于彼此，并且
其中，所述第一电阻值被设定为使得所述第一终端电阻器和所述第二终端电阻器的复合电阻值匹配所述第一线的特征阻抗。
17.如权利要求16所述的电子装置，
其中，所述第一半导体装置还包括第一存储器阵列和第二存储器阵列，
其中，所述第一输入端子和所述第三输入端子接收访问所述第一存储器阵列的访问命令，并且
其中，所述第二输入端子和所述第四输入端子接收访问所述第二存储器阵列的访问命令。
18.如权利要求17所述的电子装置，
其中，所述第一存储器阵列和所述第二存储器阵列形成在同一LPDDR(低功耗双倍数据速率)存储器芯片中，并且
其中，所述第一终端电阻器至所述第四终端电阻器形成在所述存储器芯片中。
19.如权利要求18所述的电子装置，
其中，所述第一输入端子和所述第二输入端子接收CA(命令地址)信号，并且
其中，所述第三输入端子和所述第四输入端子接收CS(芯片选择)信号。
20.如权利要求16所述的电子装置，
其中，所述第一线形成在T形分支的拓扑结构中，在所述T形分支的拓扑结构中，从所述第一输出端子延伸的第一线为T形分支并且耦合到所述第一输入端子和所述第二输入端子，并且
其中，在T形分支后的所述线的特征阻抗大于在T形分支前的所述线的特征阻抗。
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