JP2017027535A - 電子装置 - Google Patents

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Abstract

【課題】電子装置内の半導体装置において、端子数の削減を実現する。
【解決手段】電子装置は、第１および第２入力端子（ＰＮｍ（ＣＡｘ＿Ａ），ＰＮｍ（ＣＡｘ＿Ｂ））を備える第１半導体装置ＤＤＲＤＥと、第１出力端子（ＰＮｃ（ＣＡｘ））およびそれを駆動する第１ドライバ回路（ＤＶｃ［ｘ］）を備える第２半導体装置ＣＴＬＤＥと、第１および第２半導体装置を搭載する配線基板とを有する。第１および第２入力端子は、配線基板上の第１配線（ＬＮ）を介して第１出力端子に共通に接続され、第１入力端子の第１終端抵抗（Ｒｔｃ＿Ａ）と第２入力端子の第２終端抵抗（Ｒｔｃ＿Ｂ）の合成抵抗値は、第１ドライバ回路の駆動インピーダンスと同等である。
【選択図】図５

Description

本発明は、電子装置に関し、例えば、ＬＰＤＤＲ４（Low Power Double Data Rate 4）−ＳＤＲＡＭ（Synchronous DRAM）と、そのコントローラとが１個のＳｉＰ（System in Package）で構成される電子装置に関する。
例えば、特許文献１には、共有アドレス・バスおよび第１のクロック信号によってメモリ・コントローラに結合された第１のメモリ・デバイスと、共有アドレス・バスおよび第２のクロック信号によってメモリ・コントローラに結合された第２のメモリ・デバイスとで構成される二重チャネル・メモリ・アーキテクチャが示されている。第２のクロック信号の極性は、第１のクロック信号の極性の逆である。また、非特許文献１には、ＬＰＤＤＲ４の規格が示されている。
特表２０１１−５１３８４５号公報
ＪＥＤＥＣスタンダード ＪＥＳＤ２０９−４
例えば、ＬＰＤＤＲ４では、従来のＬＰＤＤＲ３等と異なり、１チップ内に２チャネル分のメモリアレイを搭載する２チャネルアーキテクチャが採用されている。２チャネルアーキテクチャでは、ＣＡ（Command Address）信号、ＣＳ（Chip Select）信号等の制御信号は、１チップに対して２チャネル分設けられる。これに応じて、ＬＰＤＤＲにアクセスするコントローラチップにも、通常、制御信号の出力端子が２チャネル分設けられる。
しかし、この場合、コントローラチップで必要とされる端子数が増大し、チップサイズの増大やコストの増大等を招く恐れがある。この問題は、コントローラチップに接続されるメモリチップの数が増大するほど、より顕著なものとなる。
後述する実施の形態は、このようなことを鑑みてなされたものであり、その他の課題と新規な特徴は、本明細書の記述及び添付図面から明らかになるであろう。
一実施の形態による電子装置は、第１および第２入力端子を備える第１半導体装置と、第１出力端子およびそれを駆動する第１ドライバ回路を備える第２半導体装置と、第１および第２半導体装置を搭載する配線基板と、第１および第２入力端子をそれぞれ終端する第１および第２終端抵抗と、を有する。ここで、第１および第２入力端子は、配線基板上の第１配線を介して第１出力端子に共通に接続され、第１終端抵抗と第２終端抵抗の合成抵抗値は、第１ドライバ回路の駆動インピーダンスと同等である。
前記一実施の形態によれば、電子装置内の半導体装置において、端子数の削減が実現可能になる。
（ａ）は、本発明の実施の形態１による電子装置において、その外形の概略構成例を示す平面図であり、（ｂ）は、（ａ）におけるＡ−Ａ’間の概略構成例を示す断面図である。 図１（ａ）および図１（ｂ）の電子装置において、各メモリデバイスの主要部の概略構成例を示す回路ブロック図である。 図２のメモリデバイスにおいて、外部端子の概略的な配置構成例を示す平面図である。 図１（ａ）および図１（ｂ）の電子装置において、コントローラデバイスの主要部の概略的なレイアウト構成例を示す平面図である。 図１の電子装置において、コントローラデバイスとメモリデバイスとの間の主要な接続構成の一例を示す概略図である。 本発明の実施の形態２による電子装置において、配線基板の主要部の概略的なレイアウト構成例を示す平面図である。 （ａ）は、図５および図６の比較例として検討した配線トポロジの構成例を示す概略図であり、（ｂ）は、（ａ）に対する検証結果の一例を示す波形図である。 図６に対する検証結果の一例を示す波形図である。 図６に対応する等価回路の構成例を示す概略図である。 本発明の実施の形態３による電子装置において、図１におけるコントローラデバイスとメモリデバイスとの間の主要な接続構成の一例を示す概略図である。 本発明の実施の形態３による電子装置において、ＣＳ信号およびＣＡ信号の電圧振幅の一例を示す波形図である。
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらは互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
また、実施の形態の各機能ブロックを構成する回路素子は、特に制限されないが、公知のＣＭＯＳ（相補型ＭＯＳトランジスタ）等の集積回路技術によって、単結晶シリコンのような半導体基板上に形成される。
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。
（実施の形態１）
《電子装置の概略構成》
図１（ａ）は、本発明の実施の形態１による電子装置において、その外形の概略構成例を示す平面図であり、図１（ｂ）は、図１（ａ）におけるＡ−Ａ’間の概略構成例を示す断面図である。図１（ａ）および図１（ｂ）に示す電子装置は、複数（ここでは４個）のメモリデバイス（半導体装置）ＤＤＲＤＥ１〜ＤＤＲＤＥ４と、コントローラデバイス（半導体装置）ＣＴＬＤＥと、複数のメモリデバイスとコントローラデバイスとを搭載する配線基板ＢＤとを備える。
複数のメモリデバイスＤＤＲＤＥ１〜ＤＤＲＤＥ４のそれぞれは、例えば、ＢＧＡ（Ball Grid Array）等のパッケージで構成され、複数の外部端子ＰＮｍを備える。各パッケージには、例えば、ＬＰＤＤＲ４のメモリチップ（半導体チップ）が搭載され、複数の外部端子ＰＮｍは、当該メモリチップの外部端子となる。コントローラデバイスＣＴＬＤＥは、例えば、複数の外部端子ＰＮｃを備えた１個の半導体チップで構成される。当該半導体チップには、複数のメモリデバイスＤＤＲＤＥ１〜ＤＤＲＤＥ４にアクセスするための回路が形成される。
配線基板ＢＤは、インターポーザ基板等とも呼ばれ、複数の配線層を備える。配線基板ＢＤは、各配線層の配線ＬＮを用いて、表面にフリップチップ接続されたコントローラデバイスＣＴＬＤＥの外部端子ＰＮｃと、表面に実装された複数のメモリデバイスＤＤＲＤＥ１〜ＤＤＲＤＥ４の外部端子ＰＮｍとを適宜接続する。配線基板ＢＤは、複数のメモリデバイスＤＤＲＤＥ１〜ＤＤＲＤＥ４およびコントローラデバイスＣＴＬＤＥを含めてパッケージ化される。配線基板ＢＤの裏面には、当該パッケージ（例えば、ＢＧＡパッケージ）としての複数の外部端子ＰＮｓが設けられる。
このように、図１（ａ）および図１（ｂ）に示した電子装置は、複数の半導体装置（または半導体チップ）を１個のパッケージに搭載したＳｉＰ（System in Package）で構成される。当該ＳｉＰの外部端子ＰＮｓは、例えば、図示しないマザーボード等に接続される。
《メモリデバイスの概略構成》
図２は、図１（ａ）および図１（ｂ）の電子装置において、各メモリデバイスの主要部の概略構成例を示す回路ブロック図である。図２には、図１（ａ）に示した複数のメモリデバイスＤＤＲＤＥ１〜ＤＤＲＤＥ４のそれぞれが備える１個のメモリチップ（すなわち１ランク分）の構成例が示される。図２に示すメモリデバイスＤＤＲＤＥは、チャネルＡを構成するメモリユニットＭＥＭＵ＿Ａと、チャネルＢを構成するメモリユニットＭＥＭＵ＿Ｂとを備える。
当該メモリデバイスＤＤＲＤＥは、メモリユニットＭＥＭＵ＿Ａに対応して、入力端子となる複数の外部端子ＰＮｍと、入出力端子となる複数の外部端子ＰＮｍとを備える。当該複数の入力端子（外部端子）ＰＮｍには、それぞれ、ＣＫＥ０＿Ａ信号、ＣＫ＿ｔ＿Ａ信号、ＣＫ＿ｃ＿Ａ信号、ＣＳ０＿Ａ信号、ＣＡ０＿Ａ〜ＣＡ５＿Ａ信号、およびＯＤＴ（On Die Termination）＿ＣＡ＿Ａ信号が入力される。また、当該複数の入出力端子（外部端子）ＰＮｍでは、それぞれ、ＤＱ０＿Ａ〜ＤＱ１５＿Ａ信号、ＤＱＳ＿ｔ＿Ａ信号およびＤＱＳ＿ｃ＿Ａ信号が入力または出力される。
なお、本明細書では、一般的な総称として、ＣＫＥ０＿Ａ信号等をＣＫＥ（Clock Enable）信号と呼び、ＣＫ＿ｔ＿Ａ／ＣＫ＿ｃ＿Ａ信号をＣＫ（Clock）信号と呼び、ＣＳ０＿Ａ信号等をＣＳ（Chip Select）信号と呼び、ＣＡ０＿Ａ〜ＣＡ５＿Ａ信号等をＣＡ（Command Address）信号と呼ぶ。また、ＤＱ０＿Ａ〜ＤＱ１５＿Ａ信号等をＤＱ（Data）信号と呼び、ＤＱＳ＿ｔ＿Ａ／ＤＱＳ＿ｃ＿Ａ信号をＤＱＳ（Data Strobe）信号と呼ぶ。
次に、メモリユニットＭＥＭＵ＿Ａの内部構成について説明する。レシーバ回路ＲＶｃｅ，ＲＶｃｓ，ＲＶｃ［０］〜ＲＶｃ［５］には、それぞれ、ＣＫＥ０＿Ａ信号、ＣＳ０＿Ａ信号、ＣＡ０＿Ａ〜ＣＡ５＿Ａ信号が入力される。レシーバ回路ＲＶｃｋには、差動信号となるＣＫ＿ｔ＿Ａ／ＣＫ＿ｃ＿Ａ信号が入力される。また、ドライバ回路ＤＶｄ（図示は省略しているが実際には１６個）は、それぞれ、ＤＱ０＿Ａ〜ＤＱ１５＿Ａ信号を出力し、レシーバ回路ＲＶｄ（図示は省略しているが実際には１６個）には、それぞれ、ＤＱ０＿Ａ〜ＤＱ１５＿Ａ信号が入力される。また、ドライバ回路ＤＶｄｓは、差動信号となるＤＱＳ＿ｔ＿Ａ／ＤＱＳ＿ｃ＿Ａ信号を出力する。
メモリアレイＭＡＲＹは、例えば、８個のメモリバンクＢＫ０〜ＢＫ７を備える。各メモリバンクは、複数のワード線ＷＬと、複数のビット線ＢＬと、複数のワード線ＷＬと複数のビット線ＢＬの交点に配置されるメモリセルＭＣとを備える。メモリセルＭＣは、メモリセルトランジスタＴＲおよびメモリ容量Ｃｓを備える。所定のワード線ＷＬが活性化された際、メモリセルトランジスタＴＲは、書き込み動作として、ビット線ＢＬのデータをメモリ容量Ｃｓに書き込み、読み出し動作として、メモリ容量Ｃｓのデータをビット線ＢＬに読み出す。
コマンドロジック回路ＣＭＤＬＯＧは、主に、ＣＫＥ０＿Ａ信号がイネーブルの場合、ＣＫ＿ｔ＿Ａ／ＣＫ＿ｃ＿Ａ信号に同期して、レシーバ回路ＲＶｃｓ，ＲＶｃ［０］〜ＲＶｃ［５］からのＣＳ０＿Ａ信号、ＣＡ０＿Ａ〜ＣＡ５＿Ａ信号を受信する。コマンドロジック回路ＣＭＤＬＯＧは、当該受信した各信号の論理レベルの組合せに基づいて、所定のバンクアドレスおよびメモリアドレスへのライト命令や、所定のバンクアドレスおよびメモリアドレスへのリード命令といった各種コマンド（すなわちメモリアレイへのアクセス命令）を解釈する。
ロウデコーダ回路ＲＤＥＣは、コマンドロジック回路ＣＭＤＬＯＧによって解釈されたバンクアドレスおよびロウアドレスを受信し、所定のバンクの所定のワード線ＷＬを活性化する。センスアンプ回路ＳＡＢは、所定のバンクの複数のビット線ＢＬに読み出されたデータをそれぞれ増幅する。カラムデコーダ回路ＣＤＥＣは、コマンドロジック回路ＣＭＤＬＯＧによって解釈されたカラムアドレスを受信し、それに応じた選択信号を出力する。入出力制御回路ＩＯＣＴＬは、カラムデコーダ回路ＣＤＥＣからの選択信号に基づいて、ＩＯ線ＩＯＬに接続するセンスアンプ回路ＳＡＢを定める。
出力制御回路ＯＣＴＬは、読み出し動作時に、ＩＯ線ＩＯＬのデータを各ドライバ回路ＤＶｄを介してＤＤＲ（Double Data Rate）で出力する。また、この際に、出力制御回路ＯＣＴＬは、ドライバ回路ＤＶｄｓを介してＤＱＳ＿ｔ＿Ａ／ＤＱＳ＿ｃ＿Ａ信号も出力する。入力制御回路ＩＣＴＬは、書き込み動作時に、外部端子ＰＮｍで受信したＤＱＳ＿ｔ＿Ａ／ＤＱＳ＿ｃ＿Ａ信号に同期して、各レシーバ回路ＲＶｄで受信したデータをＤＤＲで取り込み、ＩＯ線ＩＯＬに出力する。
ここで、ＬＰＤＤＲ４では、半導体チップ内に終端抵抗（すなわちＯＤＴ）が形成される。当該終端抵抗は、ＤＱ０＿Ａ〜ＤＱ１５＿Ａ信号用およびＤＱＳ＿ｔ＿Ａ／ＤＱＳ＿ｃ＿Ａ信号用の各外部端子ＰＮｍに設けられる。例えば、ＤＱ０＿Ａ信号用の外部端子ＰＮｍは、スイッチＳＷｄおよび終端抵抗Ｒｔｄを介して接地電源電圧ＶＳＳに接続される。他の外部端子ＰＮｍに関しても同様である。
さらに、これに加えて、ＬＰＤＤＲ４では、当該終端抵抗は、コマンドおよびアドレス用の各外部端子ＰＮｍにも設けられる。具体的には、当該終端抵抗は、ＣＫ＿ｔ＿Ａ／ＣＫ＿ｃ＿Ａ信号用、ＣＳ０＿Ａ信号用、ＣＡ０＿Ａ〜ＣＡ５＿Ａ信号用の各外部端子ＰＮｍに設けられる。例えば、ＣＳ０＿Ａ信号用の外部端子ＰＮｍは、スイッチＳＷｃおよび終端抵抗Ｒｔｃを介して接地電源電圧ＶＳＳに接続される。他の外部端子ＰＮｍに関しても同様である。
終端抵抗Ｒｔｄの抵抗値は、例えば、メモリデバイスＤＤＲＤＥのパワーアップ時のモードレジスタ設定によって共通の値に定めることができる。また、スイッチＳＷｄのオン・オフは、ライト動作・リード動作等に応じて動的に定められる。一方、終端抵抗Ｒｔｃの抵抗値は、例えば、メモリデバイスＤＤＲＤＥのパワーアップ時のモードレジスタ設定によって、終端抵抗Ｒｔｄの抵抗値とは別の共通の値に定めることができる。図２の例では、ＯＤＴ制御回路ＯＤＴＣＴＬが、コマンドロジック回路ＣＭＤＬＯＧを介したモードレジスタ設定に基づいて、終端抵抗Ｒｔｃの抵抗値を定める。当該終端抵抗Ｒｔｃの抵抗値は、例えば、２４０Ω、１２０Ω、８０Ω、６０Ω、４８Ω、４０Ωのいずれかに定められる。
さらに、ＯＤＴ制御回路ＯＤＴＣＴＬは、ＯＤＴ＿ＣＡ＿Ａ信号の論理レベルに応じてスイッチＳＷｃのオン・オフを制御する。ＯＤＴ＿ＣＡ＿Ａ信号は、例えば、‘１’レベル固定あるいは‘０’レベル固定で使用され、‘１’レベル固定の場合、スイッチＳＷｃは、概略的には、常にオンに制御される。ただし、詳細には、ＯＤＴ制御回路ＯＤＴＣＴＬは、モードレジスタ設定の内容と、ＯＤＴ＿ＣＡ＿Ａ信号の論理レベルとの組合せに基づいて、スイッチＳＷｃのオン・オフを制御する。
また、図２に示すように、ＬＰＤＤＲ４では、内部基準電圧生成回路ＶＲＥＦＧが設けられる。内部基準電圧生成回路ＶＲＥＦＧは、レシーバ回路ＲＶｃｓ，ＲＶｃ［０］〜ＲＶｃ［５］のそれぞれに対して共通の基準電圧Ｖｒｅｆを供給する。当該基準電圧Ｖｒｅｆの電圧値は、調整可能となっており、メモリデバイスＤＤＲＤＥのパワーアップ時のトレーニング期間において、当該メモリデバイスＤＤＲＤＥとコントローラデバイスＣＴＬＤＥとの間の複数回の通信を介して最適な値に調整される。
メモリユニットＭＥＭＵ＿Ｂは、このようなメモリユニットＭＥＭＵ＿Ａの構成と同様にして構成される。簡単に説明すると、当該メモリデバイスＤＤＲＤＥは、メモリユニットＭＥＭＵ＿Ｂに対応して、入力端子となる複数の外部端子ＰＮｍおよび入出力端子となる複数の外部端子ＰＮｍを備える。当該複数の入力端子（外部端子）ＰＮｍには、それぞれ、ＣＫＥ０＿Ｂ信号、ＣＫ＿ｔ＿Ｂ信号、ＣＫ＿ｃ＿Ｂ信号、ＣＳ０＿Ｂ信号、ＣＡ０＿Ｂ〜ＣＡ５＿Ｂ信号、およびＯＤＴ＿ＣＡ＿Ｂ信号が入力される。また、当該複数の入出力端子（外部端子）ＰＮｍでは、それぞれ、ＤＱ０＿Ｂ〜ＤＱ１５＿Ｂ信号、ＤＱＳ＿ｔ＿Ｂ信号およびＤＱＳ＿ｃ＿Ｂ信号が入力または出力される。
メモリユニットＭＥＭＵ＿Ｂは、メモリアレイＭＡＲＹおよびその各種周辺回路を代表に、前述したメモリユニットＭＥＭＵ＿Ａの場合と同様の各種内部回路を備える。その結果、例えば、ＣＫＥ０＿Ｂ信号用、ＣＫ＿ｔ＿Ｂ／ＣＫ＿ｃ＿Ｂ信号用、ＣＳ０＿Ｂ信号用、ＣＡ０＿Ｂ〜ＣＡ５＿Ｂ信号用の各外部端子ＰＮｍは、メモリユニットＭＥＭＵ＿ＢのメモリアレイＭＡＲＹへのアクセス命令が入力される端子となる。一方、前述したように、ＣＫＥ０＿Ａ信号用、ＣＫ＿ｔ＿Ａ／ＣＫ＿ｃ＿Ａ信号用、ＣＳ０＿Ａ信号用、ＣＡ０＿Ａ〜ＣＡ５＿Ａ信号用の各外部端子ＰＮｍは、メモリユニットＭＥＭＵ＿ＡのメモリアレイＭＡＲＹへのアクセス命令が入力される端子となる。
図３は、図２のメモリデバイスにおいて、外部端子の概略的な配置構成例を示す平面図である。当該配置構成は、ＬＰＤＤＲ４の規格に基づき定められる。図３において、上半分の領域には、前述したメモリユニットＭＥＭＵ＿Ａに対応する各外部端子ＰＮｍが設けられ、下半分の領域には、前述したメモリユニットＭＥＭＵ＿Ｂに対応する各外部端子ＰＮｍが設けられる。例えば、Ｈ行の２列目には、ＣＡ０＿Ａ信号用の外部端子ＰＮｍが設けられ、Ｒ行の同じく２列目には、ＣＡ０＿Ｂ信号用の外部端子ＰＮｍが設けられる。また、Ｊ行の２列目には、ＣＡ１＿Ａ信号用の外部端子ＰＮｍが設けられ、Ｐ行の同じく２列目には、ＣＡ１＿Ｂ信号用の外部端子ＰＮｍが設けられる。
同様にして、概略的には、上半分の領域に設けられるメモリユニットＭＥＭＵ＿Ａ用のの各外部端子ＰＮｍと、下半分の領域に設けられるメモリユニットＭＥＭＵ＿Ｂ用の各外部端子ＰＮｍは、各領域の境界線（図示しないＬ行とＭ行の間の境界線）を基準として、線対称となるように配置される。なお、Ｔ行の１１列目に配置されるリセット信号ＲＥＳＥＴ＿ｎの外部端子ＰＮｍは、チャネル共通で１個設けられる。また、ＤＱＳ信号は、実際には、ＤＱＳ０＿ｔ＿Ａ信号およびＤＱＳ１＿ｔ＿Ａ信号等のように、バイト単位で１個設けられる。
さらに、３列目に配置されるＣＳ１＿Ａ信号用およびＣＳ１＿Ｂ信号用の各外部端子ＰＮｍや、５列目に配置されるＣＫＥ１＿Ａ信号用およびＣＫＥ１＿Ｂ信号用の各外部端子ＰＮｍは、ランク２構成用の端子となっている。すなわち、図２に示したメモリデバイスＤＤＲＤＥは、実際には、パッケージ内に図２で述べたようなメモリチップを２個搭載したランク２構成等が多く用いられる。この場合、当該ＣＳ１＿Ａ信号、ＣＳ１＿Ｂ信号、ＣＫＥ１＿Ａ信号およびＣＫＥ１＿Ｂ信号は、ランク２に対応するメモリチップで使用され、残りの各信号は、ランク１およびランク２で共通に使用される。
また、図３における空白の箇所（例えばＫ行の１列目等）には、図示は省略されているが、電源電圧（ＶＤＤ１，ＶＤＤ２，ＶＤＤＱ）用および接地電源電圧ＶＳＳ用の各外部端子ＰＮｍや、ＤＭＩ（Data Mask Inversion）信号用の各外部端子ＰＮｍや、ランク３およびランク４構成用の各外部端子ＰＮｍ等が適宜配置される。
《コントローラデバイスの概略構成》
図４は、図１（ａ）および図１（ｂ）の電子装置において、コントローラデバイスの主要部の概略的なレイアウト構成例を示す平面図である。図４に示すコントローラデバイスＣＴＬＤＥは、前述したように１個の半導体チップで構成され、例えば、チップの外周部に配置される複数のセルと、その内側に配置されるＤＤＲコントローラ回路ＤＤＲＣＴＬおよび複数の演算処理回路ＣＰＵ等を備える。複数のセルの中には、ＤＤＲ信号用ＩＯセルＣＬｉｏと、電源用セルＣＬｖと、接地用セルＣＬｇと、その他信号用ＩＯセルＣＬｉｏ２とが含まれる。
複数のＤＤＲ信号用ＩＯセルＣＬｉｏは、それぞれ、ＤＤＲ用信号配線（例えば、メタル配線）ＭＬｓを介してＤＤＲコントローラ回路ＤＤＲＣＴＬに接続される。また、複数のＤＤＲ信号用ＩＯセルＣＬｉｏは、それぞれ、図１（ｂ）に示した外部端子ＰＮｃにも接続され、配線基板ＢＤ上の配線ＬＮを介して複数のメモリデバイスＤＤＲＤＥの外部端子ＰＮｍに接続される。これにより、ＤＤＲコントローラ回路ＤＤＲＣＴＬは、ＤＤＲ信号用ＩＯセルＣＬｉｏを介して、メモリデバイスＤＤＲＤＥへ所定の信号（例えばＣＡ信号等）を送信する動作や、または、メモリデバイスＤＤＲＤＥから出力された信号（例えばＤＱ信号等）を受信する動作や、あるいは、その両方の動作を行う。
電源用セルＣＬｖおよび接地用セルＣＬｇは、それぞれ、所定のＩＯセルに対して電源電圧および接地電源電圧を供給するためのセルである。電源用セルＣＬｖおよび接地用セルＣＬｇのそれぞれは、例えば、電源安定化用の回路素子や、ＥＳＤ保護素子等を備える。複数の接地用セルＣＬｇは、ここでは、チップの外周部にリング状に形成される接地配線（例えば、メタル配線）ＭＬｇを介して共通に接続される。
また、複数の電源用セルＣＬｖは、ここでは、ＤＤＲ信号用ＩＯセルＣＬｉｏに電源電圧を供給するためのＤＤＲ用途の電源用セルと、その他信号用ＩＯセルＣＬｉｏ２に電源電圧を供給するためのその他用途の電源用セルとを含んでいる。ＤＤＲ用途の電源用セルは、チップの外周部の一部に形成されるＤＤＲ用電源配線（例えば、メタル配線）ＭＬｖを介して共通に接続される。同様に、その他用途の電源用セルは、チップの外周部の他の一部に形成されるチップ内その他用電源配線ＭＬｖ２を介して共通に接続される。
当該コントローラデバイスＣＴＬＤＥは、例えば、演算処理回路ＣＰＵと、複数の各種回路ブロックとがバスで接続されたような構成を持つＳｏＣ（System on a Chip）となっている。その各種回路ブロックの一つとして、ＤＤＲコントローラ回路ＤＤＲＣＴＬが設けられる。例えば、演算処理回路ＣＰＵは、ＤＤＲコントローラ回路ＤＤＲＣＴＬおよびＤＤＲ信号用ＩＯセルＣＬｉｏを介して図１（ａ）に示した複数のメモリデバイスＤＤＲＤＥにアクセスしながら、所定の演算処理を実行する。この際に、ＤＤＲコントローラ回路ＤＤＲＣＴＬは、演算処理回路ＣＰＵからの命令をＬＰＤＤＲ４等に基づく命令に変換しながら、メモリデバイスＤＤＲＤＥへのアクセスを制御する。
なお、図４では、複数のＤＤＲ信号用ＩＯセルＣＬｉｏの中のごく一部が示されており、実際には、当該セルは、図２および図１（ａ）から判るように、多数設けられる。同様に、その他信号用ＩＯセルＣＬｉｏ２に関しても、ごく一部が示されている。その他信号用ＩＯセルＣＬｉｏ２は、ＤＤＲコントローラ回路ＤＤＲＣＴＬを除く各種回路ブロック（図示せず）に適宜接続される。また、その他信号用ＩＯセルＣＬｉｏ２は、図１（ｂ）に示した外部端子ＰＮｃにも接続され、配線基板ＢＤ上の配線ＬＮを介して外部端子ＰＮｓに接続される。
当該各種回路ブロック（図示せず）は、特に限定はされないが、シリアル通信機能を担う回路ブロックや、音声・画像出力を制御する回路ブロック等を含む。これらの回路ブロックは、その他信号用ＩＯセルＣＬｉｏ２および外部端子ＰＮｓを介してマザーボード等との間で通信を行う。なお、コントローラデバイスＣＴＬＤＥは、特にこのようなＳｏＣに限定されるものではなく、少なくともＤＤＲコントローラ回路ＤＤＲＣＴＬおよびＤＤＲ信号用ＩＯセルＣＬｉｏを備える構成であればよい。
《電子装置の問題点》
ここで、図２等に示したように、ＬＰＤＤＲ４のメモリチップでは、ＬＰＤＤＲ３等と異なり、制御信号（例えばＣＡ信号）の入力端子（外部端子）ＰＮｍは、チャネルＡ用（例えばＣＡ０＿Ａ信号用）と、チャネルＢ用（ＣＡ０＿Ｂ信号用）が存在する。このため、図４に示したＤＤＲ信号用ＩＯセルＣＬｉｏ（およびそれに接続される外部端子ＰＮｃ）も、通常、２チャネル分設けられる。
その結果、ＤＤＲ信号用ＩＯセルＣＬｉｏおよびそれに接続される外部端子ＰＮｃの数が増大する。特に、図１（ａ）に示したように、複数のメモリデバイスＤＤＲＤＥを制御する場合、２チャネル分のＤＤＲ信号用ＩＯセルＣＬｉｏを各デバイス毎に設ける必要があるため、より顕著に増大が生じる。
さらに、ＤＤＲ信号用ＩＯセルＣＬｉｏの数が増大すると、それに伴い、図４に示した電源用セルＣＬｖおよび接地用セルＣＬｇの数も増大する。すなわち、一般的に、電源用セルＣＬｖおよび接地用セルＣＬｇは、ｎ個のＩＯセルに対して設けられ、このｎの値は、対象となるＩＯセルの動作速度が高くなるほど小さくなる。ＬＰＤＤＲ４では、８００ＭＨｚ〜１６００ＭＨｚといった高速なＣＫ信号が用いられるため、ｎの値は小さい（図４の例ではｎ＝１）。このため、ＤＤＲ信号用ＩＯセルＣＬｉｏが増大すると、電源用セルＣＬｖおよび接地用セルＣＬｇも飛躍的に増大し得る。
これらの結果、コントローラデバイスＣＴＬＤＥ（すなわち半導体チップ）のチップサイズの増大やコストの増大が生じ得る。また、コントローラデバイスＣＴＬＤＥの消費電力も増大する恐れがある。さらに、配線基板ＢＤの配線ＬＮも複雑化し得る。そこで、以下に示すような方式を用いることが有益となる。
《電子装置の内部接続構成》
図５は、図１の電子装置において、コントローラデバイスとメモリデバイスとの間の主要な接続構成の一例を示す概略図である。本実施の形態１では、図５に示すように、コントローラデバイスＣＴＬＤＥと、メモリデバイスＤＤＲＤＥにおける２チャネル分のＣＡ信号とを１：２で接続し、さらに、コントローラデバイスＣＴＬＤＥと、メモリデバイスＤＤＲＤＥにおける２チャネル分のＣＫＥ信号とを１：２で接続する。
具体的に説明すると、コントローラデバイスＣＴＬＤＥは、チャネルＡ，Ｂ共通のＣＡｘ信号を出力する外部端子（出力端子）ＰＮｃ（ＣＡｘ）と、当該外部端子に接続されるＤＤＲ信号用ＩＯセルＣＬｉｏとを備える。当該ＤＤＲ信号用ＩＯセルＣＬｉｏは、外部端子ＰＮｃ（ＣＡｘ）を駆動するドライバ回路ＤＶｃ［ｘ］を備える。一方、メモリデバイスＤＤＲＤＥは、ＣＡｘ＿Ａ信号用の外部端子（入力端子）ＰＮｍ（ＣＡｘ＿Ａ）と、ＣＡｘ＿Ｂ信号用の外部端子（入力端子）ＰＮｍ（ＣＡｘ＿Ｂ）と、外部端子ＰＮｍ（ＣＡｘ＿Ａ），ＰＮｍ（ＣＡｘ＿Ｂ）に入力される信号をそれぞれ受信するレシーバ回路ＲＶｃ［ｘ］＿Ａ，ＲＶｃ［ｘ］＿Ｂとを備える。
外部端子ＰＮｍ（ＣＡｘ＿Ａ），ＰＮｍ（ＣＡｘ＿Ｂ）は、図１（ａ）等に示した配線基板ＢＤ上の配線ＬＮを介して外部端子ＰＮｃ（ＣＡｘ）に共通に接続される。ここで、図５に示したＣＡｘ等の「ｘ」は、図２等に示したチャネルＡ，Ｂそれぞれの６個のＣＡ信号（ＣＡ０〜ＣＡ５信号）に対応して０〜５の値を採る。すなわち、実際には、ドライバ回路ＤＶｃ［ｘ］および外部端子ＰＮｃ（ＣＡｘ）は、６セット設けられ、外部端子ＰＮｍ（ＣＡｘ＿Ａ），ＰＮｍ（ＣＡｘ＿Ｂ）およびレシーバ回路ＲＶｃ［ｘ］＿Ａ，ＲＶｃ［ｘ］＿Ｂも、６セット設けられる。
例えば、ｘ＝０の場合、ドライバ回路ＤＶｃ［０］は、外部端子ＰＮｃ（ＣＡ０）にＣＡ０信号を出力する。外部端子ＰＮｍ（ＣＡ０＿Ａ）および外部端子ＰＮｍ（ＣＡ０＿Ｂ）には、当該ＣＡ０信号が、それぞれ、図２等に示したＣＡ０＿Ａ信号およびＣＡ０＿Ｂ信号として入力される。レシーバ回路ＲＶｃ［０］＿Ａは、当該ＣＡ０＿Ａ信号を受信し、レシーバ回路ＲＶｃ［０］＿Ｂは、当該ＣＡ０＿Ｂ信号を受信する。レシーバ回路ＲＶｃ［０］＿Ａは、図２に示したメモリユニットＭＥＭＵ＿Ａ内のレシーバ回路ＲＶｃ［０］に該当し、レシーバ回路ＲＶｃ［０］＿Ｂは、メモリユニットＭＥＭＵ＿Ｂ内のレシーバ回路ＲＶｃ［０］（図示せず）に該当する。
このように、メモリデバイスＤＤＲＤＥの２個の外部端子ＰＮｍ（ＣＡｘ＿Ａ），ＰＮｍ（ＣＡｘ＿Ｂ）を、コントローラデバイスＣＴＬＤＥの１個の外部端子ＰＮｃ（ＣＡｘ）に共通接続することで、コントローラデバイスＣＴＬＤＥにおける端子数およびＤＤＲ信号用ＩＯセルＣＬｉｏを削減することが可能になる。ただし、単純に共通接続しただけでは、波形品質を十分に確保できない恐れがある。そこで、本実施の形態１では、図２等で説明した終端抵抗（ＯＤＴ）の設定を工夫する。
まず、図５に示すように、コントローラデバイスＣＴＬＤＥ内のドライバ回路ＤＶｃ［ｘ］の駆動インピーダンスＺｓは、ＲΩに設計され、これと整合するように、配線（伝送線路）ＬＮの特性インピーダンスＺ０も、例えばＲΩに設計される。一方、メモリデバイスＤＤＲＤＥの外部端子ＰＮｍ（ＣＡｘ＿Ａ）には、スイッチＳＷｃ＿Ａを介して当該外部端子を終端する終端抵抗Ｒｃｔ＿Ａが接続される。同様に、外部端子ＰＮｍ（ＣＡｘ＿Ｂ）にも、スイッチＳＷｃ＿Ｂを介して当該外部端子を終端する終端抵抗Ｒｃｔ＿Ｂが接続される。スイッチＳＷｃ＿Ａおよび終端抵抗Ｒｃｔ＿Ａは、図２に示したメモリユニットＭＥＭＵ＿Ａ内のスイッチＳＷｃおよび終端抵抗Ｒｃｔに該当し、スイッチＳＷｃ＿Ｂおよび終端抵抗Ｒｃｔ＿Ｂは、メモリユニットＭＥＭＵ＿Ｂ内のスイッチＳＷｃおよび終端抵抗Ｒｃｔ（図示せず）に該当する。
ここで、終端抵抗Ｒｃｔ＿Ａ，Ｒｃｔ＿Ｂの合成抵抗値は、ドライバ回路ＤＶｃ［ｘ］の駆動インピーダンス（ＲΩ）と同等となるように定められる。あるいは、当該合成抵抗値は、配線ＬＮの特性インピーダンス（例えばＲΩ）に整合するように定められる。終端抵抗Ｒｃｔ＿Ａ，Ｒｃｔ＿Ｂの抵抗値は、ＬＰＤＤＲ４の場合、同一の値に設定されるため、この例では、共に（２×Ｒ）Ωに設定される。必ずしも限定はされないが、ＲΩは４０Ωであり、これに応じて、終端抵抗Ｒｃｔ＿Ａ，Ｒｃｔ＿Ｂの抵抗値は、共に８０Ωに設定される。ＲΩを４０Ωとすることで、各種信号の電気的特性を踏まえたチップ設計および基板設計を、比較的容易に行うことができる。
図２のＯＤＴ制御回路ＯＤＴＣＴＬは、コントローラデバイスＣＴＬＤＥから外部端子ＰＮｍを介して入力されたモードレジスタ設定に応じて、終端抵抗Ｒｃｔ＿Ａ，Ｒｃｔ＿Ｂの抵抗値を８０Ω等に設定する。また、例えば、図２に示したＯＤＴ＿ＣＡ＿Ａ信号およびＯＤＴ＿ＣＡ＿Ｂ信号用の各外部端子ＰＮｍを電源電圧等に接続することで、ＯＤＴ制御回路ＯＤＴＣＴＬは、スイッチＳＷｃ＿Ａ，ＳＷｃ＿Ｂを共にオンに制御する。
このような構成により、外部端子ＰＮｍ（ＣＡｘ＿Ａ），ＰＮｍ（ＣＡｘ＿Ｂ）には、等価的に合成抵抗値ＲΩを持つ終端抵抗が接続されることになる。その結果、波形反射が抑制され、波形品質を十分に確保することが可能になる。なお、ドライバ回路ＤＶｃ［ｘ］の駆動インピーダンス、配線ＬＮの特性インピーダンスおよび終端抵抗Ｒｃｔ＿Ａ，Ｒｃｔ＿Ｂの合成抵抗値は、理想的には、図５に示したように、共にＲΩであることが望ましいが、必ずしもこれに限定されるものではない。
すなわち、実際上、ドライバ回路ＤＶｃ［ｘ］では、駆動能力等に伴うチップ設計上の制約が生じ、配線基板ＢＤでも、配線パターンの引き回しや配線幅等に伴う基板設計上の制約が生じる。この場合、ドライバ回路ＤＶｃ［ｘ］の駆動インピーダンスや、配線ＬＮの特性インピーダンスを必ずしもＲΩに設計できるとは限らない。したがって、終端抵抗Ｒｃｔ＿Ａ，Ｒｃｔ＿Ｂの合成抵抗値は、ドライバ回路ＤＶｃ［ｘ］の駆動インピーダンスや配線ＬＮの特性インピーダンスと必ずしも同一である必要はなく、同等であればよい。言い換えれば、終端抵抗Ｒｃｔ＿Ａ，Ｒｃｔ＿Ｂの合成抵抗値は、実質的にインピーダンス整合が取れるように定められればよい。
具体的には、例えば、終端抵抗Ｒｃｔ＿Ａ，Ｒｃｔ＿Ｂの合成抵抗値が配線ＬＮの特性インピーダンスに対して±２５％の誤差を持つ場合、外部端子ＰＮｍ（ＣＡｘ＿Ａ），ＰＮｍ（ＣＡｘ＿Ｂ）において、入射波の１０％〜１５％程度の反射波しか生じない。したがって、終端抵抗Ｒｃｔ＿Ａ，Ｒｃｔ＿Ｂの合成抵抗値は、ドライバ回路ＤＶｃ［ｘ］の駆動インピーダンス（または配線ＬＮの特性インピーダンス）の例えば±２５％程度の範囲であれば、当該インピーダンスと同等と言える。また、より望ましくは、当該合成抵抗値は、ドライバ回路ＤＶｃ［ｘ］の駆動インピーダンス（または配線ＬＮの特性インピーダンス）の例えば±１５％程度の範囲であればよい。この場合、反射波は、入射波の７％程度となる。
また、図５において、コントローラデバイスＣＴＬＤＥは、さらに、チャネルＡ，Ｂ共通のＣＫＥ０信号を出力する外部端子ＰＮｃ（ＣＫＥ０）と、当該外部端子に接続されるＤＤＲ信号用ＩＯセルＣＬｉｏとを備える。当該ＤＤＲ信号用ＩＯセルＣＬｉｏは、外部端子ＰＮｃ（ＣＫＥ０）を駆動するドライバ回路ＤＶｃｅ０を備える。一方、メモリデバイスＤＤＲＤＥは、さらに、図２に示したようなＣＫＥ０＿Ａ信号用の外部端子ＰＮｍ（ＣＫＥ０＿Ａ）およびＣＫＥ０＿Ｂ信号用の外部端子ＰＮｍ（ＣＫＥ０＿Ｂ）と、外部端子ＰＮｍ（ＣＫＥ０＿Ａ），ＰＮｍ（ＣＫＥ０＿Ｂ）に入力される信号をそれぞれ受信するレシーバ回路ＲＶｃｅ＿Ａ，ＲＶｃｅ＿Ｂとを備える。
外部端子ＰＮｍ（ＣＫＥ０＿Ａ），ＰＮｍ（ＣＫＥ０＿Ｂ）は、図１（ａ）等に示した配線基板ＢＤ上の配線ＬＮを介して外部端子ＰＮｃ（ＣＫＥ０）に共通に接続される。レシーバ回路ＲＶｃｅ＿Ａは、図２に示したメモリユニットＭＥＭＵ＿Ａ内のレシーバ回路ＲＶｃｅに該当し、レシーバ回路ＲＶｃｅ＿Ｂは、メモリユニットＭＥＭＵ＿Ｂ内のレシーバ回路ＲＶｃｅ（図示せず）に該当する。これにより、コントローラデバイスＣＴＬＤＥにおける端子数およびＤＤＲ信号用ＩＯセルＣＬｉｏを更に削減することが可能になる。なお、ＣＫＥ信号に関しては、特に波形品質は要求されないため、単純に１：２で接続すればよい。
《本実施の形態１の主要な効果》
以上、本実施の形態１の電子装置を用いることで、代表的には、電子装置内の半導体装置（すなわちコントローラデバイスＣＴＬＤＥ）において、端子数の削減が実現可能になる。具体的には、図１（ａ）および図２を例とすると、１個のメモリデバイスＤＤＲＤＥに関して、ＣＡ信号に伴う６個の外部端子ＰＮｃとＣＫＥ信号に伴う１個の外部端子ＰＮｃを削減でき、４個のメモリデバイスＤＤＲＤＥでは計２８個の外部端子ＰＮｃを削減できる。
その結果、前述したように、当該外部端子ＰＮｃに加えて、ＤＤＲ信号用ＩＯセルＣＬｉｏ、電源用セルＣＬｖおよび接地用セルＣＬｇを削減することができ、チップサイズの低減やコストの低減が実現可能になる。また、コントローラデバイスＣＴＬＤＥの消費電力の低減や、配線基板ＢＤ上の配線ＬＮの簡素化も可能となる。さらに、このような効果を、ＣＡ信号の波形品質を十分に確保した上で得ることができる。
なお、ここでは、各メモリデバイスＤＤＲＤＥに１ランク（すなわち１個）のメモリチップが搭載される場合を例に説明を行った。一方、２ランク（すなわち２個）のメモリチップが搭載される場合には、例えば、いずれか一方のメモリチップに対して図５に示したような終端抵抗の設定を行い、他方のメモリチップに対しては、モードレジスタ設定によって終端抵抗が接続されないようにすればよい。
（実施の形態２）
《配線基板の主要部の構成》
図６は、本発明の実施の形態２による電子装置において、配線基板の主要部の概略的なレイアウト構成例を示す平面図である。図６では、代表的に、実施の形態１で説明した外部端子ＰＮｍ（ＣＡ０＿Ａ）および外部端子ＰＮｍ（ＣＡ０＿Ｂ）周りのレイアウト構成例が示されている。図５に示したように、外部端子ＰＮｍ（ＣＡ０＿Ａ），外部端子ＰＮｍ（ＣＡ０＿Ｂ）は、配線基板ＢＤ上の配線ＬＮを介して外部端子ＰＮｃ（ＣＡ０）に共通に接続される。
当該配線ＬＮは、図６に示すように、外部端子（出力端子）ＰＮｃ（ＣＡ０）から延伸する配線ＬＮ１を分岐して外部端子（入力端子）ＰＮｍ（ＣＡ０＿Ａ）および外部端子（入力端子）ＰＮｍ（ＣＡ０＿Ｂ）にそれぞれ接続するＴ分岐トポロジで構成される。そして、当該分岐後の配線ＬＮ２の特性インピーダンスは、分岐前の配線ＬＮ１の特性インピーダンスよりも大きくなっている。具体的には、分岐後の配線ＬＮ２の配線幅Ｗ２は、分岐前の配線ＬＮ１の配線幅Ｗ１よりも狭くなっている。
なお、ここでは、ＣＡ０＿Ａ／ＣＡ０＿Ｂ信号を例としたが、その他のＣＡ信号（すなわちＣＡ１＿Ａ／ＣＡ１＿Ｂ〜ＣＡ５＿Ａ／ＣＡ５＿Ｂ信号）に関しても同様である。また、ＣＫＥ信号に関しては、特に図６に示したようなレイアウト構成例を用いる必要はなく、例えば、配線幅が等しいＴ分岐トポロジや、あるいは、その他の配線トポロジを用いてもよい。
ここで、図６に対する第１の比較例として、例えば、図７（ａ）に示すような配線トポロジを用いることが考えられる。図７（ａ）は、図５および図６の比較例として検討した配線トポロジの構成例を示す概略図であり、図７（ｂ）は、図７（ａ）に対する検証結果の一例を示す波形図である。図７（ａ）に示す配線トポロジは、フライバイトポロジと呼ばれ、例えば、外部端子ＰＮｃ（ＣＡ０）からの配線を外部端子ＰＮｍ（ＣＡ０＿Ａ）を介して外部端子ＰＮｍ（ＣＡ０＿Ｂ）に接続するようなトポロジとなる。
このようなフライバイトポロジを用いる場合、実施の形態１の方式と異なり、例えば、外部端子ＰＮｍ（ＣＡ０＿Ｂ）にＲΩの終端抵抗が接続され、外部端子ＰＮｍ（ＣＡ０＿Ａ）には終端抵抗が接続されない構成となる。しかし、このようなフライバイトポロジを用いた場合、図７（ｂ）に示されるように、遠端側の外部端子ＰＮｍ（ＣＡ０＿Ｂ）において、十分な波形品質を確保できない場合がある。これは、例えば、外部端子ＰＮｍ（ＣＡ０＿Ａ）とレシーバ回路ＲＶｃ［０］＿Ａとの間の内部配線が影響している可能性が考えられる。
そこで、本実施の形態２では、Ｔ分岐トポロジを用い、実施の形態１で述べたように、２個の外部端子の合成抵抗値によって終端を行う方式を用いる。図８は、図６に対する検証結果の一例を示す波形図である。図８では、図６に対する第２の比較例として、図６における配線ＬＮ１の配線幅Ｗ１と配線ＬＮ２の配線幅Ｗ２とが等しい場合の波形も併せて示されている。配線幅Ｗ１と配線幅Ｗ２とが等しい場合、図８に示されるように、十分な波形品質を確保できない恐れがある。
具体的には、ＬＰＤＤＲ４では、波形の傾きに対する規定（Ｓｌｅｗ Ｓｐｅｃ）が有り、配線幅Ｗ１と配線幅Ｗ２とが等しい場合、当該規定を満たせない恐れがある。そこで、本実施の形態２では、前述したように、配線幅Ｗ１＞配線幅Ｗ２となるように構成する。これによって、図８に示されるように、十分な波形品質を確保することが可能になる。
図９は、図６に対応する等価回路の構成例を示す概略図である。図６に示すように、配線ＬＮ１と配線ＬＮ２の分岐点と、外部端子ＰＮｍ（ＣＡ０＿Ａ），ＰＮｍ（ＣＡ０＿Ｂ）のそれぞれとの間には、図３に示したパッケージの端子配置に基づき、実際にはある程度の距離が存在する。各端子の行方向のピッチは、０．６５ｍｍであり、この場合、例えば、分岐点と外部端子ＰＮｍ（ＣＡ０＿Ａ）との間には、２ｍｍを超える距離が存在する。この距離によって、分岐点と外部端子ＰＮｍ（ＣＡ０＿Ａ），ＰＮｍ（ＣＡ０＿Ｂ）のそれぞれとの間の配線ＬＮ２には、伝送線路としての特性が見え、配線ＬＮ１と分岐した配線ＬＮ２との間にインピーダンス不整合が生じる場合がある。
一方、図９に示すように、この配線ＬＮ２の特性インピーダンスＺ０がＲΩよりも大きく、理想的には、（２×Ｒ）Ωの場合、原理上は、配線ＬＮ１と分岐した配線ＬＮ２との間は、インピーダンス整合する。そのためには、図６に示したように、配線幅Ｗ１＞配線幅Ｗ２となるように構成すればよい。ただし、配線幅には、通常、基板設計の制約等による最小線幅が存在するため、配線幅Ｗ２は、特性インピーダンスが（２×Ｒ）Ωとなるように定められるとは限らず、実際上、（２×Ｒ）Ωに近づくように定められる。
以上、本実施の形態２の電子装置を用いることで、実施の形態１で述べた各種効果に加えて、波形品質の更なる向上が実現可能になる。
（実施の形態３）
《電子装置の内部接続構成》
図１０は、本発明の実施の形態３による電子装置において、図１におけるコントローラデバイスとメモリデバイスとの間の主要な接続構成の一例を示す概略図である。図５に示したように、ＣＡ信号およびＣＫＥ信号のそれぞれは、コントローラデバイス：メモリデバイス（２チャネル分）が１：２で接続されるのに対して、図１０に示すように、ＣＳ信号およびＣＫ信号のそれぞれは、１：１で接続される。
図１０において、コントローラデバイスＣＴＬＤＥは、図２に示したＣＳ０＿Ａ信号を出力する外部端子（出力端子）ＰＮｃ（ＣＳ０＿Ａ）と、当該外部端子に接続されるＤＤＲ信号用ＩＯセルＣＬｉｏとを備える。当該ＤＤＲ信号用ＩＯセルＣＬｉｏは、外部端子ＰＮｃ（ＣＳ０＿Ａ）を駆動するドライバ回路ＤＶｃｓ０＿Ａを備える。同様に、コントローラデバイスＣＴＬＤＥは、図２に示したＣＳ０＿Ｂ信号を出力する外部端子（出力端子）ＰＮｃ（ＣＳ０＿Ｂ）と、ドライバ回路ＤＶｃｓ０＿Ｂを含むＤＤＲ信号用ＩＯセルＣＬｉｏとを備える。
一方、メモリデバイスＤＤＲＤＥは、ＣＳ０＿Ａ信号用の外部端子（入力端子）ＰＮｍ（ＣＳ０＿Ａ）と、当該外部端子に入力される信号を受信するレシーバ回路ＲＶｃｓ＿Ａとを備える。同様に、メモリデバイスＤＤＲＤＥは、ＣＳ０＿Ｂ信号用の外部端子（入力端子）ＰＮｍ（ＣＳ０＿Ｂ）と、レシーバ回路ＲＶｃｓ＿Ｂとを備える。レシーバ回路ＲＶｃｓ＿Ａは、図２に示したメモリユニットＭＥＭＵ＿Ａ内のレシーバ回路ＲＶｃｓに該当し、レシーバ回路ＲＶｃｓ＿Ｂは、メモリユニットＭＥＭＵ＿Ｂ内のレシーバ回路ＲＶｃｓ（図示せず）に該当する。
外部端子（入力端子）ＰＮｍ（ＣＳ０＿Ａ）は、図１（ａ）等に示した配線基板ＢＤ上の配線ＬＮを介して外部端子（出力端子）ＰＮｃ（ＣＳ０＿Ａ）に接続され、外部端子（入力端子）ＰＮｍ（ＣＳ０＿Ｂ）は、配線基板ＢＤ上の配線ＬＮを介して外部端子（出力端子）ＰＮｃ（ＣＳ０＿Ｂ）に接続される。外部端子ＰＮｍ（ＣＳ０＿Ａ）には、スイッチＳＷｃ＿Ａを介して当該外部端子を終端する終端抵抗Ｒｔｃ＿Ａが接続され、外部端子ＰＮｍ（ＣＳ０＿Ｂ）にも、スイッチＳＷｃ＿Ｂを介して当該外部端子を終端する終端抵抗Ｒｔｃ＿Ｂが接続される。
ここで、ＬＰＤＤＲ４では、図２で述べたように、各種制御信号（ＣＫ信号、ＣＳ信号、ＣＡ信号）における終端抵抗の抵抗値は、共通の値に設定される。このため、当該ＣＳ信号における終端抵抗Ｒｔｃ＿Ａ，Ｒｔｃ＿Ｂのそれぞれの抵抗値は、図５に示したＣＡ信号における終端抵抗Ｒｔｃ＿Ａ，Ｒｔｃ＿Ｂの抵抗値（すなわち、（２×Ｒ）Ω）に等しくなる。また、ドライバ回路ＤＶｃｓ０＿Ａ，ＤＶｃｓ０＿Ｂのそれぞれの駆動インピーダンスは、同一半導体チップ上のＤＤＲ信号用ＩＯセルＣＬｉｏを用いる関係上、通常、図５に示したドライバ回路ＤＶｃ［ｘ］の駆動インピーダンス（すなわちＲΩ）と同等である。
また、コントローラデバイスＣＴＬＤＥは、図２に示したＣＫ＿ｔ＿Ａ／ＣＫ＿ｃ＿Ａ信号を出力する外部端子ＰＮｃ（ＣＫ＿ｔ＿Ａ），ＰＮｃ（ＣＫ＿ｃ＿Ａ）と、当該外部端子に接続されるＤＤＲ信号用ＩＯセルＣＬｉｏとを備える。当該ＤＤＲ信号用ＩＯセルＣＬｉｏは、外部端子ＰＮｃ（ＣＫ＿ｔ＿Ａ），ＰＮｃ（ＣＫ＿ｃ＿Ａ）を差動で駆動する差動型のドライバ回路ＤＶｃｋ＿Ａを備える。同様に、コントローラデバイスＣＴＬＤＥは、図２に示したＣＫ＿ｔ＿Ｂ／ＣＫ＿ｃ＿Ｂ信号を出力する外部端子ＰＮｃ（ＣＫ＿ｔ＿Ｂ），ＰＮｃ（ＣＫ＿ｃ＿Ｂ）と、差動型のドライバ回路ＤＶｃｋ＿Ｂを含むＤＤＲ信号用ＩＯセルＣＬｉｏとを備える。
一方、メモリデバイスＤＤＲＤＥは、ＣＫ＿ｔ＿Ａ／ＣＫ＿ｃ＿Ａ信号用の外部端子ＰＮｍ（ＣＫ＿ｔ＿Ａ），ＰＮｍ（ＣＫ＿ｃ＿Ａ）と、当該外部端子に入力される差動信号を受信する差動型のレシーバ回路ＲＶｃｋ＿Ａとを備える。同様に、メモリデバイスＤＤＲＤＥは、ＣＫ＿ｔ＿Ｂ／ＣＫ＿ｃ＿Ｂ信号用の外部端子ＰＮｍ（ＣＫ＿ｔ＿Ｂ），ＰＮｍ（ＣＫ＿ｃ＿Ｂ）と、差動型のレシーバ回路ＲＶｃｋ＿Ｂとを備える。外部端子ＰＮｍ（ＣＫ＿ｔ＿Ａ），ＰＮｍ（ＣＫ＿ｃ＿Ａ）は、それぞれ、スイッチＳＷｃ＿Ａを介して終端抵抗Ｒｔｃ＿Ａに接続され、外部端子ＰＮｍ（ＣＫ＿ｔ＿Ｂ），ＰＮｍ（ＣＫ＿ｃ＿Ｂ）も、それぞれ、スイッチＳＷｃ＿Ｂを介して終端抵抗Ｒｔｃ＿Ｂに接続される。
ここで、ＣＫ信号に関しては、１：２の接続を用いることも可能であるが、特に高速動作が必要であり、外部負荷を軽くする必要があるため、１：１の接続を用いている。また、ＣＳ信号に関しては、ＬＰＤＤＲ４の各種機能を満たすため、１：１の接続を用いている。なお、図１０では省略されているが、図２および図３に示したＤＱ信号およびＤＱＳ信号や、図２および図３に示されないＤＭＩ信号に関しても、ＬＰＤＤＲ４の各種機能を満たすため、１：１の接続が用いられる。
ただし、このような構成を用いた結果、第１および第２の懸案事項が生じ得る。第１の懸案事項として、ＣＡ信号に対する終端抵抗の抵抗値を（２×Ｒ）Ωに設定した結果、ＣＳ信号およびＣＫ信号においてインピーダンス不整合が生じ得る。第２の懸案事項として、基準電圧Ｖｒｅｆに伴うジッタが生じる恐れがある。後者に関して具体的に説明すると、まず、ＬＰＤＤＲ４では、図２で述べたように、ＣＳ信号用のレシーバ回路ＲＶｃｓと、ＣＡ信号用のレシーバ回路ＲＶｃ［０］〜ＲＶｃ［５］は、共通の基準電圧Ｖｒｅｆを基準として論理レベルを判定する。この際に、この基準電圧Ｖｒｅｆは、トレーニング期間で、自動的に最適値に調整される。
しかし、ＣＳ信号では、終端抵抗の抵抗値は（２×Ｒ）Ωであるのに対して、ＣＡ信号では、終端抵抗の抵抗値は等価的にＲΩとなる。このため、この抵抗値に違いによって、ＣＳ信号の電圧振幅は、ＣＡ信号の電圧振幅よりも大きくなる。その結果、ＣＳ信号に対する基準電圧Ｖｒｅｆの最適値と、ＣＡ信号に対する基準電圧Ｖｒｅｆの最適値との間に乖離が生じ、これがジッタ成分として見えてくる。なお、ＣＫ信号に関しては、基準電圧Ｖｒｅｆを用いない差動信号であるため、このような問題は生じない。
図１１は、本発明の実施の形態３による電子装置において、ＣＳ信号およびＣＡ信号の電圧振幅の一例を示す波形図である。ＬＰＤＤＲ４では、ＬＶＳＴＬ（Low Voltage Swing Terminated Logic）と呼ばれる接地電源電圧ＶＳＳへの終端方式が用いられる。このため、図１１に示されるように、ドライバ回路の駆動電流が同等であるものとして終端抵抗の抵抗値が異なると、接地電源電圧ＶＳＳを基準とする電圧振幅が異なり、これに伴って、基準電圧Ｖｒｅｆの最適値も変動する。
図１１において、ＣＳ信号に対する基準電圧Ｖｒｅｆの最適値はＶｒｅｆ（ｍａｘ）となり、ＣＡ信号に対する基準電圧Ｖｒｅｆの最適値はＶｒｅｆ（ｍｉｎ）となる。図２に示した内部基準電圧生成回路ＶＲＥＦＧは、トレーニング期間で、基準電圧Ｖｒｅｆの値を、Ｖｒｅｆ（ｍａｘ）とＶｒｅｆ（ｍｉｎ）の中間となるＶｒｅｆ（ｍｉｄ）に定める。ただし、この場合、図１１に示されるように、ＣＳ信号とＣＡ信号のそれぞれにおいて、本来の最適な基準電圧Ｖｒｅｆとの間の乖離がジッタ成分として見えてくる。
ここで、前述した第１の懸案事項に対処する方式の一つとして、本実施の形態３の方式と異なり、例えば、終端抵抗の抵抗値を（２×Ｒ）ΩではなくＲΩに設定することが考えられる。具体的には、ＣＡ信号の終端抵抗の抵抗値を合成抵抗値である（（１／２）×Ｒ）Ωに設定する方式か、あるいは、図７（ａ）に示したようなフライバイトポロジを用いる方式が挙げられる。後者の方式を用いると、第２の懸案事項に対処することも可能であるが、図７（ｂ）で述べたように、十分な波形品質を確保できない場合がある。
一方、前者の方式は、ＣＡ信号のインピーダンス整合を犠牲にして、ＣＳ信号およびＣＫ信号のインピーダンス整合を行う方式となる。これに関して、本実施の形態３では、ＣＳ信号およびＣＫ信号では１：１の接続を用いたのに対して、ＣＡ信号では１：２の接続を用いたため、ＣＡ信号の外部負荷が重くなり、特に２ランク構成ではより重くなる。したがって、ＣＡ信号の波形品質を優先的に確保することが重要である。
この観点から、ＣＳ信号およびＣＫ信号のインピーダンス整合を犠牲にしてでも、ＣＡ信号のインピーダンス整合を行うことが有益となる。一方、ＣＳ信号およびＣＫ信号に関しては、１：１の接続が行われることに加えて、コントローラデバイスＣＴＬＤＥ側でインピーダンス整合が行われるため、実際上は、波形品質を十分に確保できるということが、本発明者等の検証によって判明した。
さらに、第１および第２の懸案事項に対処する別の方式として、ＣＳ信号やＣＫ信号を対象に、配線基板ＢＤ上で終端抵抗を付加する方式も考えられる。具体的には、図１０において、例えば、外部端子ＰＮｍ（ＣＳ０＿Ａ）に対し、配線基板ＢＤ上で、接地電源電圧ＶＳＳとの間に（２×Ｒ）Ωの外部抵抗を接続すれば、外部端子ＰＮｍ（ＣＳ０＿Ａ）における終端抵抗の抵抗値は、ＣＡ信号の場合と同様、等価的にＲΩとなる。
ただし、本発明者等の検証によると、ＣＳ信号やＣＫ信号では、このような方式を用いずととも、特に問題が生じないことが判明した。すなわち、インピーダンス整合によってＣＡ信号の波形品質を確保し、１：１の接続によってＣＳ信号およびＣＫ信号の波形品質を確保することで、図１１に示したように、基準電圧Ｖｒｅｆに伴うジッタ成分は生じるものの、波形品質に伴うジッタ成分を低減することができる。その結果、全体としてジッタ成分が十分に許容範囲となることが判明した。
以上、本実施の形態３の電子装置を用いることで、実施の形態１および２で述べた各種効果に加えて、さらに、外部の終端抵抗を設けずとも、十分な波形品質を確保することが可能になる。その結果、電子装置の小型化、低コスト化が実現可能になる。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能である。例えば、前述した実施の形態は、本発明を分かり易く説明するために詳細に説明したものであり、必ずしも説明した全ての構成を備えるものに限定されるものではない。また、ある実施の形態の構成の一部を他の実施の形態の構成に置き換えることが可能であり、また、ある実施の形態の構成に他の実施の形態の構成を加えることも可能である。また、各実施の形態の構成の一部について、他の構成の追加・削除・置換をすることが可能である。
例えば、ここでは、ＬＰＤＤＲ４のメモリデバイスＤＤＲＤＥと、そのコントローラデバイスＣＴＬＤＥとを搭載した電子装置（ＳｉＰ）を例に説明を行ったが、必ずしもこれに限定されない。すなわち、本実施の形態の方式は、１個の出力端子を備えたデバイス（半導体装置）と、それに共通接続可能な２個の入力端子を備えたデバイス（半導体装置）との間のインピーダンス整合方式として、各種電子装置に適用することが可能である。
ＢＤ 配線基板
ＤＤＲＤＥ メモリデバイス
ＣＴＬＤＥ コントローラデバイス
ＬＮ 配線
ＰＮ 外部端子
Ｒｔｃ，Ｒｔｄ 終端抵抗
ＳＷｃ，ＳＷｄ スイッチ
ＲＶ レシーバ回路
ＤＶ ドライバ回路
ＶＲＥＦＧ 内部基準電圧生成回路
ＣＭＤＬＯＧ コマンドロジック回路
ＲＤＥＣ ロウデコーダ回路
ＣＤＥＣ カラムデコーダ回路
ＳＡＢ センスアンプ回路
ＭＡＲＹ メモリアレイ
ＢＫ バンク
ＩＯＣＴＬ 入出力制御回路
ＯＤＴＣＴＬ ＯＤＴ制御回路
ＯＣＴＬ 出力制御回路
ＩＣＴＬ 入力制御回路
ＭＥＭＵ メモリユニット
ＩＯＬ ＩＯ線
ＣＬ セル
ＭＬｖ 電源配線
ＭＬｇ 接地配線
ＤＤＲＣＴＬ ＤＤＲコントローラ回路
ＣＰＵ 演算処理回路

Claims (20)

  1. 第１入力端子と第２入力端子とを備える第１半導体装置と、
    第１出力端子と、前記第１出力端子を駆動する第１ドライバ回路とを備える第２半導体装置と、
    前記第１半導体装置と前記第２半導体装置とを搭載する配線基板と、
    前記第１入力端子を終端する第１終端抵抗と、
    前記第２入力端子を終端する第２終端抵抗と、
    を有する電子装置であって、
    前記第１入力端子と前記第２入力端子は、前記配線基板上の第１配線を介して前記第１出力端子に共通に接続され、
    前記第１終端抵抗と前記第２終端抵抗の合成抵抗値は、前記第１ドライバ回路の駆動インピーダンスと同等である、
    電子装置。
  2. 請求項１記載の電子装置において、
    前記第１終端抵抗の抵抗値は、前記第２終端抵抗の抵抗値に等しい、
    電子装置。
  3. 請求項２記載の電子装置において、
    前記第１半導体装置は、さらに、第１メモリアレイと第２メモリアレイとを有し、
    前記第１入力端子は、前記第１メモリアレイへのアクセス命令が入力される端子であり、
    前記第２入力端子は、前記第２メモリアレイへのアクセス命令が入力される端子である、
    電子装置。
  4. 請求項３記載の電子装置において、
    前記第１メモリアレイおよび前記第２メモリアレイは、第１半導体チップに形成され、
    前記第１終端抵抗および前記第２終端抵抗は、前記第１半導体チップに形成される、
    電子装置。
  5. 請求項４記載の電子装置において、
    前記第１半導体チップは、ＬＰＤＤＲ（Low Power Double Data Rate）のメモリチップであり、
    前記第１入力端子および前記第２入力端子は、ＣＡ（Command Address）信号が入力される端子である、
    電子装置。
  6. 請求項５記載の電子装置において、
    前記第１終端抵抗および前記第２終端抵抗のそれぞれの抵抗値は、８０Ωである、
    電子装置。
  7. 請求項５記載の電子装置において、
    前記第１半導体装置は、さらに、
    前記第１メモリアレイおよび前記第２メモリアレイへのＣＳ（Chip Select）信号がそれぞれ入力される第３入力端子および第４入力端子と、
    前記第３入力端子および前記第４入力端子をそれぞれ終端する第３終端抵抗および第４終端抵抗と、
    を有し、
    前記第２半導体装置は、さらに、
    第２出力端子および第３出力端子と、
    前記第２出力端子および前記第３出力端子をそれぞれ駆動する第２ドライバ回路および第３ドライバ回路と、
    を有し、
    前記第３入力端子は、前記配線基板上の第２配線を介して前記第２出力端子に接続され、
    前記第４入力端子は、前記配線基板上の第３配線を介して前記第３出力端子に接続される、
    電子装置。
  8. 請求項７記載の電子装置において、
    前記第３終端抵抗および前記第４終端抵抗のそれぞれの抵抗値は、前記第１終端抵抗の抵抗値に等しく、
    前記第２ドライバ回路および前記第３ドライバ回路のそれぞれの駆動インピーダンスは、前記第１ドライバ回路の駆動インピーダンスと同等である、
    電子装置。
  9. 請求項２記載の電子装置において、
    前記第１配線は、前記第１出力端子から延伸する配線を分岐して前記第１入力端子および前記第２入力端子にそれぞれ接続するＴ分岐トポロジで構成され、
    前記分岐後の配線の特性インピーダンスは、前記分岐前の配線の特性インピーダンスよりも大きい、
    電子装置。
  10. 第１入力端子と第２入力端子とを備える第１半導体装置と、
    第１出力端子を備える第２半導体装置と、
    前記第１半導体装置と前記第２半導体装置とを搭載する配線基板と、
    前記第１入力端子を終端する第１終端抵抗と、
    前記第２入力端子を終端する第２終端抵抗と、
    を有する電子装置であって、
    前記第１入力端子と前記第２入力端子は、前記配線基板上の第１配線を介して前記第１出力端子に共通に接続され、
    前記第１終端抵抗と前記第２終端抵抗の合成抵抗値は、前記第１配線の特性インピーダンスに整合するように定められる、
    電子装置。
  11. 請求項１０記載の電子装置において、
    前記第１終端抵抗の抵抗値は、前記第２終端抵抗の抵抗値に等しい、
    電子装置。
  12. 請求項１１記載の電子装置において、
    前記第１半導体装置は、さらに、第１メモリアレイと第２メモリアレイとを有し、
    前記第１入力端子は、前記第１メモリアレイへのアクセス命令が入力される端子であり、
    前記第２入力端子は、前記第２メモリアレイへのアクセス命令が入力される端子である、
    電子装置。
  13. 請求項１２記載の電子装置において、
    前記第１メモリアレイおよび前記第２メモリアレイは、第１半導体チップに形成され、
    前記第１終端抵抗および前記第２終端抵抗は、前記第１半導体チップに形成される、
    電子装置。
  14. 請求項１３記載の電子装置において、
    前記第１半導体チップは、ＬＰＤＤＲ（Low Power Double Data Rate）のメモリチップであり、
    前記第１入力端子および前記第２入力端子は、ＣＡ（Command Address）信号が入力される端子である、
    電子装置。
  15. 請求項１１記載の電子装置において、
    前記第１配線は、前記第１出力端子から延伸する配線を分岐して前記第１入力端子および前記第２入力端子にそれぞれ接続するＴ分岐トポロジで構成され、
    前記分岐後の配線の特性インピーダンスは、前記分岐前の配線の特性インピーダンスよりも大きい、
    電子装置。
  16. 第１入力端子、第２入力端子、第３入力端子および第４入力端子を備える第１半導体装置と、
    第１出力端子、第２出力端子および第３出力端子を備える第２半導体装置と、
    前記第１半導体装置と前記第２半導体装置とを搭載する配線基板と、
    前記第１入力端子、前記第２入力端子、前記第３入力端子および前記第４入力端子をそれぞれ終端する第１終端抵抗、第２終端抵抗、第３終端抵抗および第４終端抵抗と、
    を有する電子装置であって、
    前記第１入力端子と前記第２入力端子は、前記配線基板上の第１配線を介して前記第１出力端子に共通に接続され、
    前記第３入力端子は、前記配線基板上の第２配線を介して前記第２出力端子に接続され、
    前記第４入力端子は、前記配線基板上の第３配線を介して前記第３出力端子に接続され、
    前記第１終端抵抗、前記第２終端抵抗、前記第３終端抵抗および前記第４終端抵抗は、共に第１抵抗値を備え、
    前記第１配線、前記第２配線および前記第３配線のそれぞれの特性インピーダンスは同等であり、
    前記第１抵抗値は、前記第１終端抵抗と前記第２終端抵抗の合成抵抗値が前記第１配線の特性インピーダンスと整合するように定められる、
    電子装置。
  17. 請求項１６記載の電子装置において、
    前記第１半導体装置は、さらに、第１メモリアレイと第２メモリアレイとを有し、
    前記第１入力端子および前記第３入力端子は、前記第１メモリアレイへのアクセス命令が入力される端子であり、
    前記第２入力端子および前記第４入力端子は、前記第２メモリアレイへのアクセス命令が入力される端子である、
    電子装置。
  18. 請求項１７記載の電子装置において、
    前記第１メモリアレイおよび前記第２メモリアレイは、同一のＬＰＤＤＲ（Low Power Double Data Rate）のメモリチップに形成され、
    前記第１終端抵抗、前記第２終端抵抗、前記第３終端抵抗および前記第４終端抵抗は、前記メモリチップに形成される、
    電子装置。
  19. 請求項１８記載の電子装置において、
    前記第１入力端子および前記第２入力端子は、ＣＡ（Command Address）信号が入力される端子であり、
    前記第３入力端子および前記第４入力端子は、ＣＳ（Chip Select）信号が入力される端子である、
    電子装置。
  20. 請求項１６記載の電子装置において、
    前記第１配線は、前記第１出力端子から延伸する配線を分岐して前記第１入力端子および前記第２入力端子にそれぞれ接続するＴ分岐トポロジで構成され、
    前記分岐後の配線の特性インピーダンスは、前記分岐前の配線の特性インピーダンスよりも大きい、
    電子装置。
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