JP2011186635A - メモリシステム - Google Patents

Abstract

【課題】増設メモリを含むメモリシステムの、アドレス信号、及び、コマンド信号の波形品質を保つメモリシステムを提供すること。
【解決手段】直列に配置されるメモリコントローラと第１のメモリとメモリ用ソケットとの間に設けられる信号切替スイッチと、前記信号切替スイッチから分岐する終端抵抗と、
前記メモリ用ソケットに第２のメモリが挿入されない場合に、前記第１のメモリから前記メモリコントローラとは異なる方向への接続を、前記終端抵抗に接続する、前記信号切替スイッチの切替を行う、接続切替手段と、を有するメモリシステム。
【選択図】図２

Description

本発明は、メモリシステムに関する。

従来から、メモリシステムにおける主要デバイスであるＤＤＲメモリにおいて、高速な信号を扱う際にも波形品質を保つための技術がある。特に、データ信号は、制御信号に比べて、高速で動作するため、波形品質を保つ仕組みとしてＯＤＴ（Ｏｎ Ｄｉｅ Ｔｅｒｍｉｎａｔｉｏｎ）が、ＤＤＲ２規格等に組み込まれている。

また、データ信号よりも動作速度が遅い制御信号の波形品質を保つために、例えば、特許第４１７３９７０号公報（特許文献１）には、アドレス信号、及び、コマンド信号をモジュール別に個別に分配することにより、分岐を無くし、波形の歪みを小さくするメモリシステム等の発明が開示されている。

また、例えば、ＤＤＲ３規格に、Ｆｌｙ−Ｂｙ Ｔｏｐｏｌｏｇｙ技術が含まれている。なお、Ｔｏｐｏｌｏｇｙとは、接続形態の模式を表し、例えば、ＤＲＡＭとメモリコントローラとの接続を示す際に用いられる。

Ｆｌｙ−Ｂｙ Ｔｏｐｏｌｏｇｙでは、複数のメモリの、アドレス信号、コマンド信号、及び、クロック信号の接続を、Ｔ−Ｂｒａｎｃｈ接続ではなく、一筆書きの接続にする。これにより、波形品質にとって大きな影響のある反射を取り除いて、よい波形品質にする。

しかしながら、上記特許文献１に開示のメモリシステム等の発明では、メモリを増設する際の、アドレス信号、及び、コマンド信号の波形品質を保つことについては、考慮されていない。

本発明は、上記の点に鑑みて、これらの問題を解消するために発明されたものであり、増設メモリを含むメモリシステムの、アドレス信号、及び、コマンド信号の波形品質を保つメモリシステムを提供することを目的としている。

上記目的を達成するために、本発明のメモリシステムは次の如き構成を採用した。メモリコントローラに接続される第１のメモリと、前記第１のメモリと信号切替スイッチを挟んで接続されるメモリ用ソケットと、前記信号切替スイッチから分岐する終端抵抗と、前記メモリ用ソケットに第２のメモリが挿入されない場合に、前記第１のメモリから前記メモリコントローラとは異なる方向への接続を、前記終端抵抗に接続する、前記信号切替スイッチの切替を行う、接続切替手段と、を有する構成とすることができる。

これにより、増設メモリを含むメモリシステムの、アドレス信号、及び、コマンド信号の波形品質を保つメモリシステムを提供することができる。

上記目的を達成するために、本発明のメモリシステムは、また、次の如き構成を採用した。メモリコントローラからの接続が、一以上のバス接続に分岐するメモリシステムであって、前記バス接続は、直列に配置される、バスの接続を制御するバス接続スイッチと、第１のメモリとを有し、前記バス接続毎に、該バス接続が有する第１のメモリに対する、前記メモリコントローラからのアクセスがある場合に、前記バス接続スイッチにより該バスの接続を有効にする切替を行う、バス接続手段を有する構成とすることができる。

上記目的を達成するために、本発明のメモリシステムは、また、次の如き構成を採用した。メモリコントローラからの接続が、一以上のバス接続に分岐するメモリシステムであって、前記バス接続は、直列に配置される、バスの接続を制御するバス接続スイッチと、第１のメモリとを有し、前記バス接続のうちの何れか一のバス接続への接続を有効にするバス切替スイッチにより、前記メモリコントローラと前記バス接続との接続を制御するバス切替手段を有する構成とすることができる。

本発明のメモリシステムによれば、増設メモリを含むメモリシステムの、アドレス信号、及び、コマンド信号の波形品質を保つメモリシステムを提供することが可能になる。

図１は、１バスに２つのＤＲＡＭモジュールが接続される場合の構成例を示す図である。 図２は、本実施形態に係るＤＲＡＭモジュールのＡＤ／ＣＭＤ信号の接続の構成（その１）を示す図である。 図３は、本実施形態に係るＤＲＡＭモジュールのＡＤ／ＣＭＤ信号の接続の構成（その２）を示す図である。 図４は、本実施形態に係るＤＲＡＭモジュールのＡＤ／ＣＭＤ信号の接続の構成（その３）を示す図である。 図５は、本実施形態に係るＤＲＡＭモジュールのＡＤ／ＣＭＤ信号の接続の構成（その４）を示す図である。 図６は、本実施形態に係るＤＲＡＭモジュールのＡＤ／ＣＭＤ信号の接続の構成（その５）を示す図である。

以下の説明において、アドレス信号及びコマンド信号を「ＡＤ／ＣＭＤ系信号」という。また、制御信号とは、アドレス信号、コマンド信号、及び、クロック信号のうちの一以上の信号である。

本実施の形態の説明に先んじて、従来技術について、説明する。ＤＤＲ３対応のＤＩＭＭ規格は、全て、アドレス信号、及び、コマンド信号に関して、Ｆｌｙ−Ｂｙ Ｔｏｐｏｌｏｇｙでの接続で、各ＤＲＡＭを、ほぼ一筆書きで結線し、全てのＤＲＡＭを結線した最後に終端抵抗を設ける。

すなわち、ＤＤＲ３対応のＤＩＭＭ規格は、１つのメモリバスが、ＤＩＭＭ用ソケットに接続されており、そこにＤＩＭＭを挿すことで、ＡＤ／ＣＭＤ系信号は、一筆書きの接続になり、最後に終端抵抗となる。

図１は、１バスに２つのＤＲＡＭモジュールが接続される場合の構成例を示す図である。ＤＲＡＭは、ＰＣや組み込み系の製品の出荷時から全て実装されているものの他に、拡張ＤＩＭＭスロットを有する構成が多い。

図１（ａ）は、１バス−２ＤＩＭＭ規格の構成を示す図である。図１（ａ）の構成では、出荷時に片方のＤＩＭＭを挿入して出荷し、後にもう一方のスロットを用いることにより、より大容量のメモリとして活用することができる。

図１（ｂ）は、１バス−Ｒｅｓｉｄｅｎｔ＋ＤＩＭＭ構成を示す図である。図１（ｂ）の構成では、標準で備えるＤＲＡＭモジュール（Ｒｅｓｉｄｅｎｔメモリ）として、ＤＩＭＭ形式ではなく、基板にそのまま実装するメモリ、すなわち、Ｏｎ Ｂｏｒａｄ メモリを用い、拡張メモリのみ、ＤＩＭＭ用スロットが備えられている。

ＪＥＤＥＣで規定されているＤＩＭＭを使用する場合には、Ｆｌｙ−Ｂｙ ＴｏｐｏｌｏｇｙによりＤＩＭＭが接続される。したがって、１バス−２ＤＩＭＭ接続では、図１（ａ）に示す接続により、１つのバス上に２つの終端抵抗ができる。これにより、波形のＥＹＥが狭まる傾向があり、波形品質が低下する。標準メモリとして、Ｏｎ Ｂｏｒａｄメモリを備える場合でも、図１（ｂ）に示す接続により、波形品質が低下することがある。

以下、本実施の形態を図面に基づき説明する。

〔本実施の形態〕
図２は、本実施形態に係るＤＲＡＭモジュールのＡＤ／ＣＭＤ信号の接続の構成を示す図である。図２の構成は、Ｏｎ Ｂｏｒａｄメモリ１、ＤＩＭＭ接続のＤＩＭＭメモリ２、メモリコントローラ９、信号切替スイッチＳ１、終端抵抗Ｒ１、及び、終端抵抗Ｒ２を有する。図２の標準メモリは、Ｏｎ Ｂｏｒａｄメモリ１、拡張メモリは、ＤＩＭＭメモリ２である。

図２の構成は、Ｏｎ Ｂｏｒａｄメモリ１とＤＩＭＭメモリ２とのＡＤ／ＣＭＤ信号を一筆書きで接続している。さらに、Ｏｎ Ｂｏｒａｄメモリ１とＤＩＭＭメモリ２との間に、終端抵抗Ｒ１への接続とＤＩＭＭメモリ側のＡＤ／ＣＭＤ系信号への接続とを切り替えることができるスイッチ（以下、「信号切替スイッチ」という。）を設ける。

信号切替スイッチＳ１は、例えば、Ｂｕｓスイッチ等である。信号切替スイッチＳ１は、ＤＩＭＭメモリ２の着脱に対応して、スイッチの切り替えを行う。例えば、ＢｕｓスイッチのＤＩＲ信号にディップスイッチを接続し、操作者が、ディップスイッチのＯＮ／ＯＦＦを行うことにより、信号切替スイッチの切替を行う。

より詳細には、Ｏｎ Ｂｏａｒｄメモリ１のみが接続されている場合には、信号切替スイッチを終端抵抗への接続とする。これにより、波形品質を保つ。ＤＩＭＭメモリ２を拡張する際に、操作者がディップスイッチにより、信号切替スイッチＳ１を切り替え、終端抵抗Ｒ１から、ＤＩＭＭメモリ２への接続と切り替えることができる。

また、ＤＩＭＭメモリ２の着脱により変化する信号を用い、ＢｕｓスイッチのＤＩＲＥＣＴＩＯＮ／ＯＥ／ＳＥＬＥＣＴ信号等を切り替えることにより、信号切替スイッチＳ１の制御を行ってもよい。これにより、操作者による切り替え忘れを防止し、切り替えを容易にすることができる。

図２の接続の構成では、拡張時に１バスに２つのＤＲＡＭモジュールを接続し、ＡＤ／ＣＭＤ信号の最後に終端抵抗Ｒ２を設けることにより、波形品質を保つことができる。

図３は、本実施形態に係るＤＲＡＭモジュールのＡＤ／ＣＭＤ信号の接続の構成を示す図である。図３の構成は、Ｏｎ Ｂｏｒａｄメモリ１、ＤＩＭＭ接続のＤＩＭＭメモリ２、メモリコントローラ９、終端抵抗切替スイッチＳ３、終端抵抗Ｒ３、及び、終端抵抗Ｒ４を有する。図３の標準メモリは、Ｏｎ Ｂｏａｒｄメモリ１、拡張メモリは、ＤＩＭＭメモリ２である。

図３の例は、Ｏｎ Ｂｏａｒｄメモリ１とＤＩＭＭメモリ２との間に終端抵抗Ｒ３への分岐を切り替えるスイッチが設けられている。例えば、Ｏｎ Ｂｏａｒｄメモリ１とＤＩＭＭメモリ２との間に、終端抵抗Ｒ３の値を切り替える終端抵抗切替スイッチＳ３を設ける。

例えば、Ｏｎ Ｂｏｒａｄメモリ１とＤＩＭＭメモリ２とが、レイアウト上、大きく離れて配置されている場合、又は、インピーダンスに関して事前検証することにより、Ｏｎ Ｂｏａｒｄメモリ１とＤＩＭＭメモリ２との間に、終端抵抗が必要な場合には、負荷が変わるため、終端抵抗Ｒ３の値が変わる。

そこで、図３のメモリシステムでは、負荷によってＯｎ Ｂｏａｒｄメモリ１とＤＩＭＭメモリ２との間の終端抵抗Ｒ３の値を切り替えるためのスイッチを用いるとよい。このスイッチを、終端抵抗切替スイッチＳ３という。例えば、事前検証の結果、Ｏｎ Ｂｏａｒｄメモリ１とＤＩＭＭメモリ２との間に終端抵抗が必要な場合に、最適な負荷となる終端抵抗Ｒ３の値を選択することができる。

なお、終端抵抗切替スイッチＳ３は、図２の信号切替スイッチと同様に、操作者によるディップスイッチの操作、又は、ＤＩＭＭの着脱により変化する信号を用いる切り替え等により、切り替えられるとよい。

図４は、本実施形態に係るＤＲＡＭモジュールのＡＤ／ＣＭＤ信号の接続の構成を示す図である。図４の構成は、ＤＩＭＭ接続のＤＩＭＭメモリ５、ＤＩＭＭメモリ６、バスＯＮ／ＯＦＦスイッチＳ５、バスＯＮ／ＯＦＦスイッチＳ６、メモリコントローラ９、終端抵抗Ｒ５、及び、終端抵抗Ｒ６を有する。図４の標準メモリは、ＤＩＭＭメモリ５、拡張メモリは、ＤＩＭＭメモリ６である。

図４の接続の構成は、メモリコントローラの近傍で、それぞれのＤＲＡＭモジュールへのＡＤ／ＣＭＤ信号が分岐した直後に、バスをＯＮ／ＯＦＦするスイッチを、バス毎に設ける。このスイッチを、バスＯＮ／ＯＦＦスイッチという。一方のバスには、バスＯＮ／ＯＦＦスイッチＳ５、他方のバスには、バスＯＮ／ＯＦＦスイッチＳ６が設けられる。

標準メモリ用のＤＲＡＭモジュールのみのメモリ構成の場合には、拡張メモリ用のバスのバスＯＮ／ＯＦＦスイッチＳ６は、常にＯＦＦ、標準メモリ用のバスのバスＯＮ／ＯＦＦスイッチＳ５は、常にＯＮにする。これにより、Ｆｌｙ−Ｂｙ Ｔｏｐｏｌｏｇｙによる接続の一筆書きで、最後に終端抵抗Ｒ５を設ける構成が完成するため、波形品質を保つことができる。

拡張メモリのＤＩＭＭメモリ６が挿入された場合には、標準メモリ、拡張メモリのそれぞれにアクセスする際に、アクセスする側のＤＲＡＭモジュールに接続するバス上の、バスＯＮ／ＯＦＦスイッチのみをＯＮにする。これにより、常に一つのバスだけが、Ｆｌｙ−Ｂｙ Ｔｏｐｏｌｏｇｙ接続による一筆書きとなり、最後に、終端抵抗が設けられる構成を実現することができ、波形品質を保つことができる。

なお、バスＯＮ／ＯＦＦスイッチＳ５又はＳ６を制御するために、どのバスにアクセスが行われるかを示す制御信号を用いるとよい。ここで用いる制御信号は、例えば、ＣＳ信号である。これにより、メモリコントローラが１つのメモリバスしか持っていない場合であっても、複数個のＤＲＡＭモジュールを接続して、波形品質を保つことができる。

図５は、本実施形態に係るＤＲＡＭモジュールのＡＤ／ＣＭＤ信号の接続の構成を示す図である。図５の構成は、ＤＩＭＭ接続のＤＩＭＭメモリ７、ＤＩＭＭメモリ８、バス切替スイッチＳ７、メモリコントローラ９、信号切替スイッチＳ１、終端抵抗Ｒ７、及び、終端抵抗Ｒ８を有する。図５の標準メモリは、ＤＩＭＭ接続のＤＩＭＭメモリ７、拡張メモリは、ＤＩＭＭメモリ８である。

図５の接続の構成は、メモリコントローラの近傍のバスが分岐する位置に、それぞれのＤＲＡＭモジュールへのＡＤ／ＣＭＤ信号へのバスを切り替えるバス切替スイッチＳ７を設ける。

図４のバスＯＮ／ＯＦＦスイッチを用いる構成では、スイッチの数が増大し、必要なレイアウト面積の増大、コストの増大が発生する。また、スイッチが増えることにより、レイアウトの制約が増えるため、メモリコントローラからスイッチまでの配線長が長くなると、その箇所が大きなスタブとなり、信号の反射が発生し、波形品質に悪い影響を及ぼす。

そこで、分岐が多い場合には、図５の構成により、バスＯＮ／ＯＦＦスイッチを用いる構成よりも、必要となるスイッチの数が少なく、必要なレイアウト面積の増大やコストの増加を防ぐことができる。

図６は、本実施形態に係るＤＲＡＭモジュールのＡＤ／ＣＭＤ信号の接続の構成を示す図である。図６の構成は、Ｏｎ Ｂｏｒａｄメモリ１３、ＤＩＭＭ接続のＤＩＭＭメモリ１０、Ｏｎ Ｂｏｒａｄメモリ１１、ＤＩＭＭメモリ１２、バスＯＮ／ＯＦＦスイッチＳ９、バスＯＮ／ＯＦＦスイッチＳ１１、メモリコントローラ９、終端抵抗Ｒ９、終端抵抗Ｒ１０、終端抵抗Ｒ１１、及び、終端抵抗Ｒ１２を有する。図６の標準メモリはＯｎ Ｂｏａｒｄメモリ、拡張メモリは、ＤＩＭＭ接続のメモリである。

図６の接続の構成は、１のバス毎に、バスＯＮ／ＯＦＦスイッチ、Ｏｎ Ｂｏａｒｄメモリ、終端抵抗、及び、ＤＩＭＭ接続のソケットを有する。

終端抵抗Ｒ９及び終端抵抗Ｒ１１は、それぞれ、Ｏｎ Ｂｏｒａｄメモリと拡張メモリとの間に設けられる。これらの終端抵抗への接続と、拡張メモリへの接続とは、信号切替スイッチにより、切り替えられる。信号切替スイッチの動作は、図２と同様であるので、ここでは説明を省略する。

バス切替スイッチは、バスの数があまりに多い場合には、メモリコントローラ近傍に配置するレイアウトの実現が難しいことがある。そこで、図６の構成により、バス毎に、バスＯＮ／ＯＦＦスイッチを設け、標準メモリと、ＤＩＭＭメモリとの間に、終端抵抗を設けることにより、バス切替スイッチを用いるよりも、レイアウトが容易になる。

図６の構成により、メモリを大容量化し、かつ、波形品質を保つことができる。

以上、発明を実施するための最良の形態について説明を行ったが、本発明は、この最良の形態で述べた実施の形態に限定されるものではない。本発明の主旨をそこなわない範囲で変更することが可能である。

以上のように、本発明にかかるメモリシステムは、制御信号の波形品質を保つことに有用であり、特に、ＤＤＲメモリに適している。

１、９、１１ Ｏｎ Ｂｏａｒｄメモリ
２、７、８、１０、１２ ＤＩＭＭメモリ
Ｒ１、Ｒ２、Ｒ３、Ｒ４、Ｒ５、Ｒ６、Ｒ７、Ｒ８、Ｒ９、Ｒ１０、Ｒ１１、Ｒ１２ 終端抵抗
Ｓ１ 信号切替スイッチ
Ｓ３ 終端抵抗切替スイッチ
Ｓ５、Ｓ６、Ｓ９、Ｓ１１ バスＯＮ／ＯＦＦスイッチ
Ｓ７ バス切替スイッチ

特許第４１７３９７０号公報

Claims (5)

1. メモリコントローラに接続される第１のメモリと、
   前記第１のメモリと信号切替スイッチを挟んで接続されるメモリ用ソケットと、
   前記信号切替スイッチから分岐する終端抵抗と、
   前記メモリ用ソケットに第２のメモリが挿入されない場合に、前記第１のメモリから前記メモリコントローラとは異なる方向への接続を、前記終端抵抗に接続する、前記信号切替スイッチの切替を行う、接続切替手段と、
   を有することを特徴とするメモリシステム。
2. 前記接続切替手段は、さらに、前記終端抵抗が、異なる複数の抵抗値を有する場合に、前記第１のメモリ及び前記第２のメモリの負荷特性に基づく前記抵抗値の選択を行う前記信号切替スイッチの制御を行うことを特徴とする請求項１記載のメモリシステム。
3. メモリコントローラからの接続が、一以上のバス接続に分岐するメモリシステムであって、
   前記バス接続は、直列に配置される、バスの接続を制御するバス接続スイッチと、第１のメモリとを有し、
   前記バス接続毎に、該バス接続が有する第１のメモリに対する、前記メモリコントローラからのアクセスがある場合に、前記バス接続スイッチにより該バスの接続を有効にする切替を行う、バス接続手段を有することを特徴とするメモリシステム。
4. 前記バス接続は、さらに、前記第１のメモリに続いて接続される、信号切替スイッチ、メモリ用ソケット、及び、前記信号切替スイッチから分岐する終端抵抗を有し、
   前記メモリ用ソケットに第２のメモリが挿入されない場合に、前記第１のメモリから前記メモリコントローラとは異なる方向への接続を、前記終端抵抗に接続する、前記信号切替スイッチの切替を行う、接続切替手段を有することを特徴とする請求項３記載のメモリシステム。
5. メモリコントローラからの接続が、一以上のバス接続に分岐するメモリシステムであって、
   前記バス接続は、直列に配置される、バスの接続を制御するバス接続スイッチと、第１のメモリとを有し、
   前記バス接続のうちの何れか一のバス接続への接続を有効にするバス切替スイッチにより、前記メモリコントローラと前記バス接続との接続を制御するバス切替手段を有することを特徴とするメモリシステム。

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