JP2008102706A5 - メモリ制御回路とメモリ制御方法、及び集積回路と当該メモリ制御回路におけるｏｄｔ制御方法 - Google Patents

メモリ制御回路とメモリ制御方法、及び集積回路と当該メモリ制御回路におけるｏｄｔ制御方法 Download PDF

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本発明は、半導体メモリ装置を制御するメモリ制御回路とメモリ制御方法、及び集積回路と当該メモリ制御回路におけるＯＤＴ制御方法に関し、特にオンダイターミネーション（On-Die Termination）機構を含む半導体メモリデバイスへのアクセスを制御する技術に関するものである。
本願発明の特徴は、複数のメモリデバイスのＯＤＴ制御を的確に実現できるメモリ制御回路とメモリ制御方法、及び集積回路と当該メモリ制御回路におけるＯＤＴ制御方法を提供することにある。

Claims (12)

  1. On-Die Termination（ODT）機構を有する複数のメモリデバイスを接続可能なメモリ制御回路であって、
    前記複数のメモリデバイスの内、アクセス対象のメモリデバイスに対応して前記機構を有効にするか無効にするかを示す情報を前記複数のメモリデバイスのそれぞれに対応して記憶する記憶手段と、
    前記複数のメモリデバイスのアクセス対象のメモリに対応する前記記憶手段に記憶された前記情報に基づいて、前記複数のメモリデバイスのそれぞれの前記機構を制御するＯＤＴ制御手段と、
    を有することを特徴とするメモリ制御回路。
  2. 前記記憶手段は、前記複数のメモリデバイスのそれぞれへのリード、ライトに対してそれぞれ独立に前記情報を記憶することを特徴とする請求項１に記載のメモリ制御回路。
  3. 前記ＯＤＴ制御手段は、前記メモリデバイスへのリードとライトの各アクセスで独立に前記機構を制御することを特徴とする請求項２に記載のメモリ制御回路。
  4. 前記記憶手段は、前記情報をプログラマブルに記憶することを特徴とする請求項１乃至３のいずれか１項に記載のメモリ制御回路。
  5. On-Die Termination（ODT）機構を有する複数のメモリデバイスを接続可能なメモリ制御回路であって、
    バスマスタからのアクセス要求に基づいて、前記メモリデバイスに対するアクセスアドレス及びリード又はライト信号を発生するコマンド発生手段と、
    前記アクセスアドレス及びリード又はライト信号に応じて、前記複数のメモリデバイスのそれぞれの前記機構を制御するＯＤＴ制御手段とを有し、
    前記ＯＤＴ制御手段は、アクセス対象のメモリデバイスと、アクセスがリードであるかライトであるかとに対応して前記複数のメモリデバイスのそれぞれの前記機構を有効にするか無効にするかを示す情報に基づいて、前記複数のメモリデバイスのそれぞれの前記機構を制御することを特徴とするメモリ制御回路。
  6. 前記情報を記憶する記憶手段を更に有することを特徴とする請求項５に記載のメモリ制御回路。
  7. 請求項１乃至６のいずれか１項に記載のメモリ制御回路を有することを特徴とする集積回路。
  8. On-Die Termination（ODT）機構を有する複数のメモリデバイスを接続可能なメモリ制御回路におけるＯＤＴ制御方法であって、
    バスマスタからのアクセス要求に基づいて、前記メモリデバイスに対するアクセスアドレス及びリード又はライト信号を発生し、
    アクセス対象のメモリデバイスと、アクセスがリードであるかライトであるかとに基づいて、前記複数のメモリデバイスのそれぞれの前記機構を制御することを特徴とするＯＤＴ制御方法。
  9. On-Die Termination（ODT）機構を有する複数のメモリデバイスを接続可能なメモリ制御回路であって、
    許可信号を発行するコマンド制御手段と、
    前記メモリデバイスの少なくとも１つとデータを送受するデータ制御手段と、
    前記コマンド制御手段からの許可信号に応じて、前記複数のメモリデバイスの少なくとも１つに遅延回路を介してODT制御信号を発行するODT制御手段と、を有し、
    前記コマンド制御手段は、少なくとも前記遅延回路の遅延分先立って前記許可信号を発行することを特徴とするメモリ制御回路。
  10. 前記コマンド制御手段は、さらにtAOND又はtAOFDの遅延分先立って、前記許可信号を発行することを特徴とする請求項９に記載のメモリ制御回路。
  11. バスと、
    On-Die Termination（ODT）機構を有する複数のメモリデバイスと、
    前記メモリデバイスの少なくとも１つと前記バスとの間におけるデータの送受を制御するデータ制御手段と、
    前記メモリデバイスのODT機構を有効にするための許可信号を発行するコマンド制御手段と、
    前記コマンド制御手段からの許可信号に応じて、前記複数のメモリデバイスの少なくとも１つに遅延回路を介してODT制御信号を発行するODT制御手段と、を有し、
    前記コマンド制御手段は、少なくとも前記遅延回路の遅延分先立って前記許可信号を発行することを特徴とするメモリシステム。
  12. On-Die Termination（ODT）機構を有する複数のメモリデバイスを接続可能なメモリ制御回路におけるメモリ制御方法であって、
    許可信号を発行するコマンド制御工程と、
    前記メモリデバイスの少なくとも１つとデータを送受するデータ制御工程と、
    前記コマンド制御工程における許可信号に応じて、前記複数のメモリデバイスの少なくとも１つに遅延回路を介してODT制御信号を発行するODT制御工程と、を有し、
    前記コマンド制御工程では、少なくとも前記遅延回路の遅延分先立って前記許可信号を発行することを特徴とするメモリ制御方法。
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