JP2007507049A - 回路システム - Google Patents

Abstract

本発明は、差動選択信号を用いて第１および第２メモリ装置を選択するためのデバイス（１０２）を備えた回路システムに関するものである。上記差動選択信号は、第１選択信号と、この第１選択信号に対して反転している第２選択信号とを有している。上記回路システムは、上記第１選択信号を導くための第１信号線（１２２）と、上記第２選択信号を導くための第２信号線（１２４）とを有する差動選択信号線（１２０）をさらに備えている。第１回路装置（１０４）は、上記第１信号線（１２２）を介して上記選択のためのデバイス（１０２）に接続され、そして第２回路装置（１０６）は、上記第２信号線（１２４）を介して上記デバイス（１０２）に接続されている。

Description

発明の詳細な説明

本発明は、回路システムに関するものである。具体的には、本発明は、互いに反転している制御信号によって制御される２つの回路装置を備えた回路システムに関するものである。

回路システムは、複数の回路装置に供給される信号を有している場合が多い。これらの信号への容量性負荷は非常に高い。この問題は、特にコンピュータメモリシステムにおいて発生する。

現在のＤＤＲ１およびＤＤＲ２コンピュータ記憶システムでは、「バッファ無しＤＩＭＭ（デュアル・インライン・メモリ・モジュール）が用いられている。これらのシステムでは、特にコマンド／アドレスバスへの容量性負荷が非常に高い。１個のＤＩＭＭの上には、メモリ制御ユニットによって駆動される最大で１８個のＤＲＡＭデバイスが、直接的に、または、ハイブリッドＴトポロジーを介して、コマンド／アドレスバスラインに接続されて配置されている。また、ＤＤＲ２メモリシステムは、約２７個のＣＡ信号（ＣＡ＝コマンド／アドレス）を有している。強い容量性負荷により、対応する信号線上の信号品質が劣化する。このような問題があるにも関わらずＤＩＭＭにおいて良質な信号を得るためには、信号線とグラウンド線との特定の比率が必要である。ＤＩＭＭ上でのＣＡ信号とグラウンド信号との比率は、通常は２：１である。従ってＣＡバスは、ＣＡ信号以外にも複数のグラウンド信号を有している。これによって、ＣＡバスの信号線およびグラウンド線の数が、一般的に約４０本にまで増加する。

図４は、従来技術によるコンピュータメモリシステムを示す。「コントローラ」であるメモリ制御手段４０２が、ＤＲＡＭである複数のメモリデバイス４０４を制御するものとして示されている。メモリデバイス４０４は、「バッファ無しＤＩＭＭ」であるメモリモジュール４１２に配置されている。メモリデバイス４０４は、メモリバスを介してメモリコントローラ４０２に接続されている。図４では、分かり易くするために、メモリバスの単一のＣＡ信号４２０を1つのみ示している。

メモリモジュール４１２において、ＣＡ信号４２０はＴトポロジーを有している。メモリデバイス４０４には、接触位置４３０を介してＣＡ信号４２０が供給される。ＣＡ信号４２０の開放端は、メモリモジュール４１２において、回線終端４３２によって終端している。

メモリコントローラ４０２およびメモリモジュール４１２は、従来は、コンピュータシステムのマザーボード（不図示）に配置されている。従ってメモリコントローラ４０２は、一般的に、チップセット（不図示）の一部である。メモリモジュール４１２は、従来は、最大１８個までのメモリデバイス４０４を有しているが、ここでは分かり易くするため４個のみを示すものとする。全てのメモリデバイス４０４はＣＡ信号４２０によって制御されるため、ＣＡ信号４２０には、相当な容量性負荷がかけられる。従って、ＣＡ信号４２０のシグナルインテグリティ（波形品質）が大きな問題となる。なぜなら、ＣＡ信号４２０におけるデータ転送速度に悪影響を及ぼすからである。

図５は、従来技術に係るメモリ手段を用いてシグナルインテグリティを改善する可能性を示す。これによって、上記メモリ手段のデータ転送速度が向上する。図４と比べると、図５に示すメモリシステムは、メモリコントローラ５０２と、メモリモジュール５１２に配置された複数のメモリデバイス５０４、５０６と、を有している。この形態では、メモリデバイス５０４、５０６は、第１メモリデバイス５０４と第２メモリデバイス５０６とに分けられている。

第１メモリデバイス５０４および第２メモリデバイス５０６を制御するために、本形態は、ＣＡバスの２個の同一の複製を有している。ここでも再び、分かり易くするために、２つのＣＡバスの２本の各ＣＡ信号線５２２、５２４のみを示すものとする。第１ＣＡ信号は、メモリコントローラ５０２から、第１ＣＡ信号線５２２を介して、第１メモリデバイス５０４へと供給される。第２ＣＡ信号は、メモリコントローラ５０２から、第２ＣＡ信号線５２４を介して、第２メモリデバイス５０６へと供給される。メモリデバイス５０４、５０６は、接触位置５３０を介して、第１ＣＡ信号線５２２および第２ＣＡ信号線５２４に接続されている。ＣＡ信号線５２２、５２４の自由端は、それぞれ、回線終端５３２に位置している。

上記形態における第１ＣＡ信号線５２２および第２ＣＡ信号線５２４のシグナルインテグリティは、図４に示す形態と比較すると大幅に改善されている。なぜなら、ＣＡ信号線５２２、５２４における容量性負荷が半減しているからである。これによって、ＣＡ信号線５２２、５２４における伝送速度が向上し得る。

上記形態には、本質的な不都合がある。それは、ＣＡ信号線５２２、５２４の本数が、図４に示す形態と比較すると倍になる点である。これによって、メモリモジュール５１２をマザーボード（不図示）へ接続しているプラグのピン（不図示）の数が大幅に増える。これによって、上記マザーボード上での信号線の配線がさらに複雑化する。上記信号を配線する領域が制限されていて、かつ、上記信号間のクロストークを防止する必要がある場合、信号配線は厄介である。全てのＣＡ受信器が一方向へ同時に切り替わることにより、例えば基準電圧上において電位干渉が追加的に発生する場合、信号配線はさらに複雑化する。

グラウンド信号とＣＡ信号との比率は変わらないため、特にＣＡ信号が倍になると、グラウンド信号も倍になる。

本発明の目的は、高いシグナルインテグリティおよび少ない制御信号数によって、高いデータ転送速度を可能にする回路システムを提供することにある。

上記目的は、請求項１に記載の回路システムによって達成される。

本発明は、第１制御信号と、上記第１制御信号に対して反転している第２制御信号とを有する差動制御信号を用いて、第１回路装置と第２回路装置とを制御するための手段と、上記第１制御信号を配線するための第１信号線と上記第２制御信号を配線するための第２信号線とを有する差動制御信号線とを備え、上記第１回路装置が、上記第１信号線を介して上記手段へ接続され、また上記第２回路装置が、上記第２信号線を介して上記手段へ接続されている回路システムを提供する。

本発明は、複数の回路装置が同一の信号によって制御される回路システムにおいて、差動信号の特徴を利用すると有効であるという発見に基づいている。

本発明によると、制御手段は差動制御信号を供給する。この差動制御信号の第１制御信号線は、第１回路装置を制御するために用いられ、そして上記差動制御信号の第２制御信号線は、第２回路装置を制御するために用いられる。上記制御信号の差動型の使用の利点の１つは、上記の各制御信号線の電流フィードバック経路が、その関連する補完的な制御信号線上に配線される点である。これによって、信号とグラウンドとの比率が大幅に低減される。理想的な差動ライン対を用いた場合は、グラウンド線は不要である。さらに、シグナルインテグリティが改善するという利点もある。これは、差動線上においてはクロストークによる危険が低減されるためである。複数の制御線が互いに隣接して配線された場合は、配線におけるクロストークは上記制御信号線の半数に関してのみ考慮すればよい。

本発明の好適な実施形態について、添付図面に照らして以下に詳述する。添付図面は次の通りである。

図１は、本発明による回路システムのブロック図を示す。

図１Ａは、差動制御信号の概略図を示す。

図２は、本発明によるメモリシステムの好適な実施形態を示す。

図３は、本発明の好適な別の実施形態による、メモリシステムである回路システムを示す。

図４は、従来技術によるメモリシステムを示す。

図５は、従来技術によるメモリシステムの別の形態を示す。

図１は、本発明による回路システムのブロック図を示す。この回路システムは、第１および第２回路装置を制御するための手段１０２と、第１回路装置１０４と、第２回路装置１０６とを備えている。制御するための手段１０２は、差動制御信号線１２０に差動制御信号を供給する。差動制御信号線１２０は、第１制御信号線１２２および第２制御信号線１２４を有している。第１制御信号線１２２は、制御するための手段１０２を第１回路装置１０４へ接続し、そして第２制御信号線１２４は、制御するための手段１０２を第２回路装置１０６へ接続する。

この実施形態では、制御するための手段１０２、および回路装置１０４、１０６は、プリント回路基板（不図示）上に配置された集積回路である。差動制御信号線１２０の第１制御信号線１２２および第２制御信号線１２４は、可能な限り互いに近接して、かつ並行に上記プリント回路基板上に配線される。これは、上記プリント回路基板上での干渉クロストークを防止するためである。制御信号線１２２、１２４の分岐１３０は、回路装置１０４、１０６に可能な限り近接するように配置されている。

図１Ａは、図１に示す、差動制御信号線上における差動制御信号１２０’の信号波形を示す。差動制御信号１２０’は、第１制御信号１２２’と、第１制御信号１２２’に対して反転している第２制御信号１２４’とを有している。制御信号１２２’、１２４’は、上位電位Ｖ_Ｈと下位電位Ｖ_Ｌとの間において交互に入れ替わる。第１制御信号１２２’が電位Ｖ_Ｈにある場合、相補完的な第２制御信号１２４’は下位電位Ｖ_Ｌにある。理想的な差動信号では、電位Ｖ_ＨおよびＶ_Ｌは、符号は異なるが、値に関しては等しい。この場合、相補完的な各信号線が信号電流のフィードバックを保障するため、上記理想的な差動信号にはアース端子が不要である。

理想的でない差動信号、つまり、０Ｖレベルに対してずれた信号では、追加のグラウンド線（不図示）を介した信号電流のフィードバックが必要となる。しかしながら、フィードバックされる信号電流は、非差動信号を用いた場合に比べて大幅に小さい。これにより、バスシステムにおける信号線とグラウンド線との比率が、グラウンド線の数の低減に有利になるように改善される。

図２は、本発明によるメモリシステムの好適な別の実施形態を示す。図１に示す実施形態によると、図２に示す回路システムは、第１および第２回路装置を制御するための手段２０２と、第１回路装置２０４と、第２回路装置２０６とを備えている。制御するための手段２０２は、差動制御信号線２２０を介して、第１回路装置２０４および第２回路装置２０６に接続されている。この差動制御信号線２２０は、第１制御信号線２２２および第２制御信号線２２４を有している。ここで、第１回路装置２０４は第１制御信号線２２２を介して、そして第２回路装置２０６は第２制御信号線２２４を介して、制御するための手段２０２へ接続されている。

この実施形態では、回路装置２０４、２０６は、回路モジュール２１２上に配置されている。回路モジュール２１２は、差動入力部２１４を有している。メモリモジュール２１２は、差動入力２１４を介して、制御するための上記手段に接続されている。制御するための上記手段は、差動制御信号線２２０を介して第１および第２回路装置を制御する。

第２回路装置２０６は、反転した制御信号（この実施形態では第２制御信号線２２４）に調節するための手段２２８を備えている。この手段２２８は、制御するための手段２０２によって供給された信号として実現されている。第２回路装置２０６は、信号２２８に応じて、差動制御信号線２２０の反転した制御信号２２４に調節するように実施されている。

信号２２８の代わりとして、上記差動制御信号を上記第１制御信号および上記第２制御信号へ分割した後、上記第２制御信号線内にインバータを配置することも可能である。インバータを上記第２回路装置内へ配置するという別の形態も可能である。

ＭＲＳ（モードレジスタ設定）コマンドを用いた一メモリシステムでは、さらに、制御線が反転しているか否かを判断できる。ＤＲＡＭであるメモリシステムを起動すると、ＭＲＳコマンドが伝送される。ここで、ＭＲＳレジスタを調節するために、上記制御信号はアドレス信号の形態において用いられる。しかし、全てのアドレス信号が用いられるわけではない。従って、反転制御信号バスが存在しているか否かを判断するために、１つまたは２つのアドレス信号を用いてもよい。従来は、ＭＲＳコマンド中のアドレス信号Ａ１２上の「１」は、バスが反転したことを示す。

図３は、メモリシステムである、本発明による回路システムのさらに別の好適な実施形態を示す。上記メモリシステムは、複数のメモリデバイス３０４、３０６を制御するメモリコントローラ３０２を備えている。ＤＲＡＭであるメモリデバイス３０４、３０６は、「バッファ無しＤＩＭＭ」であるメモリモジュール３１２に配置されている。メモリモジュール３１２は、ＤＤＲ１、ＤＤＲ２、またはＤＤＲ３メモリモジュールであってよい。メモリモジュール３１２は、差動入力３１４を有している。この差動入力３１４を介して、そしてさらに制御信号３２０を介して、メモリモジュール３１２はメモリコントローラ３０２に接続されている。差動制御信号３２０は、第１制御信号３２２および第２制御信号３２４を有している。メモリコントローラ３０２は、第１制御信号３２２を介して第１メモリデバイス３０４に接続されている。メモリコントローラ３０２は、第２制御信号３２４を介して、第２メモリデバイス３０６に接続されている。メモリデバイス３０４、３０６は、接触位置３３０を介して制御信号線３２２、３２４に接続されている。制御信号線３２２、３２４は、回線終端３３２を介して自由端において終端している。

上記メモリシステムは、ＤＤＲ１、ＤＤＲ２、またはＤＤＲ３メモリシステムを示す。チップセットの一部であるメモリコントローラ３０２、およびメモリモジュール３１２は、マザーボード（不図示）上に配置されている。メモリモジュール３１２は、一般的には、最大１８個までのメモリデバイス３０４、３０６を備えている。メモリデバイス３０４、３０６は、メモリバスを介してメモリコントローラ３０２へ接続されている。分かり易くするために、図３では、メモリデバイスを４つのみ、そしてメモリバスのＣＡ信号を１つのみ示すものとする。本発明による、差動ＣＡ制御信号線の手法によって、メモリモジュール３１２上において必要なグラウンド信号線の数を低減することができる。図５に示す従来技術による形態では、ＣＡバスはグラウンド信号線を含めて８０個の信号を有している。この形態とは対照的に、図３に示す本発明の実施形態では、わずか２回のみ、２７個の信号がＣＡバスに対して必要となる。

第２制御信号３２４の反転は、第２メモリデバイス３０６のアドレス指定に何らの影響もない。なぜなら、第２メモリデバイス３０６のメモリ領域は、別の方向へ書き込まれ、そして別の方向から読み出されるのみであるからである。アドレス信号の反転は、第２メモリデバイス３０６のモードレジスタ設定（不図示）に影響を与える。しかしながら、起動段階において、機能性の設定が実行される。メモリデバイス３０４、３０６の起動後、モードレジスタ設定が調節される。ここで、第２制御信号３２４の反転は、モードレジスタ設定コマンド書き込み中に反転をスイッチオフすることによって考慮される必要があり、あるいは、反転してアドレス指定されたのか、それとも普通にアドレス指定されたのか、あるいは、上述の解決策が、アドレス信号Ａ１２のようなアドレス信号と共に用いられるのか否かについて、（図２に示す）信号を介して、第２メモリデバイス３０６に通知することによって、考慮される必要がある。

本発明による回路システムのブロック図を示す。 差動制御信号の概略図を示す。 本発明によるメモリシステムの好適な実施形態を示す。 本発明の好適な別の実施形態による、メモリシステムである回路システムを示す。 従来技術によるメモリシステムを示す。 従来技術によるメモリシステムの別の形態を示す。

符号の説明

１０２ 制御するための手段
１０４ 第１回路装置
１０６ 第２回路装置
１２０ 差動制御信号線
１２２ 第１制御信号
１２４ 第２制御信号
１３０ 分岐
１２０’ 差動制御信号
１２２’ 第１制御信号
１２４’ 第２制御信号
２０２ 制御するための手段
２０４ 第１回路装置
２０６ 第２回路装置
２１２ 回路モジュール
２１４ 差動入力
２２０ 差動制御信号線
２２２ 第１制御信号
２２４ 第２制御信号
２２８ 調節手段
３０２ メモリコントローラ
３０４ 第１メモリデバイス
３０６ 第２メモリデバイス
３１２ メモリモジュール
３１４ 差動入力
３２０ 差動制御信号線
３２２ 第１制御信号
３２４ 第２制御信号
３３０ 接触位置
３３２ 回線終端
４０２ メモリコントローラ
４０４ メモリデバイス
４１２ メモリモジュール
４２０ ＣＡ信号
４３０ 接触位置
４３２ 回線終端
５０２ メモリコントローラ
５０４ 第１メモリデバイス
５０６ 第２メモリデバイス
５１２ メモリモジュール
５２２ 第１ＣＡ信号
５２４ 第２ＣＡ信号
５３０ 接触位置
５３２ 回線終端

Claims (6)

1. 第１制御信号（１２２’）と、上記第１制御信号に対して反転している第２制御信号（１２４’）とを有する差動制御信号（１２０’）によって、第１回路装置（１０４、２０４；３０４）と第２回路装置（１０６，２０６；３０６）とを制御するための手段（１０２；２０２；３０２）と、
   上記第１制御信号を配線するための第１信号線（１２２；２２２；３２２）と、上記第２制御信号を配線するための第２信号線（１２４；２２４；３２４）とを有する差動制御信号線（１２０；２２０；３２０）とを備え、
   上記第１回路装置が、上記第１信号線を介して上記制御するための手段へ接続され、また上記第２回路装置が、上記第２信号線を介して上記制御するための手段へ接続されている、回路システム。
2. 上記第１回路装置（２０４；３０４）および上記第２回路装置（２０６；３０６）が回路モジュール（２１２；３１２）上に配置されていて、該回路モジュール（２１２；３１２）が、該回路モジュールを上記差動制御信号線（２２０；３２０）へ接続するための差動入力（２１４；３１４）を含んでいる、請求項１に記載の回路システム。
3. 上記第２回路装置（２０６）が、上記第２制御信号（２２４’）に調節するための手段（２２８）を含んでいる、請求項１または２のいずれか一項に記載の回路システム。
4. 上記第２回路装置に接続されて、上記第２制御信号を反転させ、かつ、反転させた第２制御信号を上記第２回路装置へ供給するための手段を含む、請求項１または２のいずれか一項に記載の回路システム。
5. 上記回路モジュールがメモリモジュール（３１２）であり、上記第１回路装置および第２回路装置が、第１メモリ装置（３０４）および第２メモリ装置（３０６）である、請求項１〜４のいずれか一項に記載の回路システム。
6. 上記差動制御信号がコマンド／アドレスバス信号（３２０）である、請求項５に記載の回路システム。

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