KR100760727B1 - 회로 시스템 - Google Patents

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Abstract

본 발명은 회로 시스템에 관한 것으로, 이 시스템은 차동 제어 신호에 의해 제 1 및 제 2 메모리 유닛을 제어하는 수단(102)을 포함한다. 차동 제어 신호는 제 1 제어 신호 및 제 1 제어 신호로 인버팅되는 제 2 제어 신호를 포함한다. 또한, 이 회로 시스템은 제 1 제어 신호를 라우팅하는 제 1 신호 라인(122) 및 제 2 제어 신호를 라우팅하는 제 2 신호 라인을 포함하는 차동 제어 신호 라인(120)을 포함한다. 제 1 스위칭 유닛(104)은 제 1 신호 라인(122)을 통하고 제 2 회로 유닛(106)은 제 2 신호 라인(124)을 통해서 제어용 수단(102)에 접속된다.

Description

회로 시스템{CIRCUIT SYSTEM}
본 발명은 회로 시스템에 관한 것으로, 특히, 서로 인버팅되는 제어 신호에 의해 제어되는 2개의 회로 유닛을 갖는 회로 시스템에 관한 것이다.
회로 시스템은 흔히 여러 회로 유닛에 접속되는 신호를 포함한다. 이들 신호는 강하게 용량적으로 로딩된다. 이는 특히 컴퓨터 메모리 시스템에서 발생하는 경우에 문제가 된다.
현재의 DDR1 및 DDR2 컴퓨터 저장 시스템에는, "버퍼링되지 않는 DIMM(DIMM = 듀얼 인-라인 메모리 모듈)이 사용된다. 이러한 시스템에서, 특히 커맨드/어드레스 버스가 매우 강하게 용량적으로 로딩된다. 하나의 DIMM상에는 18개에 이르는 DRAM 소자가 배열되는데, 이들은 직접적으로 또는 하이브리드 T 토폴로지를 통해 커맨드/어드레스 라인에 접속되며, 이 라인은 메모리 제어 유닛에 의해 구동된다. DDR2 메모리 시스템은 약 27개의 CA 신호(CA = 커맨드/어드레스)를 포함한다. 강한 용량성 로딩에 의해 대응 신호 라인상의 신호 품질이 저하된다. 이것에도 불구하고 DIMM상의 우수한 신호 품질을 달성하기 위해, 접지 라인에 대한 신호 라인의 소정 비율이 요구된다. DIMM상의 접지 신호에 대한 CA 신호의 비율은 통상적으로 2:1이다. CA 신호와는 별도로, CA 버스는 복수의 접지 신호를 포함한다. 이는 CA 버스의 라인 수를 통상적으로 약 40개의 신호 및 접지 라인으로 증가시킨다.
도 4는 종래 기술에 따른 컴퓨터 메모리 시스템을 도시하고 있다. "제어기" 형태의 메모리 제어 수단(402)이 도시되어 있는데, DRAM 형태의 복수의 메모리 소자(404)를 제어한다. 메모리 소자(404)는 "버퍼링되지 않은 DIMM" 형태의 메모리 모듈(412)상에 배열된다. 메모리 소자(404)는 메모리 버스를 통해 메모리 제어기(402)에 접속된다. 간략히 하기 위해, 도 4에는 메모리 버스의 단 하나의 CA 신호(420)만이 도시되어 있다.
메모리 모듈(412)상에서, CA 신호(420)는 T 토폴로지를 포함한다. 메모리 소자(404)는 콘택트 위치(430)를 거쳐 CA 신호(420)에 접속된다. CA 신호의 개방 단부는 라인 종단(432)에 의해 메모리 모듈(412)상에서 종단된다.
메모리 제어기(402)와 메모리 모듈(412)은 모두 통상적으로 컴퓨터 시스템의 마더보드(도시 생략)상에 배열된다. 따라서 메모리 제어기(402)는 통상적으로 칩 세트(도시 생략)의 일부이다. 메모리 모듈(412)은 통상적으로 18개에 이르는 메모리 소자를 포함하지만 간략히 하기 위해 4개만이 도시되어 있다. 모든 메모리 소자(404)가 CA 신호(420)에 의해 제어되므로, 이 CA 신호(420)는 실질적으로 용량적으로 로딩된다. 따라서, CA 신호(420)의 신호 무결성(integrity)이 큰 문제인데, 왜냐면 CA 신호(420)상의 가능한 데이터 레이트가 부정적으로 영향 받기 때문이다.
도 5는 종래 기술에 따른 메모리 수단의 신호 무결성을 향상시키는 방법을 도시하고 있다. 이에 의해, 메모리 수단의 데이터 레이트가 증가될 수 있다. 도 4에 따라 도 5의 메모리 시스템은 메모리 제어기(502)와, 메모리 모듈(512)상에 배열되는 복수의 메모리 소자(504,506)를 포함한다. 이 실시예에서, 메모리 소자(504,506)는 제 1 메모리 소자(504) 및 제 2 메모리 소자(506)로 분리된다.
제 1 및 제 2 메모리 소자(504, 506)를 제어하기 위해, 이 실시예는 2개의 동일한 CA 버스를 포함한다. 간략히 하기 위해, 2개의 CA 버스의 2개의 개별 Ca 신호 라인(522,524)만이 도시되어 있다. 제 1 CA 신호는 메모리 제어기(502)로부터 제 1 CA 신호 라인(522)을 통해 제 1 메모리 소자(504)로 구동된다. 제 2 CA 신호는 메모리 제어기(502)로부터 제 2 CA 신호 라인(524)을 통해 제 2 메모리 소자(506)로 구동된다. 메모리 소자(504,506)는 콘택트 위치(530)를 통해 제 1 및 제 2 CA 신호 라인(522,524)으로 접속된다. CA 신호 라인(522,524)의 개방(free) 단부에는 라인 종단(532)이 각각 제공된다.
제 1 및 제 2 신호 라인(522,524)의 신호 무결성은 도 4에 도시된 실시예보다 이 실시예에서 실질적으로 더 양호한데, 왜냐면 CA 신호 라인(522,524)상의 용량성 로드가 절반이기 때문이다. 이는 CA 신호 라인(522,524)상의 전송 레이트를 더 높일 수 있다.
이 실시예의 중요한 단점은, CA 신호 라인(522,524)의 수가 도 4에 도시된 실시예와 비교할 때 2배라는 점이다. 이는 메모리 모듈(512)을 마더 보드(도시 생략)에 접속시키는 플러그(도시 생략)의 핀 수를 매우 크게 증가시킨다. 또한, 이 는 마더 보드상의 신호 라인 라우팅을 복잡하게 한다. 신호 라우팅은, 신호가 라우팅될 수 있는 이용 가능한 영역이 제한되고 신호들간의 크로스 토크가 방지되어야하기 때문에 문제가 될 수 있다. 이는 모든 CA 수신자가 동시에 한 방향으로 스위칭하기 때문에 훨씬 더 복잡해지며, 이에 의해, 예를 들어 기준 전압에 관한 추가적인 잠재 간섭이 야기된다.
특히, CA 신호에 대한 접지 신호의 비율은 동일하게 유지되므로, CA 신호를 2배로 하면 접지 신호도 2배가 된다.
본 발명의 목적은, 적은 수의 제어 신호로 높은 신호 무결성을 가져서 높은 데이터 전송률을 가능하게 하는 회로 시스템을 제공하는 것이다.
이 목적은 청구 범위 제 1 항에 기재된 회로 시스템에 의해 달성된다.
본 발명은 회로 시스템을 제공하는데, 이 회로 시스템은, 제 1 제어 신호 및 제 1 제어 신호로 인버팅될 제 2 제어 신호를 포함하는 차동 제어 신호에 의해, 제 1 회로 유닛 및 제 2 회로 유닛을 제어하는 수단과, 제 1 제어 신호를 라우팅하는 제 1 신호 라인 및 제 2 제어 신호를 라우팅하는 제 2 신호 라인을 포함하는 차동 제어 신호 라인을 포함하는데, 제 1 회로 유닛은 제 1 신호 라인을 통하고, 제 2 회로 유닛은 제 2 신호 라인을 통하여 제어용 수단에 접속된다.
본 발명은, 여러 회로 유닛이 동일한 신호에 의해 제어되는 회로 시스템에서 차동 신호의 특성이 유리하게 사용될 수 있다는 착안점에 기초한다.
본 발명에 따르면, 제어용 수단은 그 제 1 신호 라인은 제 1 회로 유닛을 제어하는 데 사용되고 그 제 2 신호는 제 2 회로 유닛을 제어하는 데 사용되는 차동 제어 신호를 제공한다. 제어 신호의 차동 구현의 한 장점은, 제어 신호 라인 각각의 전류 피드백 경로가 관련 상보적 제어 신호 라인상에서 라우팅된다는 점이다. 이에 의해, 신호-대-접지 비가 상당히 감소될 수 있다. 이상적 차동 라인 쌍을 이용하면, 접지 라인은 필요치 않다. 또 다른 장점은 향상된 신호 무결성인데, 차동 라인상에서 크로스 토크로 인한 리스크가 감소되기 때문이다. 복수의 제어 라인이 서로 연이여 라우팅되는 경우, 라인 라우팅에서, 크로스 토크는 제어 신호 라인의 절반에 관해서만 고려되어야 한다.
이하, 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 보다 상세히 설명한다.
도 1은 본 발명에 따른 회로 시스템의 블록도를 도시하고 있다.
도 1a는 차동 제어 신호의 개략적인 예를 도시하고 있다.
도 2는 본 발명에 따른 메모리 시스템의 바람직한 실시예를 도시하고 있다.
도 3은 본 발명의 또 다른 바람직한 실시예에 따른 메모리 시스템 형태의 회로 시스템을 도시하고 있다.
도 4는 종래 기술에 따른 메모리 시스템을 도시하고 있다.
도 5는 종래 기술에 따른 메모리 시스템의 또 다른 실시예를 도시하고 있다.
도 1은 본 발명에 따른 회로 시스템의 블록도를 도시하고 있다. 이 회로 시스템은 제 1 및 제 2 회로 유닛 제어용 수단(102)과, 제 1 회로 유닛 및 제 2 회로 유닛(106)을 포함한다. 제어용 수단(102)은 차동 제어 신호 라인(120)상에 차동 제어 신호를 제공한다. 차동 제어 신호 라인(120)은 제 1 제어 신호 라인(122) 및 제 2 제어 신호 라인(124)을 포함한다. 제 1 제어 신호 라인(122)은 제어용 수단(102)을 제 1 회로 유닛(104)에 접속시키고 제 2 제어 신호 라인(124)은 제어용 수단(102)을 제 2 회로 유닛(106)에 접속시킨다.
이 실시예에서, 제어용 수단(102)과 회로 유닛(104,106)은 인쇄 회로 기판(도시 생략)상에 배열되는 집적 회로이다. 차동 제어 신호 라인(120)의 제 1 제어 신호 라인(122)과 제 2 제어 신호 라인(124)은 인쇄 회로 기판 상에서의 간섭 크로스 토크를 방지하기 위해 서로 최대한 근접하며 병렬로 인쇄 회로 기판상에 라우팅된다. 제어 신호 라인(122,124)은 회로 유닛(104,106)에 최대한 근접하여 분기(branching, 130)된다.
도 1a는 도 1에 도시된 바와 같은 차동 제어 신호 라인상의 차동 제어 신호(120')의 신호 진행을 도시하고 있다. 차동 제어 신호(120')는 제 1 제어 신호(122') 및 제 1 제어 신호(122')로 인버팅되는 제 2 제어 신호(124')를 포함한다. 제어 신호(122', 124')는 상단 전위(VH)와 하단 전위(VL) 사이에서 교류한다. 제 1 제어 신호(122')가 상단 전위(VH)에 있으면, 상보적 제 2 제어 신호(124')는 하단 전위(VL)에 있다. 이상적 차동 신호를 이용하면, 전위(VH 및 VL)는 크기(amount)는 동일하지만 부호는 상이하다. 이 경우, 이상적 차동 신호는 각 상보적 신호 라인이 신호 전류의 피드백을 보장하기 때문에 접지 단자를 요구하지 않는다.
비-이상적 차동 신호, 즉, 0V 레벨에 대해 시프트된 신호를 이용하면, 추가 접지 라인(도시 생략)을 통한 신호 전류의 피드백이 요구된다. 그러나, 피드백 되는 신호 전류는 비-차동 신호 구현에서보다 실질적으로 낮다. 이에 의해, 버스 시스템에서, 접지 라인 감소되어 접지 라인에 대한 신호 라인의 비가 향상된다.
도 2는, 본 발명에 따른 메모리 시스템의 또 다른 바람직한 실시예를 도시하고 있다. 도 1에 도시된 실시예에 따르면, 도 2에 도시된 회로 시스템은 제 1 및 제 2 회로 유닛을 제어하는 수단(202)과, 제 1 회로 유닛(204) 및 제 2 회로 유닛(206)을 포함한다. 제어용 수단(202)은, 제 1 제어 신호 라인(222)과 제 2 제어 신호 라인(224)을 포함하는 차동 제어 신호 라인(220)을 통해 제 1 회로 유닛(204) 및 제 2 회로 유닛(206)에 접속된다. 여기서도, 제 1 회로 유닛(204)은 제 1 제어 신호 라인(222)을 통하고, 제 2 회로 유닛(206)은 제 2 제어 신호 라인(224)을 통해 제어용 수단(202)에 접속된다.
이 실시예에서, 회로 유닛(204, 206)은 회로 모듈(212)상에 배열된다. 회로 모듈(212)은 차동 입력(214)을 포함한다. 이 차동 입력을 통해, 메모리 모듈(212)은 차동 제어 신호 라인(220)을 통해 제 1 및 제 2 회로 유닛을 제어하는 수단에 접속된다.
제 2 회로 유닛(206)은 인버팅된 제어 신호, 이 실시예에서는 제 2 제어 신호 라인(224)으로 조정되는 수단(228)을 포함한다. 이 수단(228)은 제어용 수단(202)에 의해 제공되는 신호로서 구현된다. 제 2 회로 유닛(206)은 신호(228)에 응답하여 차동 제어 신호 라인(220)의 인버팅된 제어 신호(224)로 조정되도록 구현된다.
신호(228)의 대안으로서, 차동 제어 신호를 제 1 제어 신호 및 제 2 제어 신호로 분할한 후, 제 2 제어 신호 라인에 인버터를 배치하는 것도 가능하다. 또 다른 대안으로서 제 2 회로 유닛에 인버터를 배치하는 것도 가능하다.
MRS 커맨드(MRS = mode register set)를 이용하는 단일 메모리 시스템에서, 제어 라인이 인버팅되는지를 판단하는 것도 가능하다. DRAM 형태의 메모리 시스템을 초기화할 때, MRS 커맨드가 전송된다. 여기서, 제어 신호는 어드레스 신호 형태로 사용되어 MRS 레지스터를 조정한다. 그러나, 모든 어드레스 신호가 사용되지는 않는다. 따라서, 하나 또는 두 개의 어드레스 신호가 사용되어 역 제어 신호 버스가 존재하는지 여부를 판단할 수 있다. 통상적으로, MRS 커맨드 동안의 어드레스 신호(A12)상의 "1"은 버스가 인버팅되었음을 나타낸다.
도 3은 메모리 시스템 형태의 본 발명의 회로 시스템의 또 다른 바람직한 실시예를 도시하고 있다. 이 메모리 시스템은 복수의 메모리 소자(304,306)를 제어하는 메모리 제어기(302)를 포함한다. DRAM 형태의 메모리 소자(304,306)는 "버퍼링되지 않은 DIMM" 형태의 메모리 모듈(312)상에 배열된다. 메모리 모듈(312)은 DDR1, DDR2 또는 DDR 메모리 모듈일 수 있다. 메모리 모듈(312)은 차동 입력(314)을 포함하는데, 이를 통해 메모리 모듈(312)은 차동 제어 신호(320)를 통해 메모리 제어기(302)에 접속된다. 차동 제어 신호(320)는 제 1 제어 신호(322) 및 제 2 제어 신호(324)를 포함한다. 제 1 제어 신호(322)를 통해, 메모리 제어기(302)는 제 1 메모리 소자(304)에 접속된다. 제 2 제어 신호(324)를 통해, 메모리 제어기(302)는 제 2 메모리 소자(306)에 접속된다. 메모리 소자(304,306)는 콘택트 위치(330)를 통해 제어 신호 라인(322,324)에 접속된다. 제어 신호 라인(322,324)은 그들의 개방 단부에서 라인 종단(332)을 통해 종단된다.
메모리 시스템은 DDR1, DDR2 또는 DDR3 메모리 시스템을 나타낸다. 칩 세트의 일부인 메모리 제어기(302) 및 메모리 모듈(312)은 마더 보드(도시 생략)에 배열된다. 전형적으로 메모리 모듈(312)은 18개에 이르는 메모리 소자(304,306)를 포함한다. 메모리 소자(304,306)는 메모리 버스를 통해 메모리 제어기(302)에 접속된다. 간략히 하기 위해, 도 3에서는 단지 4개의 메모리 소자 및 단지 하나의 메모리 버스의 CA 신호만이 도시되어 있다. 차동 CA 제어 신호의 본 발명의 방안은 메모리 모듈(312)상에 요구되는 접지 신호 라인을 감소시킬 수 있다. 그 버스가 접지 신호 라인을 포함하여 80개의 신호를 포함하는 도 5에 도시된 종래 기술에 따른 실시예와는 달리, 도 3의 본 발명의 실시예에 있어서는 CA 버스에 단지 2 × 27개의 신호만이 요구된다.
제 2 제어 신호(324)의 전환은 제 2 메모리 소자(306)의 어드레싱에 영향을 주지 않는데, 이는 제 2 메모리 소자(306)의 메모리 필드가 다른 방향으로만 기록 되고 판독되기 때문이다. 그러나, 어드레스 신호의 전환은 제 2 메모리 소자(306)의 모드 레지스터 세트(도시 생략)에 영향을 주지 않는데, 여기서 초기화 단계 동안 기능성 세팅이 수행된다. 메모리 소자(304, 306)의 초기화 후, 모드 레지스터 세트가 조정된다. 여기서, 제 2 제어 신호(324)의 전환은, 모드 레지스터 세트 커맨드를 기록하는 동안에 전환을 스위칭하거나, 인버팅 또는 정상적으로 어드레싱되는지, 또는 전술한 해결책이 어드레싱 신호(A12)와 같은 어드레스 신호와 함께 이용되는지를 (도 2에 도시된) 신호를 통해 제2 메모리 소자(306)에 통보함으로써, 고려되어야 한다.
도면의 주요 부분에 대한 부호의 설명
102: 제어용 수단 104: 제 1 회로 유닛
106: 제 2 회로 유닛 120: 차동 제어 신호 라인
122: 제 1 제어 신호 124: 제 2 제어 신호
130: 분기(branching)
120': 차동 제어 신호 122': 제 1 제어 신호
124': 제 2 제어 신호
202: 제어용 수단 204: 제 1 회로 유닛
206: 제 2 회로 유닛 212: 회로 모듈
214: 차동 입력부 220: 차동 제어 신호 라인
222: 제 1 제어 신호 224: 제 2 제어 신호
228: 조절 수단
302: 메모리 제어기 304: 제 1 메모리 소자
306: 제 2 메모리 소자 312: 메모리 모듈
314: 차동 입력부 320: 차동 제어 신호 라인
322: 제1 제어 신호 324: 제 2 제어 신호
330: 콘택트 위치 332: 라인 종단
402: 메모리 제어기 404: 메모리 소자
412: 메모리 모듈 420: CA 신호
430: 콘택트 위치 432: 라인 종단
502: 메모리 제어기 504: 제 1 메모리 소자
506: 제 2 메모리 소자 512: 메모리 모듈
522: 제 1 CA 신호 524: 제 2 CA 신호
530: 콘택트 위치 532: 라인 종단

Claims (10)

  1. 회로 시스템으로서,
    제 1 제어 신호(122') 및 상기 제 1 제어 신호로 인버팅될 제 2 제어 신호(124')를 포함하는 차동 제어 신호(120')에 의해, 제 1 집적 회로(104, 204; 304) 및 제 2 집적 회로(106; 206; 306)를 제어하는 제어 수단(102; 202; 302)과,
    상기 제 1 제어 신호를 라우팅하는 제 1 신호 라인(122; 222; 322) 및 상기 제 2 제어 신호를 라우팅하는 제 2 신호 라인(124; 224; 324)을 포함하는 차동 제어 신호 라인(120; 220; 320)을 포함하되,
    상기 제 1 집적 회로는 상기 제 2 신호 라인은 통하지 않고 상기 제 1 신호 라인을 통해 상기 제어 수단에 접속되고, 상기 제 2 집적 회로는 상기 제 1 신호 라인은 통하지 않고 상기 제 2 신호 라인을 통해 상기 제어 수단에 접속되는
    회로 시스템.
  2. 제 1 항에 있어서,
    상기 제 1 집적 회로(204; 304) 및 상기 제 2 집적 회로(206; 306)는 회로 모듈(212; 312) 상에 배열되며, 상기 회로 모듈(212; 312)은 회로 모듈 자신을 상기 차동 제어 신호 라인(220; 320)에 접속시키는 차동 입력부(214; 314)를 포함하는
    회로 시스템.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 제 2 집적 회로(206)는 상기 제 2 제어 신호(224')에 조정되는 수단(228)을 포함하는
    회로 시스템.
  4. 제 1 항 또는 제 2 항에 있어서,
    상기 제 2 집적 회로에 접속되어 상기 제 2 제어 신호를 인버팅하고, 인버팅된 제 2 제어 신호를 상기 제 2 집적 회로에 제공하는 수단을 포함하는
    회로 시스템.
  5. 제 2 항에 있어서,
    상기 회로 모듈은 메모리 모듈(312)이고,
    상기 제 1 및 제 2 집적 회로는 제 1 및 제 2 메모리 유닛(304,306)인
    회로 시스템.
  6. 제 5 항에 있어서,
    상기 차동 제어 신호는 커맨드/어드레스 버스 신호(320)인
    회로 시스템.
  7. 제 2 항에 있어서,
    상기 제 1 신호 라인(122) 및 제 2 신호 라인(124)은 상기 회로 모듈 상에서 서로 가까이에 그리고 병렬로 라우팅되는
    회로 시스템.
  8. 제 7 항에 있어서,
    상기 신호 라인(122, 124)의 분기(branching)(130)는 상기 집적 회로 가까이에 정렬되는
    회로 시스템.
  9. 제 2 항에 있어서,
    상기 회로 모듈은 회로 기판을 포함하는
    회로 시스템.
  10. 제 5 항에 있어서,
    상기 메모리 모듈(312)은 DIMM을 포함하되,
    상기 제 1 메모리 유닛은 제 1 DRAM을 포함하고, 제 2 메모리 유닛은 제 2 DRAM을 포함하는
    회로 시스템.
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