KR100398146B1 - 전기신호공급회로및반도체메모리장치 - Google Patents

Abstract

본 발명의 전기신호 공급회로 및 반도체 메모리 장치는 복수의 회로 셀에 배치된 전기신호 발생원으로부터 각 회로셀로의 신호의 지연시간차를 적게 하고, 안정된 회로동작을 하기 위한 것이다.

상기 과제를 해결하기 위하여, 전기신호 공급회로에 있어서, 회로 셀(C21∼ C26)이 각 노드(N211∼N216)에 각각 접속되고, 노드(N211-N212) 사이, 노드(N212-N213) 사이, 노드(N214-N215) 사이, 노드(N215-N216) 사이가 저항(R211, R212, R213, R214)을 통하여 각각 접속되어 있다. 신호발생원(SD)에는 저항(R221)을 통하여 노드(N217)가 접속되고, 노드(N217)에 대하여 노드(N212, N215)가 각각 저항(R221), 저항(R222)을 통하여 접속되어 있다. 신호발생원(SD)으로부터 각 회로 셀(C21∼C26)로의 신호배선을 피라미드형으로 함으로써, 각 회로 셀(C21∼C26) 로의 지연시간차를 저감할 수 있다.

Description

전기신호 공급회로 및 반도체 메모리 장치

본 발명은 전기신호 공급회로 및 반도체 메모리 장치에 관한 것으로, 특히 신호의 지연시간에 대한 조정대책에 관한 것이다.

최근, 반도체 장치의 대규모화에 따라 회로 셀로의 신호전달의 지연시간 조정이 과제가 되고 있다. 특히 대규모의 반도체 메모리 장치에서는, 메모리 셀의 배치 위치에 의한 신호전달의 지연시간차에 의하여 오동작을 일으키는 문제점이 있으며, 이것을 피하고자 하면 고속동작이 어렵게 되는 등의 새로운 문제점이 발생하고 있다. 예를들면, 미국특허 제4,873,664호 등에 개시되어 있는 바와 같이, 메모리 셀의 커패시터를 강유전체 제료로 구성한 비휘발성 메모리에서는 메모리 셀의 커패시터의 셀 플레이트 전극에 전압을 인가하여 본체 메모리 셀과 기준 메모리 셀(더미 메모리 셀)로부터의 전하량 차를 증폭기로 증폭하여 출력데이터로 한다. 이때, 본체 메모리 셀과 기준 메모리 셀의 각각의 플레이트 전극으로의 신호전달의 지연시간차가 생기면 양쪽의 전하량차가 바르게 출력되지 않아, 오동작의 원인이 되는경우가 있다.

이상과 같은 전기신호 발생원으로부터 각 회로 셀로의 신호의 전달지연시간차가 과제가 되는 종래예를 제 15 도의 블록회로도 및 제 16 도의 시간과 신호레벨전압의 관계도를 참조하여 설명한다.

제 15 도에서, SD는 신호발생원, C1∼C5는 회로 셀, R11∼R14는 저항체, N11∼N15는 노드를 각각 나타낸다. 제 15 도에 도시된 회로에서는 신호발생원 SD에 노드 N11이 접속되고, 다시 노드 N11에 대하여 4개의 노드 N12∼N15가 순차로 저항체 R11∼R14를 통하여 직렬로 접속되어 있다, 그리고 각 노드 N11∼N15에는 각각 회로 셀 C1∼C5가 접속되어 있다. 즉, 신호발생원 SD로부터 출력된 신호가, 회로 셀 C1에는 저항체를 통하지 않고, 회로 셀 C2에는 저항체 R11을 통하여, 회로 셀 C3에는 저항체 R11, R12를 통하여, 회로 셀 C4에는 저항체 R11, R12, R13를 통하여, 회로 셀 C5에는 저항체 R11, R12, R13, R14를 통하여 각각 공급된다.

그러나 이상과 같은 구성을 가지는 신호공급회로에서는 다음과 같은 문제가 있었다.

상기한 구성의 전기신호 공급회로에서는 신호발생원(SD)의 신호를 논리전압 "L"에서 논리전압 "H"로 했을 때 노드(N11)에서의 신호레벨전압은 제 16 도의 신호레벨 전압곡선(21)과 같이 되고, 노드(N15)에서의 신호레벨전압은 신호레벨 전압곡선(22)과 같이 된다. 즉, 노드(N15)가 레벨 "1"에 도달하기까지 필요한 시간은 노드(N11)가 레벨 "1"에 도달하기까지의 시간에 비하여 길다. 이것은 각 회로 셀(C1∼C5)이 가지는 기생용량을 포함하는 용량과, 저항체(R11∼R14)에 기인하는 것이며, 노드(N15)의 신호지연시간은 노드(N11)의 신호지연시간에 비하여 크다는 것을 알 수 있다. 그리고 이와 같은 각 회로 셀마다의 지연시간차는 회로동작상 문제를 야기시킨다.

제 15 도에 도시된 신호발생원(SD)으로부터 메모리 셀의 플레이트 전극으로의 전압공급회로에서는 각 회로 셀(C1∼C5)이 본체 메모리 셀과 기준 메모리 셀이다. 메모리 셀 커패시터로서 강유전체를 이용한 비휘발성 메모리를 예로 들어 생각한다. 상술한 바와 같이, 전압공급회로로부터 전압이 공급되었을 때 본체 메모리 셀의 플레이트 전극과 기준 메모리 셀의 플레이트 전극에서는 신호의 전달지연시간차에 따라 소정의 레벨에 도달하는 시간이 다르므로, 각 메모리 셀로부터 판독되는 전위는 각 메모리 셀의 플레이트 전극으로의 신호의 지연시간에 차이가 없을 때 판독되는 전위에 대하여 어긋남이 생긴다. 그리고 이와 같은 오검지를 방지하기 위해서는, 판독되는 전위가 확정될 때까지 충분히 시간이 경과한 후에 센스 앰프를 기동할 필요가 있어서 고속동작이 어려워진다. 또, 센스 앰프를 기동하는 타이밍에 따라서는 오동작을 일으키는 것도 생각해 볼 수 있다.

본 발명의 목적은 상기 문제점을 해결하기 위한 것으로서, 다수의 회로 셀이 배치되어 있는 경우에 각 회로 셀로의 신호의 지연시간차를 가급적 저감하는 수단을 채택함으로써, 동작속도가 높고 안정된 동작을 할 수 있는 전기신호 공급회로 및 반도체 메모리 장치를 제공하기 위한 것이다.

제 1 도는 본 발명의 제 1 실시예에 의한 전기신호 공급회로의 개략적인 구성을 도시한 블록회로도.

제 2 도는 본 발명의 제 1 실시예에 의한 전기신호 공급회로의 시간과 신호레벨전압의 관계를 도시한 특성도.

제 3 도는 본 발명의 제 2 실시예에 의한 전기신호 공급회로의 개략적인 구성을 도시한 블록회로도.

제 4 도는 본 발명의 제 3 실시예에 의한 전기신호 공급회로의 개략적인 구성을 도시한 블록회로도.

제 5 도는 본 발명의 제 4 실시예에 의한 전기신호 공급회로의 개략적인 구성을 도시한 블록회로도.

제 6 도는 본 발명의 제 5 실시예에 의한 강유전체 메모리 장치의 개략적인 구성을 도시한 블록회로도.

제 7 도는 본 발명의 제 5 실시예에 의한 강유전체 메모리 장치의 전기회로도.

제 8 도는 본 발명의 제 5 실시예에 의한 전기신호 공급회로의 시간과 신호레벨전압의 관계를 도시한 특성도.

제 9 도는 본 발명의 제 6 실시예에 의한 강유전체 메모리 장치의 개략적인 구성을 도시한 블록회로도.

제 10 도는 본 발명의 제 7 실시예에 의한 강유전체 메모리 장치의 개략적인 구성을 도시한 블록회로도.

제 11 도는 본 발명의 제 8 실시예에 의한 강유전체 메모리 장치의 개략적인 구성을 도시한 블록회로도.

제 12 도는 본 발명의 제 8 실시예에 의한 강유전체 메모리 장치의 전기회로도.

제 13 도는 본 발명의 제 9 실시예에 의한 강유전체 메모리 장치의 개략적인 구성을 도시한 블록회로도.

제 14 도는 본 발명의 제 10 실시예에 의한 강유전체 메모리 장치의 개략적인 구성을 도시한 블록회로도.

제 15 도는 종래의 전기신호 공급회로의 개략적인 구성을 도시한 블록회로도.

제 16 도는 종래의 전기신호 공급회로의 시간과 신호레벨전압의 관계를 도시한 특성도.

< 도면의 주요 부분에 대한 부호의 설명 >

SD : 신호발생원 C : 회로 셀

RC : 기준 회로 셀 R : 저항

N : 노드 WL : 워드선

RWL : 기준 워드선 BL, XBL : 비트선

CP, RCP : 셀 플레이트 전극 CPD : 셀 플레이트 신호공급원

SA : 센스 앰프 C : 본체 메모리 셀 커패시터

CR : 기준 메모리 셀 커패시터

Qn, QnR : N채널형 MOS 트랜지스터

상기 목적을 달성하기 위하여, 본 발명에서는 전기신호 발생회로와, 강유전체 메모리 장치를 제공하고 있다.

본원의 제 1 발명은 전기신호 공급회로로서, 적어도 제 1 및 제 2 회로 셀을 포함하는 복수의 회로 셀과, 상기 각 회로 셀에 공급하기 위한 신호를 발생하는 전기신호 발생원과, 상기 전기신호 발생원으로부터 도출되고 선단부에서 상기 각 회로 셀에 접속되는 배선을 설치하고, 상기 전기신호 발생원과 제 1 회로 셀 사이의 상기 배선 중의 저항값이 상기 전기신호 발생원과 상기 제 2 회로 셀 사이의 상기 배선 중의 저항값과 같은 정도로 설정되는 구성으로 한 것을 특징으로 한다.

이상의 구성에 의해, 신호발생원으로부터 제 1, 제 2 회로 셀에 공급되는 신호의 지연시간이 거의 같아진다. 따라서 고속동작이 가능하게 됨과 동시에, 오동작이 적은 안정된 회로동작을 얻을 수 있다.

본원의 제 2 발명은, 전기신호 공급회로로서, 복수의 회로 셀과, 상기 각 회로 셀에 공급하기 위한 전기신호를 발생하는 전기신호 발생원과, 상기 전기신호 발생원으로부터 도출된 후 계층적으로 분기하여 선단부에서 상기 각 회로 셀에 접속되는 배선을 설치하는 구성으로 한 것을 특징으로 한다.

제 2 발명의 구성에 의해, 전기신호 공급회로에 있어서, 전기신호 발생원으로부터 피라미드형으로 구성된 배선을 통하여 복수의 회로 셀로 전기신호가 전달되므로, 전기신호 발생원과 각 회로 셀 사이의 임피던스의 차가 감소하고, 전기신호 발생원으로부터 각 회로 셀로의 신호의 지연시간차가 적어진다. 따라서, 제 1 발명과 같은 작용을 얻을 수 있게 된다.

본원의 제 3 발명은, 제 2 발명에 있어서, 상기 배선에 상기 전기신호 발생원으로부터 도출되는 제 1 계층과, 이 제 1 계층으로부터 하나의 분기점에서 분기하여 선단에서 상기 각 회로 셀에 접속되는 제 2 계층을 설치하고, 상기 제 1 계층의 전기신호 발생원으로부터 상기 분기점까지의 배선 중의 저항값이 상기 제 2 계층의 각 회로셀 사이의 배선 중의 저항값보다도 크도록 구성한 것을 특징으로 한다.

제 3 발명의 구성에 의해, 각 회로 셀에 전달되는 신호의 경로에서 각 회로 셀에 대하여 공통의 저항을 주는 제 1 계층의 저항값이 크므로, 제 2 계층의 저항값이 각 회로 셀의 지연시간에 주는 영향이 작아진다. 따라서 각 회로 셀 사이의 지연시간차가 저감된다.

본원의 제 4 발명은, 제 2 발명에 있어서, 상기 배선에 상기 전기신호 발생원으로부터 도출되는 제 1 계층과, 이 제 1 계층으로부터 하나의 분기점에서 분기하여 선단에서 각 회로 셀에 접속되는 제 2 계층을 설치하고, 상기 제 2 계층의 각 선단부는 각각 저항체를 통하여 상기 각 회로 셀에 접속하는 구성으로 한 것에 특징이 있다.

본원의 제 5 발명은, 제 4 발명에 있어서, 상기 저항체의 저항값이 상기 제 1 계층의 상기 전기신호 발생원으로부터 상기 제 2 계층으로의 분기점까지의 배선중의 저항값 및 상기 제 2 계층의 각 회로 셀 사이의 배선 중의 저항값 보다 크도록 구성한 것에 특징이 있다.

제 4 또는 제 5 발명의 구성에 의해, 제 2 계층의 선단부와 각 회로 셀 사이에 저항체가 끼워져 설치되므로, 각 회로 셀이 가지는 기생용량을 포함하는 용량의 영향이 제 2 계층 선단의 노드에는 나타나기 어렵게 되고, 각 회로 셀 사이의 지연시간차가 저감된다.

본원의 제 6 발명은, 전기신호 발생회로로서, 복수의 회로 셀과, 상기 회로 셀에 공급하기 위한 전기신호를 발생하는 전기신호 발생원과, 상기 전기신호 발생원에 접속되는 제 1층째의 배선과, 상기 각 회로 셀에 접속되는 제 2층째의 배선을 설치하고, 상기 제 1층째의 배선과 상기 제 2 층째의 배선은 적어도 제 1 콘택트 및 제 2 콘택트를 포함하는 복수의 콘택트로 접속되어 있고, 상기 복수의 회로 셀 중 적어도 양단의 회로 셀을 제외하는 회로 셀에는 상기 적어도 2개의 콘택트를 통하여 상기 전기회로 발생원으로부터의 전기신호가 공급되도록 구성한 것에 특징이 있다.

제 6 발명의 구성에 의해, 각 회로 셀 사이의 지연 시간차가 가급적 저감되는 것으로 된다.

본원의 제 7 발명은, 제 6 발명에 있어서, 상기 제 2층째의 배선의 한쪽 단부와 상기 제 1 콘택트 사이의 경로 중의 저항값이 상기 제 2층째의 배선의 제 1 콘택트와 제 2 콘택트 사이의 경로 중의 저항값의 거의 절반이 되도록 구성한 것에 특징이 있다.

제 7 발명의 구성에 의해, 각 회로 셀 사이의 지연시간차가 가급적 저감됨과 동시에, 동일한 선폭의 배선을 사용하는 경우에는 각 회로 셀을 같은 간격으로 배치하면 되므로 레이아웃이 간소화된다.

본원의 제 8 발명은, 제 6 발명에 있어서, 상기 복수의 콘택트 중 어느 하나의 콘택트도 상기 제 2층째의 배선 중의 단부에는 존재하지 않도록 구성한 것에 특징이 있다.

본원의 제 9 발명은, 제 6 발명에 있어서, 상기 제 2층째의 배선의 한쪽 단부와 제 1 콘택트 사이의 배선길이가 상기 제 2층째의 배선의 제 1 콘택트와 제 2 콘택트 사이의 배선길이의 거의 절반이 되도록 구성한 것에 특징이 있다.

제 8 또는 제 9 발명의 구성에 의해, 각 회로 셀 사이의 지연시간차가 저감됨과 동시에 신호발생원으로부터 각 회로 셀에 이르는 회로 중의 신호가 우회하여 가장 먼 회로 셀에 도달하는 경로의 길이가 단축되므로, 지연시간의 값 자체가 저감되게 된다. 또, 제 7 발명과 마찬가지로 레이아웃이 간소화된다.

본원의 제 10 발명은, 제 6 발명에 있어서, 상기 회로 셀은 적어도 제 1, 제 2 및 제 3 회로 셀을 포함하고, 상기 제 1층째의 배선에는 한쪽 단에서부터 순서대로 제 1 및 제 2 저항체가 배치되며, 상기 각 저항체에 의해 제 1층째의 배선이 상기 한쪽 단에서부터 순서대로 제 1∼제 3 노드로 구획되고, 상기 제 2층째의 배선에는 상기 제 1층째의 배선의 상기 한쪽의 단부에 대응하는 한쪽 단에서부터 순서대로 제 1∼제 4 저항체가 배치되며, 상기 각 저항체에 의해 상기 제 2층째의 배선이 상기 한쪽 단에서부터 순서대로 제 1∼제 5의 노드로 구획되고, 또 상기 제 1, 제 3, 제 5의 노드는 각각 상기 제 1, 제 2, 제 3 회로 셀에 접속되고, 상기 제 1 콘택트는 상기 제 1층째의 배선 중의 제 1 노드와 제 2층째의 배선 중의 제 2 노드 사이에 형성되고, 상기 제 2 콘택트는 상기 제 1층째의 배선 중의 제 3 노드와 4 2층째의 배선 중의 제 4 노드 사이에 형성되고, 상기 전기신호 발생원은 상기 제 1 층째의 배선 중의 제 2 노드에 접속되고, 상기 제 2층째의 배선에서 상기 제 2 저항체의 저항값은 상기 제 1 저항체의 저항값보다 크도록 구성한 것에 특징이 있다.

제 10 발명의 구성에 의해, 2개의 경로를 통하여 전기신호가 공급되는 회로 셀과, 하나의 경로로부터 전기신호가 공급되는 회로 셀의 지연시간차를 가급적 저감할 수 있다.

본원의 제 11 발명은, 제 10 발명에 있어서, 상기 제 1층째의 배선 중의 제 1 저항체의 저항값과 제 2 저항체의 저항값은 거의 같고, 상기 제 2 저항체의 저항값은 상기 제 1 저항체의 저항값의배가 되도록 구성한 것에 특징이 있다.

제 11 발명의 구성에 의해, 2개의 경로를 통하여 전기신호가 공급되는 회로 셀과, 하나의 경로로부터 전기신호가 공급되는 회로 셀의 지연시간차를 거의 없앨 수 있다.

본원의 제 12 발명은, 제 6 발명에 있어서, 상기 회로 셀은 적어도 제 1, 제 2 및 제 3 회로 셀을 포함하고, 상기 제 1층째의 배선에는 한쪽 단에서부터 순서대로 제 1∼제 4의 저항체가 배치되고, 상기 각 저항체에 의해 제 1층째의 배선이 상기 한쪽 단에서부터 순서대로 제 1∼제 5 노드로 구획되고, 상기 제 2층째의 배선에는 상기 제 1층째의 배선의 상기 한쪽 단부에 대응하는 한쪽 단에서부터 순서대로 제 1∼제 4 저항체가 배치되고, 상기 각 저항체에 의해 상기 제 2층째의 배선이 상기 한쪽 단에서부터 순서대로 제 1∼제 5의 노드로 구획되고, 또 상기 제 1, 제 3, 제 5의 노드는 각각 상기 제 1, 제 2, 제 3의 회로 셀에 접속되고, 상기 제 1층째의 배선과 제 2층째의 배선 사이에서 상기 제 1, 제 2, 제 4 및 제 5 노드들은 제 1∼제 4의 콘택트로 각각 접속되고, 상기 전기신호 발생원은 상기 제 1층째의 배선 중의 제 2 노드에 접속되고, 상기 제 1층째의 배선 중의 제 1 저항체의 저항값과 제 2 저항체의 저항값은 거의 같고, 상기 제 1층째의 제 1 저항체의 저항값과 상기 제 2층째의 배선 중의 상기 제 3 저항체의 저항값은 거의 같고, 상기 제 2층째의 배선에서 상기 제 2의 저항체의 저항값은 상기 제 1 저항체의 저항값과 거의 같도록 구성한 것에 특징이 있다.

제 12 발명의 구성에 의해, 단부에 배치되는 회로 셀과 중앙부에 배치되는 회로 셀의 지연시간차를 거의 없앨 수 있다.

본원의 제 13 발명은, 반도체 메모리 장치로서, 본체 메모리 셀로서 기능하는 제 1 및 제 2 회로 셀과 기준 메모리 셀로서 기능하는 제 3 회로 셀을 적어도 포함하는 복수의 회로 셀과, 상기 각 회로 셀에 배선을 통하여 접속되고 상기 각 회로 셀에 공급하기 위한 신호를 발생하는 전기신호 발생원을 설치하고, 상기 전기신호 발생원과 각 회로 셀 사이의 배선 중의 저항값 중 최대값을 상기 전기신호 발생원과 제 1 회로 셀 사이의 배선 중의 저항값으로 하고, 상기 전기신호 발생원과 각 회로 셀 사이의 배선 중의 저항값 중 최소값을 상기 전기신호 발생원과 제 2 회로 셀 사이의 배선 중의 저항값으로 하며, 상기 전기신호 발생원과 제 3 회로 셀 사이의 배선 중의 저항값을 상기 최대값과 상기 최소값 사이의 값이 되도록 설정한 것에 특징이 있다.

제 13 발명의 구성에 의한 반도체 메모리 장치에 있어서, 기준 메모리 셀과최대, 최소의 지연시간에서 신호가 전달되는 본체 메모리 셀 사이의 지연시간차가 균일화됨으로써, 반도체 메모리 장치 내의 본체 메모리 셀과 각 기준 메모리 셀 사이의 기준시간차 중의 최대의 지연시간차가 저감된다. 따라서, 예를들면 신호 발생원이 메모리 셀의 플레이트 전극의 구동회로이고, 각 회로 셀이 본체 메모리 셀과 기준 메모리 셀에서 메모리 셀 커패시터로서 강유전체를 이용한 비휘발성 메모리에 있어서도, 고속동작이 가능하게 되며, 강유전체 커패시터의 열화 및 불균일에 대해서도 오동작되기 어렵게 되어 신뢰성이 높은 반도체 메모리 장치가 된다.

본원의 제 14 발명은, 반도체 메모리 장치로서, 본체 메모리 셀로서 기능하는 제 1 및 제 2 회로 셀과 기준 메모리 셀로서 기능하는 제 3 회로 셀을 적어도 포함하는 복수의 회로 셀과, 상기 각 회로 셀에 배선을 통하여 접속되고 상기 각 회로 셀에 공급하기 위한 신호를 발생하는 전기신호 발생원을 설치하고, 상기 제 3 회로 셀을 상기 제 1 회로 셀과 상기 제 2 회로 셀 사이에 배치한 것을 특징으로 한다.

제 14 발명의 구성에 의해, 본체 메모리 셀인 제 1 회로 셀과 기준 메모리 셀인 제 3 회로 셀 사이의 지연시간차와, 본체 메모리 셀인 제 2 회로 셀과 제 3 회로 셀 사이의 지연시간차를 가급적 작게 할 수 있는 구성이 된다. 따라서, 제 13 발명과 같은 작용을 얻을 수 있게 된다.

본원의 제 15 발명은, 반도체 메모리 장치로서, 복수의 회로 셀과, 상기 각 셀에 배선을 통하여 접속되고 상기 각 회로 셀에 공급하기 위한 신호를 발생하는 전기신호 발생원을 설치하고, 상기 복수의 회로 셀은 복수의 본체 메모리 셀과 복수의 기준 메모리 셀로 구성한 것에 특징이 있다.

제 15 발명의 구성에 의해, 반도체 메모리 장치 내의 배치배선관계에 따라 각 본체 메모리와 가장 작은 지연시간차로 동시 동작하는 기준 메모리를 선택할 수 있는 구성이 되고, 특히 메모리 용량이 큰 경우에는 상기 제 13 발명과 같은 작용을 확보할 수 있게 된다.

본원의 제 16 발명은, 제 15 발명에 있어서, 상기 복수의 회로 셀이 본체 메모리 셀로서 기능하는 제 1 회로 셀 및 제 2 회로 셀과, 기준 메모리 셀로서 기능하는 제 3 회로 셀 및 제 4 회로 셀을 포함하며, 상기 전기신호 발생원과 제 1 회로 셀 사이의 배선 중의 저항값이 상기 전기신호 발생원과 제 3 회로 셀 사이의 배선 중의 저항값과 거의 같으며, 상기 전기신호 발생원과 제 2 회로 셀 사이의 배선중의 저항값이 상기 전기신호 발생원과 제 4 회로 셀 사이의 배선 중의 저항값과 거의 같도록 구성한 것에 특징이 있다.

본원의 제 17 발명은, 제 15 발명에 있어서, 상기 복수의 회로 셀이 본체 메모리 셀로서 기능하는 제 1 회로 셀 및 제 2 회로 셀과, 기준 메모리 셀로서 기능하는 제 3 회로 셀 및 제 4 회로 셀을 포함하며, 상기 제 1 회로 셀과 상기 제 3 회로 셀이 동시에 선택되고, 상기 제 2 회로 셀과 상기 제 4 회로 셀이 동시에 선택되도록 구성한 것에 특징이 있다.

본원의 제 18 발명은, 제 15 발명에 있어서, 상기 복수의 회로 셀이 본체 메모리 셀로서 기능하는 제 1 회로 셀 및 제 2 회로 셀과 기준 메모리 셀로서 기능하는 제 3 회로 셀 및 제 4 회로 셀을 포함하며, 상기 전기신호 발생원과 제 1 회로셀 사이의 배선 중의 저항값이 상기 전기신호 발생원과 제 3 회로 셀 사이의 배선 중의 저항값과 거의 같으며, 상기 전기신호 발생원과 제 2 회로 셀 사이의 배선 중의 저항값이 상기 전기신호 발생원과 제 4 회로 셀 사이의 배선 중의 저항값과 거의 같으며, 상기 제 1 회로 셀과 상기 제 3 회로 셀이 동시에 선택되며, 상기 제 2 회로 셀과 상기 제 4 회로 셀이 동시에 선택되도록 구성한 것에 특징이 있다.

제 16, 제 17 또는 제 18 발명의 구성에 의해, 각 본체 메모리 셀과 각 기준 메모리 셀 사이에서 지연시간차가 거의 없어지므로, 신뢰성이 매우 높고 고속동작이 가능한 강유전체 메모리 등의 반도체 메모리 장치가 구성된다.

상술한 목적과 기타의 목적 및 본 발명의 특징과 이점은 첨부도면과 관련한 다음의 상세한 설명을 통해 보다 분명해 질 것이다.

이하, 본 발명의 실시예에 의한 전기신호 공급회로 및 반도체 메모리 장치에 대하여 도면을 참조하여 상세히 설명한다.

우선 본 발명의 제 1 실시예에 대하여 제 1 도 및 제 2 도를 참조하여 설명한다.

제 1 도에서, SD는 신호발생원, C11∼C15는 회로 셀, R111∼R121은 저항체, N111∼N115는 노드를 각각 나타낸다. 단, 본 실시예 및 각 실시예에서 저항체란, 일반적으로는 신호배선의 저항을 나타내기 위한 것으로서, 현실적으로는 배선 이외에 저항성 부재를 따로 설치하고 있지 않다. 단, 신호배선의 저항이 무시될수록 작고, 별도의 저항성 부재를 설치한 경우도 포함하는 것으로 한다.

제 1 도에 도시된 회로에 있어서, 신호발생원(SD)에 저항체(R121)를 통하여노드(N113)가 접속되고, 각 노드(N111∼N115)에는 각각 회로 셀(C11∼C15)이 접속되어 있다. 그리고 노드(N111)와 노드(N112) 사이에는 저항체(R111)가, 노드(N112)와 노드(N113) 사이에는 저항체(R112)가, 노드(N113)와 노드(N114) 사이에는 저항체(R113)가, 노드(N114)와 노드(N115) 사이에는 저항체(R114)가 각각 끼워 설치되어 있다. 즉, 신호발생원(SD)으로부터 출력된 신호가, 회로 셀(C11)에는 저항체(R121, R112, R111)를 통하여, 회로 셀(C12)에는 저항체(R121, R112)를 통하여, 회로 셀(C13)에는 저항체(R121)를 통하여, 회로 셀(C14)에는 저항체(R121, R113)를 통하여, 회로 셀(C15)에는 저항체(R121, R113, R114)를 통하여 각각 공급된다. 즉, 본 실시예에서는 회로 셀(C11∼C15)의 단부에 배치된 신호발생원(SD)이 각 회로 셀(C11∼C15)에 접속되는 노드열의 중앙부로 되는 노드(N113)에 저항체(R121)를 통하여 접속되어 있는 점이 상기 종래예의 구성과는 다르다.

제 2 도는 본 실시예에 의한 전기신호 공급회로의 신호전달 특성도이다. 제 2 도에 도시된 바와 같이, 신호발생원(SD)의 신호를 논리전압 " L" 로부터 논리전압 " H" 로 했을 때의 노드(N113)의 신호레벨 전압은 신호레벨 전압곡선(11)과 같이 되고, 노드(N111) 또는 노드(N115)의 신호레벨 전압은 신호레벨 전압곡선(12)과 같이 된다. 이것은 각 회로 셀(C11∼C15)이 가지는 기생용량을 포함하는 용량과 저항체(R111∼R114)에 의한 신호지연에 의한 것이다.

이 회로구성에서는 노드(N113)의 신호지연시간이 가장 작고, 노드(N111) 또는 노드(N115)의 신호지연시간이 가장 크지만, 이 최소신호 지연시간과 최대신호 지연시간의 차는 종래예(제 16 도 참조)에 비하여 훨씬 작아진다. 예를들면 각 회로 셀 사이의 저항값 및 각 회로 셀이 가지는 기생용량을 포함하는 용량이 같다고 하면, 지연시간차는 종래예의 1/4정도가 된다.

특히, 본 실시예에서 저항체(R111∼R114)의 저항값을 저항체(R121)의 저항값보다 작게 함으로써, 각 노드(N111∼N115)(회로 셀(C11∼C15)) 사이에서의 지연 시간차를 보다 작게 할 수 있는 이점이 있다. 저항체(R121)의 저항값을 크게 하기 위해서는 예를들면 배선폭을 좁게 하면 된다.

또, 저항체(R121)를 포함하는 배선과 저항체(R111∼R114)를 포함하는 배선은 평면적으로 배치되어 있어도 되고, 입체적으로 배치되어 있어도 되는 것으로 한다. 평면적으로 배치된 경우에는 제 1층의 배선층으로 된다는 이점이 있고, 입체적으로 배치된 경우에는 점유면적이 작아진다는 이점이 있다.

이하, 본 발명의 제 2 실시예에 대하여 제 3 도를 참조하여 설명한다.

본 실시예에서는 6개의 회로 셀(C21∼C26)이 6개의 노드(N211∼N216)에 각각 접속되어 있고, 노드(N211)와 노드(N212)는 저항체(R211)를 통하여, 노드(N212)와 노드(N213)는 저항체(R212)를 통하여, 노드(N214)와 노드(N215)는 저항체(R213)를 통하여, 노드(N215)와 노드(N216)는 저항체(R214)를 통하여 각각 접속되어 있다. 단, 본 실시예에서는 노드(N213)와 노드(N214)는 직접 접속되어 있지 않다. 그리고 신호발생원(SD)에는 저항체(R231)를 통하여 노드(N217)가 접속되어 있고, 또 노드(N217)에는 저항체(R221, R222)를 통하여 노드(N212, N215)가 각각 접속되어 있다.

본 실시예에 의한 전기신호 공급회로에서는 신호발생원(SD)으로부터 회로셀(C21∼C26)로의 신호배선을 파리미드형으로 함으로써, 제 1 실시예에 비해 각 회로 셀(C21∼C26)로의 지연시간차를 보다 저감할 수 있는 이점이 있다.

다음으로 본 발명의 제 3실시예에 대하여 제 4도를 참조하여 설명한다.

본 실시예에 의한 각 회로 셀(C21∼C26)과 각 노드(N211∼N216)와 각 저항체(R211∼R214)의 접속관계는, 상기 제 3 도에 도시된 제 2 실시예의 접속관계와 같다. 단, 본 실시예에서는 신호발생원(SD)이 저항체(R221)를 통하여 노드(N212)에, 저항체(R222)를 통하여 노드(N215)에 각각 접속되어 있다. 즉, 제 3 도의 노드(N217)의 위치에 신호발생원(SD)이 배치되고, 저항체(R231)가 존재하지 않는 구조로 되어 있다.

본 실시예에 의한 전기신호 공급회로에서는 제 2 실시예와 마찬가지로 신호 발생원(SD)으로부터 각 회로 셀로의 신호배선을 피라미드형으로 함으로써 제 1 실시예에 비해 더욱 지연시간차를 보다 저감할 수 있는 효과를 발휘할 수 있다.

또, 신호발생원(DS)으로부터 회로 셀로의 배선을 직접 2방향으로 분기시켜서 배치하고 있기 때문에, 상기 제 2 실시예에 의한 회로와 비교하여 저항체(R231)가 필요없게 되어 신호발생원(SD)으로부터 회로 셀에 이르는 경로 중의 저항값을 저감할 수 있다. 따라서, 신호발생원(SD)으로부터 가장 멀리있는 회로 셀로의 지연시간의 최대값이 작아지고, 회로 전체의 동작의 고속화를 도모할 수 있게 된다.

이어서, 본 발명의 제 4 실시예에 대하여 제 5 도를 참조하여 설명한다.

제 5 도에 도시된 바와 같이, 본 실시예에 의한 전기신호 공급회로는 상기 제 2 실시예에 의한 전기신호 공급회로의 구성(제 3 도 참조)에 있어서, 각노드(N211∼N216)와 각 회로 셀(C21∼C26) 사이에 추가로 저항체(R01∼R06)를 삽입한 것이다. 즉, 회로 셀(C21)에 접속되는 노드(N01)와 노드(N211) 사이에 저항체(R01)를 삽입하고, 회로 셀(C22)에 접속되는 노드(N02)와 노드(N212) 사이에 저항체(R02)를 삽입하고, 회로 셀(C23)에 접속되는 노드(N03)와 노드(N213) 사이에 저항체(R03)를 삽입하고, 회로 셀(C24)에 접속되는 노드(N04)와 노드(N214) 사이에 저항체(R04)를 삽입하고, 회로 셀(C25)에 접속되는 노드(N05)와 노드(N215) 사이에 저항체(R05)를 삽입하고, 회로 셀(C26)에 접속되는 노드(N06)와 노드(N216) 사이에 저항체(R06)를 삽입하고 있다. 각 노드(N211∼216)와 신호발생원(SD)의 접속관계 및 저항체(R211∼R231)의 배치상태는 상기 제 2 실시예의 제 3 도에 도시된 회로에서 설명한 바와 동일하다.

본 실시예에 의한 전기신호 공급회로에서는 제 1 및 제 2 실시예와 마찬가지로 신호발생원(SD)으로부터 각 회로 셀로의 신호배선을 피라미드형으로 함으로써 지연시간차를 저감할 수 있는 효과를 발휘할 수 있다.

또, 제 4 실시예에서는 피라미드형으로 형성된 배선단인 노드(N211∼N216)가 각각 저항체(R01∼R06)를 통하여 회로 셀(C21∼C26)에 접속되기 때문에 각 회로 셀(C21∼C26)이 가지는 기생용량을 포함하는 용량의 영향이 노드(N211∼N216)에 나타나기 어렵게 된다. 그 결과, 지연시간을 더욱 저감할 수 있는 효과를 발휘할 수 있다.

다음으로 본 발명의 제 5 실시예에 대하여 제 6 도∼제 8 도를 참조하여 설명한다.

제 6 도는 본 실시예에 의한 강유전체 메모리 장치의 회로구성을 개략적으로 도시한 블록 회로도이다. 제 6 도에 도시된 바와 같이, 본 실시예에 의한 회로는 상기 제 1 실시예를 도시한 제 1 도의 반도체 집적회로의 회로 셀(C11∼C15) 중 중앙에 배치된 회로 셀(C13)을 기준 회로 셀(RC1)로 치환한 것과 같은 구성이다. 그리고, 회로 셀(C11, C12, C14, C15)이 본체 회로 셀이다.

제 7 도는 상기 제 6 도에 도시된 반도체 집적회로의 구체적인 예인 강유전체 메모리 장치의 구성을 도시한 전기회로도이다. 단, 제 7 도는 강유전체 메모리 장치 내의 메모리 셀 어레이중 하나의 열의 일부만을 도시하고 있다. 제 7 도에서, WL0∼WL7은 워드선, RWL0, RWL1은 기준 워드선, BL, XBL은 비반전 비트선 신호 및 반전 비트선 신호를 각각 공급하기 위한 1쌍의 비트선, CP0∼CP3, RCP0은 셀 플레이트 전극, CPD는 셀 플레이트 신호공급원, SA는 센스 앰프, CC0∼CC7은 강유전체로 형성된 본체 메모리 셀 커패시터, CR0, CR1은 강유전체로 형성된 기준 메모리 셀 커패시터, Qn0∼Qn7, QnR0, QnR1은 N채널형 트랜지스터를 각각 나타낸다. 단, 제 7 도에서 다른 열에도 2개의 메모리 커패시터와 2개의 N채널형 트랜지스터의 조로 구성되는 메모리 셀이 배치되어 있고, 각 셀 플레이트 전극(CP, RCP)은 도면중 행을 따라 연장되어, 메모리 셀 어레이의 행에 배치된 각 메모리 셀과 접속되어 있다.

제 7 도에 도시된 바와 같이, 본 실시예에 의한 강유전체 메모리 장치는 다음과 같이 구성되어 있다 센스 앰프(SA)에는 각 비트선(BL, XBL)이 접속되어 있다. 본체 메모리 셀 커패시터(CC0∼CC7)의 한쪽 전극은 각각 N채널형 MOS트랜지스터(Qn0∼Qn7)를 통하여 비트선(BL 또는 XBL)에 접속되어 있고, 각 N채널형 MOS 트랜지스터(Qn0∼Qn7)의 게이트는 워드선(WL0∼WL7)에 각각 접속되어 있다. 또, 본체 메모리 셀 커패시터(CC0, CC1)의 다른쪽 전극은 공통의 셀 플레이트 전극(CP0)으로 되고, 본체 메모리 셀 커패시터(CC2, CC3)의 다른쪽 전극은 공통의 셀 플레이트 전극(CP1)으로 되고, 본체 메모리 셀 커패시터(CC4, CC5)의 다른쪽 전극은 공통의 셀 플레이트 전극(CP2)으로 되고, 본체 메모리 셀 커패시터(CC6, CC7)의 다른쪽 전극은 공통의 셀 플레이트 전극(CP3)으로 되어 있다. 마찬가지로, 기준 메모리 셀 커패시터(CR0, CR1)의 한쪽 전극은 각각 N채널형 MOS 트랜지스터(QnR0, QnR1)를 통하여 비트선(BL 또는 XBL)에 접속되어 있고, N채널형 MOS 트랜지스터(QnR0, QnR1)의 게이트는 워드선(RWL0, RWL1)에 접속되어 있다. 또, 기준 메모리 셀 커패시터(CR0, CR1)의 다른쪽 전극은 공통의 셀 플레이트 전극(RCP0)으로 되어 있다. 또, 셀 플레이트 전극(CP0, CP1)은 저항체(R114)를 통하여, 셀 플레이트 전극(CP1, RCP0)은 저항체(R113)를 통하여, 셀 플레이트 전극(RCP0, CP2)은 저항체(R112)를 통하여, 셀 플레이트 전극(CP2, CP3)은 저항체(R111)를 통하여 각각 접속되며, 또 셀 플레이트 전극(CP3)은 셀 플레이트 신호공급원(CPD)에 접속되어 있다. 즉, 기준 메모리 셀 커패시터(CR0, CR1)용 셀 플레이트 전극(RCP0)이 다른 셀 플레이트 전극(CP0∼CP3)의 중앙에 배치된 구성으로 되어 있다.

제 7 도에 도시된 강유전체 메모리 장치에 배치되는 각 부재는 제 6 도에 도시된 반도체 집적회로 내의 각 요소와 다음과 같이 대응하고 있다. 각 셀 플레이트 전극(CP3, CP2, RCP0, CP1, CP0)이 제 6 도중의 노드(N111, N112, N113, N114,N115)에 각각 대응한다. 셀 플레이트 전극(CP0)에 접속되는 본체 메모리 셀 커패시터(CC0, CC1) 및 N채널형 MOS 트랜지스터(Qn0, Qn1)로 이루어지는 메모리 셀과, 도시되어 있지 않지만, 이 행에 배치된 각 메모리 셀이 제 6 도중의 본체 회로 셀(C15)에 대응한다. 마찬가지로, 셀 플레이트(CP1)에 접속되는 각 메모리 셀이 제 6 도중의 본체회로 셀(C14)에 대응한다. 또, 셀 플레이트 전극(RCP0)에 접속되는 각 기준 메모리 셀이 제 6 도 중의 기준 회로 셀(RC1)에 대응한다. 마찬가지로, 셀 플레이트(CP2, CP3)에 접속되는 각 메모리 셀이 각각 제 6 도 중의 본체회로 셀(C12, C11)에 대응한다.

본 실시예에서는 제 7 도에 도시된 바와 같이, 기준 메모리 셀 커패시터(CR0, CR1)를 본체 메모리 셀 커패시터(CC0∼CC7)의 중앙에 배치하는 구성으로 하였으므로 본체 메모리 셀 커패시터와 기준 메모리 셀 커패시터 사이에서 양자의 셀 플레이트 전극에 셀 플레이트 신호공급원(CPD)로부터 공급되는 신호들의 지연시간차가 작아진다. 따라서, 본체 메모리 셀 커패시터 및 기준 메모리 셀 커패시터로부터 비트선(BL 또는 XBL)으로 판독되는 전하량의 메모리 셀의 배치 의존성이 없어진다. 그 결과, 안정동작, 고속동작이 가능하게 되고 강유전체 커패시터의 열화 및 불균일에 대해서도 오동작하지 않는 신뢰성이 높은 강유전체 메모리 장치를 얻을 수 있게 된다.

제 8 도는 제 6 도에 도시된 각 노드에서의 신호레벨의 시간변화를 도시한 도면이다. 제 8 도에서 신호레벨곡선(13)은 노드(N111)의 신호레벨을, 신호레벨곡선(14)은 노드(N115)의 신호레벨을, 신호레벨곡선(15)은 노드(N113)의 신호레벨을각각 나타낸다. 즉, 기준회로셀(RC1)의 신호레벨곡선(15)은 본체 회로 셀의 최대 지연 신호레벨곡선(13, 14) 사이를 통과하는 곡선으로 되고, 기준 회로 셀과 본체 회로 셀의 지연시간차는 종래의 구성에 비하여 작아진다.

다음으로 본 발명의 제 6 실시예에 대하여 제 9도를 참조하여 설명한다.

제 9 도에 도시된 바와 같이, 본 실시예에 의한 강유전체 메모리 장치의 회로 구성은, 제 1 도에 도시된 제 1 실시예에 의한 전기신호 공급회로에서 5개의 회로 셀(C11∼C15) 중 하나의 회로 셀(C12) 대신에 기준 메모리 셀을 구성하는 기준 회로 셀(RC1)을 배치한 것이다. 그리고, 신호발생회로(SD), 각 노드(N111∼N115) 및 각 저항체(R111∼R114, R121)의 접속관계는 상기 제 1 실시예를 도시한 제 1 도에 대하여 설명한 바와 같다.

본 실시예에서, 신호발생원(SD)은, 예를들면 셀 플레이트 신호공급원이다. 이 구성의 전기신호 공급회로에서는 노드(N111 또는 N115)가 신호발생원(SD)의 신호로부터의 지연시간이 최대이며, 노드(N113)가 신호발생원(SD)의 신호로부터의 지연시간이 최소이다. 노드(N112 또는 N114)는 그 중간의 지연시간으로 된다. 그리고, 신호발생원(SD)으로부터 기준 메모리 셀을 구성하는 기준 회로 셀(RC1)까지의 신호의 지연시간이 신호발생원(SD)으로부터 본체 메모리 셀을 구성하는 각 본체회로 셀(C11, C13, C14, C15)까지의 신호의 최대지연시간과 최소지연시간의 중간값이 되도록 각 저항체(R111∼R121)의 값 등이 설정되어 있다.

본 실시예에서는 이와 같은 메모리 셀 어레이의 구조를 가지는 강유전체 메모리 장치를 형성함으로써, 본체 메모리 셀을 구성하는 각 본체 회로 셀의 신호발생원(SD)으로부터의 지연시간차가 제 5 실시예보다 작게 된다. 또한, 신호발생원(SD)으로부터 기준 메모리 셀을 구성하는 회로 셀(RC1) 까지의 신호의 지연시간이 신호발생원(SD)으로부터 본체 메모리 셀을 구성하는 회로 셀(C11, C13, C14, C15)까지의 신호의 최대지연시간과 최소지연시간의 중간값으로 설정되어 있으므로 보다 안정적으로 고속의 동작을 하는 강유전체 메모리 장치를 얻을 수 있게된다.

이하, 본 발명의 제 7 실시예에 대하여 제 10 도를 참조하여 설명한다.

제 10 도에 도시된 바와 같이, 본 실시예에 의한 강유전체 메모리 장치의 회로구성은 제 3 도에 도시된 제 2 실시예에 의한 회로에서 6개의 회로 셀(C21∼C26)중의 2개 회로 셀(C25, C26) 대신에 기준메모리 셀을 구성하는 기준회로 셀(RC1, RC2)을 배치한 것이다. 신호발생원(SD), 각 노드(N211∼N217) 및 각 저항체(R211∼R214, R221, R222) 사이의 접속관계는 제 3 도를 참조로 한 상기 제 2 실시예의 설명에서 설명한 바와 같다.

그리고 신호발생원(SD)으로부터 각 기준 회로 셀(RC1, RC2)까지의 지연시간은 서로 다르도록 설정되어 있고, 본체 메모리 셀을 구성하는 회로 셀(C21∼C24)중의 하나가 동작하는 경우, 신호발생원(SD)으로부터 해당 회로 셀까지의 신호의 지연시간에 가장 가까운 지연시간을 가지는 기준 회로 셀을 선택할 수 있도록 구성되어 있다.

본 실시예에서는 제 10 도에 도시된 바와 같은 구성의 강유전체 메모리 장치로 함으로써, 상기 제 1 실시예에 대한 제 2 실시예의 이점과 마찬가지로, 신호발생원(SD)으로부터 각 회로 셀로의 지연시간차가 제 6 실시예보다 저감될 수 있는 이점을 얻을 수 있다.

또한, 기준 회로 셀(RC1, RC2)을 복수 개소에 설치하고, 본체 메모리 셀을 구성하는 회로 셀을 선택 동작하는 장소 즉, 지연시간에 따라, 복수의 기준 회로 셀 중의 어느 하나를 선택할 수 있도록 구성함으로써, 본체 메모리 셀을 구성하는 회로 셀과 기준 메모리 셀을 구성하는 기준 회로 셀로 신호발생원(SD)으로부터 공급되는 신호의 지연시간차를 작게 할 수 있고, 특히 메모리 용량이 크고 신호발생원(SD)으로부터의 신호배선길이가 긴 강유전체 메모리 장치에서, 안정동작, 고속동작이 가능하게 된다.

이어서 본 발명의 제 8 실시예에 대하여 제 11 도 및 제 12 도를 참조하여 설명한다.

본 실시예에 의한 전기신호 공급회로는 동 도면에 도시된 바와 같이, 신호발생원(SD)과, 이 신호발생원(SD)으로부터 저항체(R310)를 통하여 도출되는 배선(W310)과, 이 배선(W310)에 접속되는 제 1층째의 배선과, 7개의 회로 셀(C31∼C37)과, 각 회로 셀에 접속되는 제 2층째의 배선을 구비하고 있다. 그리고 제 1층째의 배선에는 2개의 저항체(R311, R312)가 삽입되고, 제 2층째의 배선에는 6개의 저항체(R321∼R326)가 끼워 설치되어 있다. 또, 본 실시예에서는 제 1층째의 배선과 제 2층째의 배선으로 노드를 나누어 표시하고 있다. 제 1층째의 배선에 있어서는 각 저항체(R311, R312)에 의하여 3개의 노드(N311∼N313)가 형성되어 있다. 또, 제 2층째의 배선에 있어서는 각 저항체(R321∼R326)에 의하여 각 회로 셀(C31∼C37)에 직접 연결되는 7개의 노드(N321∼N327)가 형성되어 있다. 여기에서 본 실시예에서의 특징은 제 1층째의 배선과 제 2층째의 배선 사이에 제 1∼제 3의 콘택트(CT311∼CT313)가 설치되어 있는 점이다. 즉, 제 1층째의 배선 중의 노드(N311)와 제 2층째의 배선 중의 노드(N322)가 제 1 콘택트(CT311)에 의하여, 제 1층째의 배선 중의 노드(N312)와 제 2층째의 배선 중의 노드(N324)가 제 2 콘택트(CT312)에 의하여, 제 1층째의 배선 중의 노드(N313)와 제 2층째의 배선 중의 노드(N326)가 제 3 콘택트(CT313)에 의하여 각각 서로 접속되어 있다. 바꾸어 말하면, 제 1층째의 배선에 저항체(R311, R312)를 직렬로 배치하고, 제 2층째의 배선에 저항체(R321∼R326)를 직렬로 배치하여 제 1층째의 배선의 각 저항체(R311, R312)로 구획되는 복수의 노드로부터 제 2층째의 배선의 복수의 노드에 복수의 콘택트를 통하여 신호를 공급하도록 구성되어 있다.

본 실시예에 의한 전기신호 공급회로에서는 저항체(R311, R312)를 배치한 제 1층째의 배선과, 저항체(R321∼R326)를 배치한 제 2층째의 배선을 복수의 점에서 접속함으로써, 양단의 회로 셀을 제외하는 각 회로 셀에 복수의 콘택트를 통하여, 즉 복수의 경로를 통하여 신호가 공급되므로, 각 회로 셀(C31∼C37) 사이의 신호지연시간차를 저감할 수 있음과 동시에, 신호발생원(SD)으로부터 가장 멀리있는 회로 셀까지의 거리가 단축되므로, 최대의 지연시간, 즉 시스템이 가지는 지연시간을 대폭 저감할 수 있다.

그리고 본 실시예에서는 제 1층째의 배선과 제 2층째의 배선 사이에 복수의 콘택트(CT311∼CT313)가 형성되어 있고, 제 2층째의 배선의 단과 그 부분에 가장가까운 제 1 콘택트(CT311) 사이의 배선길이가 제 1 콘택트(CT311)와 제 2 콘택트(CT312) 사이의 배선길이의 약 절반이 되도록 형성되어 있다. 바꾸어 말하면, 제 2층째의 배선에 배치되는 모든 노드(N321, N322, N323, N324, N325, N326, N327) 중 짝수번째의 노드(N322, N324, N326)가 제 1층째의 배선에 접속하도록 되어 있다. 즉, 제 2층째의 배선의 노드수가 홀수(2m+1)(m은 자연수, 본 실시예에서는 m=3)인 경우, 제 1층째의 배선과의 콘택트 수가 m개로 되어 있다. 또, 본 실시예에서는 배선폭을 균일하게 하고 있으므로, 제 2층째의 배선의 단과 그 부분에 가장 가까운 제 1 콘택트(CT311) 사이의 저항체(R321)의 저항값이 제 1 콘택트(CT311)와 제 2 콘택트(CT312) 사이에 배치되는 각 저항체(R322, R323)(서로 저항값은 같음)의 각각의 저항값의 약 절반이 되도록 구성되어 있다. 즉, 각 저항체(R321, R322, R323, R324, R325, R326)의 저항값은 같다. 바꾸어 말하면 신호배선의 폭, 즉 단면적이 같은 경우에는 각 회로 셀 사이의 간격이 같게 된다. 따라서, 레이아웃이 간소화되고, 제조공정시 실용적으로 된다.

제 12 도는 제 11 도의 회로구성을 적용한 강유전체 메모리 장치의 메모리 셀 어레이의 회로도이다. 본 실시예에서는 제 7 도에 도시된 예와는 달리, 본체 메모리 셀만을 표시하고, 기준 메모리 셀은 표시하고 있지 않지만, 기준 메모리 셀은 이 열 중의 다른 부위에 배치되어 있다. 또, 제 12 도에는 하나의 열밖에 표시되어 있지 않지만, 그 외에도 다수의 열이 있는 것은 물론이다.

제 12 도에서, WL0∼WL13은 워드선, BL, XBL은 비반전 비트선 신호 및 반전 비트선 신호를 각각 공급하기 위한 1쌍의 비트선, CP0∼CP6은 셀 플레이트 전극,CPD는 셀 플레이트 신호발생원으로서의 셀 플레이트 신호공급원, SA는 센스 앰프, CC0∼CC13은 강유전체로 형성된 본체 메모리 셀 커패시터, Qn0∼Qn13은 N채널형 트랜지스터를 각각 나타낸다. 단, 제 12 도에서는 다른 열에도 2개의 메모리 커패시터와 2개의 N채널형 트랜지스터의 조로 이루어지는 메모리 셀이 배치되어 있고, 각 셀 플레이트 전극(CP0∼CP6)은 도면 중 행을 따라 연장되어, 메모리 셀 어레이의 행에 배치된 각 메모리 셀과 접속되어 있다.

제 12 도에 도시된 바와 같이, 본 실시예에 의한 강유전체 메모리 장치는, 다음과 같이 구성되어 있다. 센스 앰프(SA)에는 각 비트선(BL, XBL)이 접속된다. 본체 메모리 셀 커패시터(CC0∼CC13)의 한쪽 전극은 각각 N채널형 MOS 트랜지스터(Qn0∼Qn13)를 통하여 비트선(BL 또는 XBL)에 접속되고, 각 N채널형 MOS 트랜지스터(Qn0∼Qn13)의 게이트는 워드선(WL0∼WL13)에 각각 접속된다. 또, 각각 1쌍의 본체 메모리 셀 커패시터(CC0, CC1), (CC2, CC3) 등의 다른쪽 전극은 공통의 셀 플레이트 전극(CP0, CP1...)으로 되어 있다. 또, 셀 플레이트 전극(CP0, CP1)은 저항체(R326)를 통하여, 셀 플레이트 전극(CP1, CP2)은 저항체(R325)를 통하여, 셀 플레이트 전극(CP2, CP3)은 저항체(R324)를 통하여, 셀 플레이트 전극(CP3, CP4)은 저항체(R323)를 통하여, 셀 플레이트 전극(CP4, CP5)은 저항체(R322)를 통하여, 셀 플레이트 전극(CP5, CP6)은 저항체(R321)를 통하여 각각 서로 접속되어 있다. 그리고 제 1층째의 배선으로부터 하나 건너서 셀 플레이트 전극(CP5, CP3, CP1)에 콘택트(CT311∼CT313)가 형성되어 있다.

제 12 도에 도시된 강유전체 메모리 장치에 있어서, 각 셀 플레이트전극(CP0∼CP6)에 접속되는 각 행에 배치된 각 메모리 셀이 제 11 도 중의 회로 셀(C31∼C37)에 대응한다.

본 실시예에 의한 강유전체 메모리 장치에서는, 제 11 도 및 제 12 도에 도시된 구성에 의하여, 가능한 한 메모리 셀 어레이 중의 각 본체 메모리 셀 사이의 지연시간차를 저감할 수 있다.

다음으로, 본 발명의 제 9 실시예에 대하여 제 13 도를 참조하여 설명한다.

본 실시예에 의한 전기신호 공급회로는, 제 13 도에 도시된 바와 같이, 신호발생원(SD)과, 이 신호발생원(SD)으로부터 저항체(R410)를 통하여 도출되는 배선(W410)과, 이 배선(W410)에 접속되는 제 1층째의 배선과, 3개의 회로 셀(C41∼C43)을 포함하는 다수의 회로 셀과, 각 회로 셀 사이에 접속되는 제 2층째의 배선을 구비하고 있다, 그리고, 제 1층째의 배선에는 2개의 저항체(R411, R412)가 삽입되고, 제 2층째의 배선에는 4개의 저항체(R421∼R424)가 삽입된다. 제 1층째의 배선에 있어서는 각 저항체(R411, R412)에 의하여, 3개의 노드(N411∼N413)가 형성되어 있다. 또, 제 2층제의 배선에서는 각 저항체(R421∼R424)에 의하여 5개의 노드(N421∼N425)가 형성되어 있다. 여기에서 본 실시예의 특징은, 제 1층째의 배선 중의 노드(N411)와 제 2층째의 배선 중의 노드(N422)가 제 1 콘택트(CT411)에 의하여, 제 1층째의 배선 중의 노드(N413)와 제 2층째의 배선 중의 노드(N424)가 제 2 콘택트(CT412)에 의하여 각각 서로 접속되어 있는 점이다. 단, 제 1층째의 배선 중의 중앙의 노드(N412)와 제 2층째의 배선 중의 노드(N423) 사이에는 콘택트가 형성되어 있지 않다.

또 본 실시예에서는 2방향으로부터 전하(신호)를 공급받는 회로 셀(C42)에 접속되는 경로에 배치되는 2개의 저항체(R422, R423)의 저항값(r22, r23)과, 1방향에서만 전하를 공급받는 회로 셀(C41)에 접속되는 경로에 배치되는 저항체(R421)의 저항값(r21)과 관계를 다음 식 (1)

과 같이 설정하고 있다. 또, 다른 한쪽의 단부에 배치된 회로 셀(C43)에 접속되는 경로에 배치된 저항체(R424)의 저항값과, 중앙의 회로 셀(C42)에 접속되는 경로에 배치된 저항체(R422, R423)의 저항값 사이에도 같은 관계가 성립하고 있다. 단, 저항체(R411)와 저항체(R412)의 저항값은 같다. 이와 같이 설정함으로써 각 회로 셀(C41, C42)로의 지연시간을 같게 할 수 있다. 그 점에 대하여 설명한다. 각 회로셀(C41, C42)의 용량을 같은 CA1로 하면, 하기 식 (2)에서 나타내는 제 1층째의 배선으로부터 양 회로 셀로의 지연시간이 같다는 조건, 즉,

라는 조건에서 상기 식 (1)이 유도된다.

본 실시예에서는 이상과 같이 설정함으로써, 전체로서 지연시간차가 적은 구성으로 할 수 있다. 또, 상기 제 8 실시예와 마찬가지로, 신호발생원(SD)으로부터 가장 멀리있는 회로 셀까지의 거리가 단축되므로, 최대의 지연시간, 즉 시스템이 가지는 지연시간을 대폭 저감할 수 있다, 단, 저항체(R422)의 저항값이 저항체(R421)의 저항값보다도 크다면, 각 회로 셀(C41, C42)의 지연시간차를 가급적 저감하는 효과를 얻을 수 있다.

또, 도시하지는 않았지만, 본 실시예의 구성을 상기 제 12 도에 도시한 바와 같은 강유전체 메모리 장치의 메모리 셀 어레이의 구조에 적용하는 것도 물론 가능하다.

또, 제 1층째의 배선과 제 2층째의 배선 사이에 복수개의 콘택트를 설치하는 경우, 콘택트의 배치방법은 본 실시예와 같은 배치방법으로 한정되는 것은 아니다.

이어서 본 발명의 제 10 실시예에 대하여 제 14 도를 참조하여 설명한다.

본 실시예에 의한 전기신호 공급회로는, 제 14 도에 도시된 바와 같이, 신호발생원(SD)과, 이 신호발생원(SD)으로부터 저항체(R510)를 통하여 도출되는 배선(W510)과, 이 배선(W510)에 접속되는 제 1층째의 배선과, 3개의 회로 셀(C51∼C53)을 포함하는 다수의 회로 셀과, 각 회로 셀 사이에 접속되는 제 2층째의 배선을 구비하고 있다. 그리고 제 1층째의 배선에는 4개의 저항체(R511∼R514)가 삽입되고, 제 2층째의 배선에는 4개의 저항체(R521∼R524)가 삽입되어 있다. 또, 본 실시예에서는 제 1층째의 배선과 제 2층째의 배선으로 노드를 나누어 표시하고 있다. 제 1층째의 배선에서는 각 저항체(R511∼R514)에 의하여 5개의 노드(N511∼N515)가 형성되어 있다. 또 제 2층째의 배선에서는 각 저항체(R521∼R524)에 의하여 5개의 노드(N521∼N525)가 형성되어 있다. 여기에서 본 실시예의 특징은 제 1층째의 배선과 제 2층째의 배선 사이에 제 1∼제 4 콘택트(CT511∼CT514)가 설치되어 있는 점이다. 즉, 제 1층째의 배선 중의 노드(N511)와 제 2층째의 배선 중의 노드(N521)가 제 1 콘택트(CT511)에 의하여,제 1층째의 배선 중의 노드(N512)와 제 2층째의 배선 중의 노드(N522)가 제 2 콘택트(CT512)에 의하여, 제 1층째의 배선 중의 노드(N514)와 제 2층째의 배선 중의 노드(N524)가 제 3 콘택트(CT513)에 의하여, 제 1층째의 배선 중의 노드(N515)와 제 2층째의 배선 중의 노드(N525)가 제 4 콘택트(CT514)에 의하여 각각 서로 접속되어 있다. 단, 제 1층째의 배선 중의 중앙의 노드(N513)와 제 2층째의 배선 중의 노드(N523) 사이에는 콘택트가 형성되어 있지 않다. 즉, 본 실시예에 관한 전기신호 공급회로의 구조는 상기 제 9 실시예에서의 구조에 있어서 제 2층째의 배선 중의 양단부의 노드에도 저항체를 통하여 콘택트를 형성한 것이다.

본 실시예에서는 단부에 배치된 회로 셀(C51, C53)과 중앙에 배치된 회로 셀(C52)이 2방향에서 전하를 공급받으므로 저항체(R511, R521)의 합성저항값과, 저항체(R512, R522)의 합성저항값을 같은 값으로 설정함으로써, 양 회로 셀로의 지연시간이 같아지도록 설정되어 있다. 단, 저항체(R512)와 저항체(R513)의 저항값은 같다.

따라서 본 실시예에 의해서도 전체로서 지연시간차가 적은 구성으로 할 수 있다. 특히, 본 실시예의 구성에서는 상기 제 9 실시예에 비하여 각 저항체의 저항값의 조정이 용이하다는 이점을 얻을 수 있다. 또, 상기 제 8 실시예와 마찬가지로 신호발생원(SD)으로부터 가장 멀리있는 회로 셀까지의 거리가 단축되므로 최대의 지연시간, 즉 시스템이 가지는 지연시간을 대폭 저감할 수 있다.

또, 도시하고 있지는 않지만, 본 실시예의 구성을 상기 제 12 도에 도시된 바와 같은 강유전체 메모리 장치의 메모리 셀 어레이의 구조에 적용하는 것도 물론가능하다.

또, 제 1층째의 배선과 제 2층째의 배선 사이에 복수개의 콘택트를 설치하는 경우, 콘택트의 배치방법은 본 실시예와 같은 배치방법에 한정되는 것은 아니다.

본 발명에 의하면, 제 1 및 제 2 회로 셀을 포함하는 복수의 회로 셀과, 전기신호 발생원을 포함하는 전기신호 공급회로에 있어서, 전기신호 발생원과 각 회로 셀 사이의 배선 중의 저항값을 같은 정도로 하였으므로, 신호발생원으로부터 제 1, 제 2의 회로 셀에 공급되는 신호의 지연시간을 거의 같게 할 수 있고, 따라서 회로동작의 고속화와 안정화를 도모할 수 있다.

또, 본 발명에 의하면, 전기신호 발생원에 접속되는 제 1층째의 배선과, 복수의 회로 셀에 접속되는 제 2층째의 배선 사이를 복수의 콘택트로 접속하고, 각 회로 셀에는 복수의 콘택트를 통하여 전기신호가 공급되도록 하였으므로, 각 회로 셀 사이의 지연시간차를 가급적 저감할 수 있다.

또, 본 발명에 의하면, 반도체 메모리 장치로서 전기신호 발생원과 기준 메모리 셀 사이의 배선 중의 저항값을 전기신호 발생원과 각 본체 메모리 셀 사이의 배선 중의 저항값의 최대값과 최소값 사이의 값으로 되도록 하였으므로, 반도체 메모리 장치내의 본체 메모리 셀과 각 기준 메모리 셀 사이의 지연시간차의 최대값을 저감할 수 있고, 따라서, 반도체 메모리 장치의 동작의 고속화와 신뢰성의 향상을 도모할 수 있다.

상술한 본 발명의 바람직한 실시예들은 예시의 목적을 위해 개시된 것이며,당업자라면 첨부된 특허청구의 범위에 개시된 본 발명의 사상과 범위를 통해 각종 수정, 변경, 대체 및 부가가 가능할 것이다.

Claims (15)

1. 적어도 제 1 및 제 2 회로 셀을 포함하는 복수의 회로 셀과,

   상기 각 회로 셀에 공급하기 위한 신호를 발생하는 전기신호 발생원과,

   상기 전기신호 발생원으로부터 도출되어 선단부에서 상기 각 회로 셀에 접속되는 배선을 구비하고,

   상기 배선은, 상기 전기신호 발생원으로부터 도출되는 제 1 계층과, 이 제 1계층으로부터 분기하여 선단에서 상기 각 회로 셀에 접속되는 제 2 계층을 구비하며,

   상기 분기점은 상기 제 2 계층을 구성하는 배선의 거의 중앙에 위치하고,

   상기 분기점과 제 1 회로 셀 사이의 상기 배선 중의 저항값과, 상기 분기점과 상기 제 2 회로 셀 사이의 상기 배선 중의 저항값과 같은 정도로 설정되는 것을 특징으로 하는 전기신호 공급회로.
2. 제 1 항에 있어서,

   상기 배선은 상기 전기신호 발생원으로부터 도출되는 제 1 계층과, 상기 제 1 계층으로부터 하나의 분기점에서 분기하여 선단에서 상기 각 회로 셀에 접속되는 제 2 계층을 포함하고,

   상기 제 1 계층의 전기신호 발생원으로부터 상기 분기점까지의 배선 중의 저항값이 상기 제 2 계층의 각 회로셀 사이의 배선 중의 저항값보다도 큰 것을 특징으로 하는 전기신호 공급회로.
3. 제 1 항에 있어서,

   상기 배선은 상기 전기신호 발생원으로부터 도출되는 제 1 계층과, 상기 제 1 계층으로부터 하나의 분기점에서 분기하여 선단에서 각 회로 셀에 접속되는 제 2계층을 포함하고,

   상기 제 2 계층의 각 선단부는 각각 저항체를 통하여 상기 각 회로 셀에 접속되는 것을 특징으로 하는 전기신호 공급회로.
4. 제 3 항에 있어서,

   상기 저항체의 저항값은 상기 제 1 계층의 상기 전기신호 발생원으로부터 상기 제 2 계층으로의 분기점까지의 배선 중의 저항값 및 상기 제 2 계층의 각 회로 셀 사이의 배선 중의 저항값 보다 큰 것을 특징으로 하는 전기신호 공급회로.
5. 복수의 회로 셀과,

   상기 회로 셀에 공급하기 위한 전기신호를 발생하는 전기신호 발생원과,

   상기 전기신호 발생원에 접속되는 제 1층째의 배선과,

   상기 각 회로 셀에 접속되는 제 2층째의 배선을 포함하며,

   상기 제 1층째의 배선과 상기 제 2층째의 배선은 적어도 제 1 콘택트 및 제 2 콘택트를 포함하는 복수의 콘택트로 접속되어 있고,

   상기 복수의 회로 셀 중 적어도 양단의 회로 셀을 제외하는 회로 셀에는 상기 적어도 2개의 콘택트를 통하여 상기 전기회로 발생원으로부터의 전기신호가 공급되도록 구성되어 있는 것을 특징으로 하는 전기신호 공급회로.
6. 제 5 항에 있어서,

   상기 제 2층째의 배선의 한쪽 단부와 상기 제 1 콘택트 사이의 경로 중의 저항값은 상기 제 2층째의 배선의 제 1 콘택트와 제 2 콘택트 사이의 경로 중의 저항값의 거의 절반인 것을 특징으로 하는 전기신호 공급회로.
7. 제 5 항에 있어서,

   상기 복수의 콘택트 중 어떤 콘택트도 상기 제 2층째의 배선 중의 단부에는 존재하지 않는 것을 특징으로 하는 전기신호 공급회로.
8. 제 5 항에 있어서,

   상기 제 2층째의 배선의 한쪽 단부와 제 1 콘택트 사이의 배선길이는 상기 제 2층째의 배선의 제 1 콘택트와 제 2 콘택트 사이의 배선길이의 거의 절반인 것을 특징으로 하는 전기신호 공급회로.
9. 제 5 항에 있어서,

   상기 회로 셀은, 적어도 제 1, 제 2 및 제 3 회로 셀을 포함하고,

   상기 제 1층째의 배선에는 한쪽 단에서부터 순서대로 제 1 및 제 2 저항체가 배치되며, 상기 각 저항체에 의해 제 1층째의 배선이 상기 한쪽 단에서부터 순서대로 제 1∼제 3 노드로 구획되고,

   상기 제 2층째의 배선에는 상기 제 1층째의 배선의 상기 한쪽 단부에 대응하는 한쪽 단에서부터 순서대로 제 1∼제 4 저항체가 배치되며, 상기 각 저항체에 의해 상기 제 2층째의 배선이 상기 한쪽 단에서부터 순서대로 제 1∼제 5의 노드로 구획되고, 또 상기 제 1, 제 3, 제 5의 노드는 각각 상기 제 1, 제 2, 제 3의 회로 셀에 접속되며,

   상기 제 1 콘택트는 상기 제 1층째의 배선 중의 제 1 노드와 제 2층째의 배선 중의 제 2 노드 사이에 형성되고,

   상기 제 2 콘택트는 상기 제 1층째의 배선 중의 제 3 노드와 제 2층째의 배선 중의 제 4 노드 사이에 형성되며,

   상기 전기신호 발생원은 상기 제 1층째의 배선 중의 제 2 노드에 접속되고,

   상기 제 2층째의 배선에서 상기 제 2 저항체의 저항값은 상기 제 1 저항체의 저항값 보다 큰 것을 특징으로 하는 전기신호 발생회로.
10. 제 9 항에 있어서,

    상기 제 1층째의 배선 중의 제 1 저항체의 저항값과 제 2 저항체의 저항값은 거의 같고,

    상기 제 2 저항체의 저항값은 상기 제 1 저항체의 저항값의 * 배인 것을 특징으로 하는 전기신호 발생회로.
11. 제 5 항에 있어서,

    상기 회로 셀은 적어도 제 1, 제 2 및 제 3 회로 셀을 포함하고,

    상기 제 1층째의 배선에는 한쪽 단에서부터 순서대로 제 1∼제 4의 저항체가 배치되며, 상기 각 저항체에 의해 제 1층째의 배선이 상기 한쪽단에서부터 순서대로 제 1∼제 5 노드로 구획되고,

    상기 제 2층째의 배선에는 상기 제 1층째의 배선의 상기 한쪽 단부에 대응하는 한쪽 단에서부터 순서대로 제 1∼제 4 저항체가 배치되며, 상기 각 저항체에 의해 상기 제 2층째의 배선이 상기 한쪽 단에서부터 순서대로 제 1∼제 5의 노드로 구획되고, 또 상기 제 1, 제 3, 제 5의 노드는 각각 상기 제 1, 제 2, 제 3의 회로 셀에 접속되며,

    상기 제 1층째의 배선과 제 2층째의 배선 사이에서 상기 제 1, 제 2, 제 4 및 제 5 노드들은 제 1∼제 4의 콘택트에 의하여 각각 접속되고,

    상기 전기신호 발생원은 상기 제 1층째의 배선 중의 제 2 노드에 접속되며,

    상기 제 1층째의 배선 중의 제 1 저항체의 저항값과 제 2 저항체의 저항값은 거의 같으며,

    상기 제 1층째의 배선 중의 제 1 저항체의 저항값과 상기 제 2층째의 배선 중의 상기 제 3 저항체의 저항값은 거의 같고,

    상기 제 2층째의 배선에서 상기 제 2의 저항체의 저항값은 상기 제 1 저항체의 저항값과 거의 같은 것을 특징으로 하는 전기신호 발생회로.
12. 본체 메모리 셀로서 기능하는 제 1 및 제 2 회로 셀과 기준 메모리 셀로서 기능하는 제 3 회로 셀을 적어도 포함하는 복수의 회로 셀과,

    상기 각 회로 셀에 배선을 통하여 접속되고, 상기 각 회로 셀에 공급하기 위한 신호를 발생하는 전기신호 발생원을 포함하며,

    상기 전기신호 발생원과 각 회로 셀 사이의 배선 중의 저항값 중 최대값이 상기 전기신호 발생원과 제 1 회로 셀 사이의 배선 중의 저항값이고,

    상기 전기신호 발생원과 각 회로 셀 사이의 배선 중의 저항값 중 최소값이 상기 전기신호 발생원과 제 2 회로 셀 사이의 배선 중의 저항값이며,

    상기 전기신호 발생원과 제 3 회로 셀 사이의 배선 중의 저항값이 상기 최대값과 상기 최소값 사이의 값이 되도록 설정되는 것을 특징으로 하는 반도체 메모리 장치.
13. 제 12 항에 있어서,

    상기 제 3 회로 셀은 상기 제 1 회로 셀과 상기 제 2 회로 셀 사이에 배치되는 것을 특징으로 하는 반도체 메모리 장치.
14. 복수의 회로 셀과,

    상기 각 회로 셀에 배선을 통하여 접속되며 상기 각 회로 셀에 공급하기 위한 신호를 발생하는 전기신호 발생원을 구비하고,

    상기 복수의 회로 셀은 복수의 본체 메모리 셀과 복수의 기준 메모리 셀로 구성되며,

    상기 복수의 회로 셀은 본체 메모리 셀로서 기능하는 제 1 회로 셀 및 제 2 회로 셀과, 기준 메모리 셀로서 기능하는 제 3 회로 셀 및 제 4 회로 셀을 포함하고,

    상기 전기신호 발생원과 제 1 회로 셀 사이의 배선 중의 저항값은 상기 전기신호 발생원과 제 3 회로 셀 사이의 배선 중의 저항값과 거의 같으며,

    상기 전기신호 발생원과 제 2 회로 셀 사이의 배선 중의 저항값은 상기 전기신호 발생원과 제 4 회로 셀 사이의 배선 중의 저항값과 거의 같은 것을 특징으로 하는 반도체 메모리 장치.
15. 제 14 항에 있어서,

    상기 제 1 회로 셀과 상기 제 3 회로 셀이 동시에 선택되며, 상기 제 2 회로 셀과 상기 제 4 회로 셀이 동시에 선택되도록 구성되는 것을 특징으로 하는 반도체 메모리 장치.