KR0175708B1 - 개량된 비트선 프리차지 방식을 채용한 계층비트선 구조를 가지는 반도체기억장치 - Google Patents

개량된 비트선 프리차지 방식을 채용한 계층비트선 구조를 가지는 반도체기억장치 Download PDF

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Abstract

반도체기억장치는 주비트선쌍(MBL, /MBL), 복수의 부비트선쌍(SBL, /SBL), 복수의 선택트랜지스터쌍(Qs, /Qs), 복수의 워드선(WL), 복수의 메모리셀(MC) 및 복수의 제1의 프리차지회로(PRL, Qp, /Qp)를 구비한다.
복수의 부비트선쌍은 주비트선쌍에 대응하여 설치된다.
복수의 부비트선쌍의 제1 및 제2 부비트선은 주비트선쌍에 따라서 일직선으로 배치된다.
복수의 선택트랜지스터쌍은 복수의 부비트선쌍에 대응하여 설치된다.
복수의 선택트랜지스터쌍의 각각은 주비트선쌍과 대응하는 부비트선쌍과의 사이에 접속되며, 또한 소정의 선택신호(BS)에 응답하여 도통상태가 된다. 복수의 워드선은 복수의 부비트선쌍의 제1 및 제2 부비트선과 교차하여 배치된다.
복수의 메모리셀은 복수의 부비트선쌍의 제1 및 제2부비트선과 복수의 워드선과의 교점에 대응하여 설치된다.
복수의 메모리셀의 각각은 대응하는 부비트선과 대응하는 워드선에 접속된다.
복수의 제1의 프리차지호로는 복수의 부비트선쌍에 대응하여 설치된다.
복수의 제1의 프리차지회로의 각각은 대응하는 부비트선쌍을 소정의 프리차지전위로 직접적으로 프리차지한다.
따라서 부비트선쌍의 전위는 고속이며 또한 확실하게 소정의 프리차지전위에 달한다.

Description

개량된 비트선 프리차지 방식을 채용한 계층비트선 구조를 가지는 반도체기억장치
제1도는 이 발명의 실시예 1에 의한 DRAM의 전체구성을 표시하는 블록도.
제2도는 제1도에 표시된 메모리셀 어레이의 일부구성을 표시하는 회로도.
제3도는 제2도에 표시된 하나의 메모리셀의 구성을 표시하는 회로도.
제4도는 제2도에 표시된 DRAM의 판독동작을 표시하는 타이밍차트.
제5도는 이 발명의 실시예 2에 따르는 DRAM에 있어서의 메모리셀 어레이의 일부구성을 표시하는 회로도.
제6도는 이 발명의 실시예 3에 따르는 DRAM에 있어서의 메모리셀 어레이의 일부구성을 표시하는 평면도.
제7도는 제6도중의 A-A선에 따른 단면도.
제8도는 제6도에 표시된 메모리셀 어레이에 대응하는 배선도.
제9도는 이 발명의 실시예 4에 의한 DRAM에서의 메모리 어레이의 일부구성을 표시하는 평면도.
제10도는 제9도중의 B-B선에 따르는 단면도.
제11도는 제9도 및 제10도에 표시된 2가닥의 프리차지전위공급선을 표시하는 등가회로.
제12도는 이 발명의 실시예 5에 의한 DRAM에서의 메모리셀 어레이의 일부를 표시하는 회로도.
제13도는 제12도에 표시된 메모리셀 어레이의 일부를 표시하는 평면도.
제14도는 이 발명의 실시예 6에 의한 DRAM에서의 메모리셀 어레이의 일부 구성을 표시하는 평면도.
제15도는 이 발명의 실시예 7에 의한 DRAM에서의 메모리셀 어레이의 일부 구성을 표시하는 회로도.
제16도는 제15도에 표시된 하나의 서브데코더를 구체적 구성을 표시하는 회로도.
이 발명은 반도체기억장치에 관련된 것으로, 더욱 상세하게는 계층비트선 구조를 한 다이나믹랜덤액세스메모리(DRAM)의 비트선 프리차지회로의 개량에 관한 것이다.
전에서부터, 작은 칩면적으로 큰 기억용량을 실현하는 것을 목적으로하여, 소위 계측비트선구조를 갖는 DRAM가 제안되어왔다.
이 DARM에서는, 하나의 주비트선쌍에 대응하여 복수의 부(副)비트선쌍이 설치되어, 각부 비트선쌍은 2개의 선택트랜지스터를 통해서 주비트선쌍에 접속되어 있다.
예를들면, 일본국 특개소 60-234296호 공보(1985)에는, 선택된 블록내의 부비트선쌍만을 주비트선쌍에 접속하는 기술이 개시되어있다.
이와같은 계층비트구조를 가진 DARM에 있어서도 통상의 DRAM과 마찬가지로, 주비트선쌍 및 부비트선쌍에 데이터가 판독되기 전에 이들을 소정의 프리차지전위(중간전위 Vcc/2)까지 프리차지할 필요가 있다.
그러나, 단순히 하나의 주비트선쌍에 대응하여 하나의 프리차지회로를 설치한 것만으로는, 프리차지전위는 주비트선쌍 및 선택트랜지스터를 통해서 부비트선쌍에 공급되기 때문에, 부비트선쌍의 전위가 소정의 프리차지전위로 될 때까지 상당한 시간이 걸리는 것으로 된다.
또, 비선택블록내의 부비트선쌍은 주비트선쌍과 분리되어, 그것으로 전기적으로 플로팅상태로 되기 때문에, 만일 그 부비트선쌍을 소정의 프리차지전위까지 프리차지했다고해도, 그 전위는 비선택기간으로 저하한다.
따라서, 부비트선쌍을 주비트선쌍에 접속할때마다 주비트선쌍 및 부비트선쌍을 프리차지하지 않으면 않된다.
또한, 상술한 일본국 특개소 60-234296호 공보에는 주비트선쌍 및 부비트선쌍을 프리차지하는 방법은 개시도 언급도 되어있지 않다.
고로, 이 발명의 목적은 판독속도의 빠른 계측비트선구조의 반도체기억장치를 제공하는 일이다.
이 발명의 다른 목적은, 부비트선쌍을 고속으로 프리차지할 수 있는 계층비트선구조의 반도체기억장치를 제공하는 일이다.
이 발명의 또다른 목적은, 데이터가 부비트선쌍에 판독되기 직전까지 그 부비트선쌍의 전위를 소정의 프리차지전위로 유지할 수가 있는 반도체기억장치를 제공하는 일이다.
이 발명의 또다른 목적은, 칩면적을 증대시키는 일없이 부비트선쌍을 고속으로 프리차지할 수가 있는 반도체기억장치를 제공하는 일이다.
이 발명의 하나의 국면에 따른 반도체기억장치는, 주비트선쌍, 복수의 선택트랜지스터, 복수의 워드선, 복수의 메모리셀 및 복수의 제1의 프리차지 회로를 구비한다.
복수의 부비트선쌍은 주비트선쌍에 대응하여 설치된다.
복수의 부비트선쌍의 제1 및 제2부비트선은 주비트선쌍에 따라서 일직선에 배치된다.
복수의 선택트랜지스터 쌍은 복수의 부비트선쌍에 대응하여 설치된다.
복수의 선택트랜지스터쌍의 각각은, 주비트선쌍과 대응하는 부비트선쌍과의 사이에 접속되며, 또한 소정의 선택신호에 응답하여 도통상태가 된다.
복수의 워드선은, 복수의 부비트선쌍의 제1 및 제2부비트선과 교차하여 배치된다.
복수의 메모리셀은, 복수의 부비트선쌍의 제1 및 제2부비트선과 복수의 워드선과의 교점에 대응하여 설치된다.
복수의 메모리셀의 각각은 대응하는 부비트선과 대응하는 워드선에 접속된다.
복수의 제1의 프리차지회로는 복수의 비트선쌍에 대응하여 설치된다.
복수의 제1의 프리차지회로의 각각은 대응하는 부비트선쌍을 소정의 프리차지전위로 직접적으로 프리차지한다.
이 발명의 또하나의 국면에 따르는 반도체기억장치는 반도체기판, 복수의 메모리셀 블록, 복수의 주비트선쌍, 및 프리차지전위발생회로를 구비한다.
복수의 메모리셀 블록은 반도체기판상에 행방향으로 배치된다.
복수의 주비트선쌍은 반도체기판상에 복수의 메모리셀 블록을 종단하여 배치된다.
프리차지전원발생회로는 소정의 프리차지전위를 발생한다.
복수의 메모리셀 블록의 각각은 복수의 부비트선쌍, 복수의 제1의 선택트랜지스터쌍, 복수의 워드선, 복수의 메모리셀, 제1의 프리차지전위공급선, 제1의 프리차지전위공급선, 제1의 프리차지제어선, 제2의 프리차지제어선, 복수의 제1의 프리차지 트랜지스터, 및 복수의 제2의 프리차지 트랜지스터를 포함한다.
복수의 비부트선쌍은 복수의 주비트선쌍에 대응하여 설치된다.
복수의 메모리셀 블록의 각가에서의 복수의 부비트선쌍의 각각의 제1 및 제2부피트선은 대응하는 주비트선쌍에 따라서 일직선에 배치된다.
복수의 선택트랜지스터쌍은, 복수의 부비트선쌍에 대응하여 설치되며, 또한 소정의 블록선택신호에 응답하여 도통상태가 된다.
복수의 선택트랜지스터쌍의 각각은 대응하는 주비트선쌍과 대응하는 부비트선쌍과의 사이에 접속된다.
복수의 워드선은, 복수의 부비트선쌍의 제1 및 제2의 부비트선과 교차하여 배치된다.
복수의 메모리셀은, 복수의 부비트선의 제1 및 제2의 부비트선과 복수의 워드선과의 교점에 대응하여 설치된다.
복수의 메모리셀의 각각은 대응하는 부비트선과 대응하는 워드선에 접속된다.
제1의 프리차지전위공급선은, 복수의 부비트선쌍의 제1 및 제2부비트선간에 복수의 워드선에 따라서 배치된다.
제1의 프리차지전위공급선에는, 프리차지전위발생회로로부터 프리차지전위가 공급된다.
제1의 프리차지제어선은, 제1의 프리차지전위공급선과 그 한쪽에 배치된 워드선과의 사이에 복수의 워드선에 따라서 배치된다.
제2의 프리차지제어선은, 제1의 프리차지전위공급선과 그 다른쪽에 배치된 워드선과의 사이에 복수의 워드선에 따라서 배치된다.
복수의 제1의 프리차지 트렌지스터는, 복수의 부비트선싸의 제1부비트선에 대응하여 설치된다.
복수의 제1의 프리차지 트랜지스터의 각각은, 대응하는 제1부비트선과 제1의 프리차지전위공급회로와의 사이에 접속되며, 또한 제1의 프리차지제어선에 접속된 제어전극이 있다.
복수의 제2의 프리차지 트랜지스터는, 복수의 부비트선쌍의 제2의 부비트선에 대응하여 설치된다.
복수의 제2의 프리차지 트랜지스터의 각각은, 대응하는 제2비트선과 제1의 프리차지전위공급선과의 사이에 접속되며, 또한 제2의 프리차지제어선에 접속된 제어전극을 가진다.
따라서, 상기한 하나의 국면에 따른 반도체기억장치에 있어서는, 소위 오픈 비트선구조를 가지는 부비트선쌍의 각각에 대응하여 하나의 제1프리차지 수단이 설치되어 있으므로, 각 부비트선쌍은 직접 프리차지된다.
따라서 부비트선쌍의 전위는 고속뿐만아니라 확실하게 소정의 프리차지전위가 된다.
상기 또하나의 국면에 따른 반도체기억장치에 있어서는, 프리차지전원발생회로로부터의 프리차지전위는 제1의 프리차지전위공급선에 공급되며, 또한 제1의 프리차지트랜지스터를 통해서 제1부비트선에 공급되는 동시에, 제2의 프리차지트랜지스터를 통해서 제2부비트선에 공급된다.
이렇게 부비트선쌍은 직접 프리차지되므로, 부비트선쌍의 전위는 고속이며 확실히 소정의 프리차지전위가 된다.
또, 제1 및 제2의 프리차지제어선이 제1 및 제2부비트선간에 배치되어, 또한 워드선과 동일방향에 배치되어 있으므로, 제1 및 제2의 프리차지제어선의 추가에 의해 칩면적이 증대하는 일은 거의 없다.
[실시예]
이하, 본 발명의 실시예의 도면을 참조하여 자세히 설명한다.
또한, 도면중 동일부호는 동일 또는 상당하는 부분을 표시한다.
[실시예 1]
제1도는 본 발명의 실시예 1에 의한 DRAM의 전체구성을 표시하는 블록도다.
제1도를 참조하여 이 DRAM은 한 장의 반도체기판(10)상에 형성되어 있다.
이 DRAM은 복수의 메모리셀 MC가 행 및 열로된 매트릭스 모양으로 배치된 메모리셀 어레이(11)과, 메모리셀 어레이(11)의 하나의 행을 선택하는 행데코더(12)와, 메모리 어레이(11)의 하나의 열을 선택하는 열데코더(13)과, 메모리셀 어레이(11)로부터의 데이터를 증폭하는 센스앰프열(15)와, 열데코더(13)에 의해 선택된 열의 데코더를 입출력하는 입출력회로(14)를 구비한다.
이 DRAM은 또한 외부로부터의 어드레스신호 A1∼A2를 행어드레스신호로서 행데코더(12)에 공급하는 동시에, 열어드레스신로서 열데코더(13)에 공급하는 행 및 열어드레스버퍼(16)과, 외부로부터의 입력데이터 DQ1∼DQ4를 입출력회로(14)에 공급하는 입력버퍼(17)과, 입출력회로(14)로부터의 데이터를 출력데이터 TQ1∼TQ4로서 외부에 공급하는 출력버퍼(18)과, 행어드레스스트로브신호 /RAS 및 열어드레스스트로브신호 /CAS에 응답하여 여러 가지의 제어신호를 발생하는 클록발생회로(19)와, 소정의 프리차지전위 Vcp를 발생하는 프리차지전위발생기(20)을 구비한다.
제2도는 제1도에 표시된 메모리셀 어레이(11)중 4개의 열을 표시하는 회로도이다.
제2도를 참조하여, 메모리셀 어레이(11)은 복수의 주비트선 MBL1, /MBL∼MBL4, /MBL4와, 주비트선쌍 MBL1, /MBL1∼MBL4, /MBL4에 대응하여 접속된 이퀄라이스 트랜지스터 Qe1∼Qe4를 구비한다.
또, 주비트선쌍 MBL1, /MBL1∼MBL4, /MBL4에 대응하여 센스앰프 SA1∼SA4가 접속되어 있다.
주비트선 MBL1, /MBL1∼/MBL1∼MBL4, /MBL4는 2개의 N 채널 MOS트랜지스터로된 열선택게이트를 통해서 입출력선쌍 I0, /I0에 접속되어 있다.
트랜지스터 Qc1 및 /Qc1으로된 열선택게이트는 열디코더(13)로부터의 열선택신호 CS1에 응답하여 도통상태가 되며, 이것에 의해 주비트선 MBL1이 입력출력선 I0에 접속되여, 또한 주비트선 /MBL1이 입출력선 /I0에 접속된다. 트랜지스터 Qc2 및 /Qc2로된 열선택게이트는 열선택신호 CS2에 응답하여 도통상태가 되며, 이것에 의해 주비트선 MBL2가 I0에 접속되며, 또한 주비트선 /MBL2가 입출력선 /I0에 접속된다.
트랜지스터 Qc3 및 /Qc3로된 열선택게이트는 열선택신호 CS3에 응답하여 도통상태가 되며, 이것에 의해 주비트선 MBL3가 입출력선 I0에 접속되며, 또한 주비트선 /MBL3가 입출력선 /I0에 접속된다.
그리고 트랜지스터 Qc4 및 /Qc4로된 열선택게이트 열선택선 CS4에 응답하여 도통상태가 되며, 이것에 으해 주비트선 MBL4가 입출력선 I0에 접속되며, 또한 주비트선 /MBL4가 입출력선 /I0에 접속된다.
여기서, 센스앰프 SA1∼SA4는 제1도의 센스앰프열(15)에 포함되며, 트랜지스터 Qc1, /Qc1∼Qc4, /Qc4 및 입출력선쌍, I0, /I0는 제1도의 입출력회로(14)에 포함된다.
메모리셀 어레이(11)은 행방향으로 배치된 복수의 메모리셀 블록을 구비한다.
제2도에서는 블록 B1 및 B2만이 대표적으로 표시되어 있다.
블록 B1에 있어서는, 주비트선쌍 MBL1, /MBL1에 대응하여 부비트선 SBL11, /SBL11이 배치되어 있다.
이들의 부비트선 SBL11 및 /SBL11은 주비트선쌍 MBL1, /MBL에 따라서 일직선으로 배치되어 있다.
따라서 부비트선쌍 SBL11, /SBL11은 소위 오픈비트선 구조를 가지고 있다. 이 주비트선쌍 MBL1, /MBL1과 마찬가지로, 다른 주비트선쌍 MBL2, /MBL2∼MBL4, /MBL4에도 부비트선쌍 SBL21, /SBL21∼SBL41, /SBL41이 각각 배치되어 있다.
또 블록 B1에 있어서는, 부비트선쌍 SBL11, /SBL11에 대응하여 선택트랜지스터쌍 Qs11, /Qs11이 배치되어 있다.
부비트선 SBL11은 트랜지스터 Qs11를 통해서 주비트선 MBL1에 접속되어 있다.
부비트선 /SBL11은 트랜지스터 /Qs11를 통해서 주비트선 /MBL1에 접속되어 있다.
이 부비트선 SBL11, /SBL11과 마찬가지로, 다른 부비트선쌍 SBL21, /SBL21∼SBL41, /SBL41에도 대응하여 선택트랜지스터쌍 Qs21, /Qs21∼Qs41, /Qs41이 배치되어 있다.
이들의 트랜지스터 Qs11∼Qs41, /Qs11∼Qs41은 모두 하나의 블록선택신호 BS1에 응답하여 도통상태가 된다.
따라서, 블록선택신호 BS1이 H(론리하이)레벨인때 블록 B1이 선택된다.
블록 B1에 있어서는, 부비트선 SBL11∼SBL14과 교차하여 복수의 워드선 WL가 배치되며, 부비트선 /SBL∼/SBL41과 교차하여 복수의 워드선 WL가 배치되어 있다.
제2도에서는, 부비트선 SBL11∼SBL41과 교차하는 3가닥의 워드선과, 부비트선 /SBL11∼SBL41과 교차하는 3가닥의 워드선이 대표적으로 표시되어 있다.
부비트선 SBL11∼SBL41 및 /SBL11∼/SBL41과 워드선 WL과의 모든 교점에 대응하여, 복수의 메모리셀 MC가 배치되어 있다.
제3도는 제2도에 표시된 메모리셀 MC의 각각의 구성을 표시하는 회로도이다.
제3도를 참조하여, 메모리셀 MC는 하나이 액세스 트랜지스터 Qm와, 하나의 셀 커패시터 Cs를 구비한다.
액세스 트랜지스터 Qm는 대응하는 부비트선 SBL 또는 /SBL와 셀커패시터 Cs와의 사이에 접속되며, 대응하는 워드선 WL에 접속된 게이트전극을 가지고 있다.
따라서, 워드선 WL의 전위가 상승하며는 액세스트랜지스터 Qm가 도통상태로 되며, 이것에 의해 셀커패시터 Cs로부터 액세스 트랜지스터 Qm를 통해서 부비트선 SBL 또는 /SBL로부터 액세스 트랜지스터 Qm를 통해서 셀커패시터 Cs에 전하가 유입한다.
또 블록 B1에 있어서는, 부비트선 SBL11∼SBL41과 부비트선 /SBL11∼/SBL41과의 사이에 워드선 WL에 따라서 프리차지전위공급선 PRL1이 배치되어 있다.
또, 부비트선 SBL11∼SBL41 및 /SBL11∼/SBL41에 대응하여 프리차지 트랜지스터 Qp11∼Qp41 및 /Qp11∼Qp41이 배치되며, 부비트선 SBL11∼SBL41 및 /SBL11∼/SBL41은 각각 프리차지 트랜지스터 Qp11∼Qp41 및 /Qp11∼Qp41를 통해서 프리차지전위공급선 PRL1에 공통으로 접속되어 있다.
프리차지 트랜지스터 Qp11∼Qp41의 게이트전극은, 프리차지전위공급선 PRL1의 도면 상좌측에 배치된 프리차지제어선 PCL1에 공통으로 접속되어 있다. 또, 프리차지트랜지스터 /Qp11∼Qp41의 게이트전극은 프리차지전위공급선 PRL1의 도면위우측에 배치된 프리차지제어선 /PCL1에 공통으로 접속되어 있다.
따라서, 프리차지 트랜지스터 Qp11∼Qp41 및 /Qp11∼/Qp41의 모든 것은 프리차지신호 PR1에 응답하여 도통상태가 되며, 이것에 의해 제1의 제1도의 프리차지전위발생기(20)로부터 프리차지전위공급선 PRL에 공급된 프리차지전위 Vpc가 부비트선 SBL11∼SBL41 및 /SBL11∼/SBL41의 모든것에 공급된다.
여기서는, 프리차지전위 Vpc로서 전원전위 Vcc의 1/2의 전(이하 「중간전위」라 칭한다) Vcc/2가 공급된다.
따라서, 부비트선 SBL11∼SBL41 및 /SBL11∼/SBL41은 모두 중간전위 Vcc/2로 프리차진된다.
블록 B2도 블록 B1과 대략 마찬가지로 구성되어 있다.
단 블록 B2에 있어서는, 주비트선쌍 MBL1, /MBL1∼MBL4, /MBL4에 대응하여 부비트쌍 BSL12, /SBL12∼SBL42, /SBL42가 배치되어 있다.
또, 부비트선쌍 SBL12, /SBL12∼SBL42, /SBL42가 배치되어 있다.
또, 부비트선 SBL12∼SBL42와 부비트선 /SBL12∼SBL42 사이에 워드선 WL에 따라서 프리차지전위공급공급선 PRL2가 배치되어 있다.
또한, 부비트선 SBL12∼SBL42 및 /SBL12∼SBL42에 대응하여 프리차지 트랜지스터 Qp12∼Qp42 및 /Qp12∼Qp42가 배치되며, 부비트선 SBL12∼SBL42 및 /SBL12∼/SBL42는 각각 프리차지 트랜지스터 Qp12∼Qp42 및 /Qp12∼Qp42를 통해서 프리차지전위공급선 PRL2에 공통으로 접속되어 있다.
따라서, 블록선택신호 BS2가 H레벨로 되면, 이 블록 B2는 선택된다.
또, 프리차지신호 PR2가 H레벨로 되면, 부비트선 SBL12∼SBL42 및 /SBL12∼SBL42의 모든 것에 프리차지전위 Vpc가 공급된다.
다음에 상술한 DRAM의 판독동작을 제4도의 타이밍차트를 참조하여 설명한다.
먼저 대기상태에 있어서, 제4(b)도에 표시되는거와같이 H레벨의 이퀄라이스 신호 EQ가 이퀄라이스 트랜지스터 Qe1∼Qe4의 게이트전극에 제공되고 있어서, 주비트선 MBL1∼MBL4의 전위는 주비트선 /MBL1∼/MBL4의 전위와 같게되어 있다.
여기서는, 제1의 주비트선의 전위가 H레벨로 되며, 또한 제2의 주비트선의 전위가 L레벨로된 상태에서 이퀄라이스 트랜지스터 Qe1∼Qe4가 도통상태로 되며, 이것에 의해 주비트선 MBL1∼MBL4 및 /MBL1∼/MBL4의 전위가 모두 중간전위 Vcc/2로 되있다.
제4(e), (f)도에 표시되는거와같이 모든 블록선택신호가 L(론리 로)레벨이므로, 모든 메모리셀 블록이 비선택상태에 있다.
따라서, 예를들면 블록 B1내의 선택트랜지스터 Qs11∼Qs41 및 /Qs11∼/Qs41은 모두 비도통상태로 되있다.
또 제 4(c), (d)도에 표시되는거와같이 모든 프리차지신호는 H레벨에 있다.
따라서 예를들면 블록 B1내의 프리차지트랜지스터 Qp11∼Qp41 및 /Qp11∼/Qp41은 모두 도통상태로 되있다.
블록 B2내의 프리차지트랜지트랜지스터 Qp12~Qp42 및 /Qp12~Qp42도 또 모두 비도통상태로 되었다.
따라서, 프리차지전위발생기(20)로부터 프리차지전위공급선 PRL1에 공급된 프리차지전위 Vpc는, 각각 프리차지트랜지스터 Qp11~Qp41 및 /Qp11~Qp41를 통해서 부비트선 SBL11~SBL41 및 /SBL11~SBL41에 공급된다.
여기서는 프리차지전위 Vpc로서 중간전위 Vcc/2가 공급되므로, 부비트선 SBL11~SBL41 및 /SBL11~SBL41은 모두 중간전위 Vcc/2에 프리차지되어 있다.
또, 프리차지전위발생기(20)에서 프리차지전위공급선 PRL2에 공급된 프리차지전위 Vpc는 각각 프리차지트랜지스터 Qp12∼Qp42 및 /Qp12∼Qp42를 통해서 부비트선 SBL12∼SBL42 및 /SBL12∼/SBL42에 공급된다.
따라서, 부비트선 SBL12∼SBL42 및 /SBL12∼/SBL42도 또 모두 중간전위 Vcc/2로 프리차지되어 있다.
이어서, 제4(e)도에 표시되는거와같이 블록선택신호 BS1이 상승하면 선택트랜지스터 Qs11∼Qs41 및 /Qs11∼/Qs41이 도통상태가 되어, 이것에 의해 블록 B1이 선택상태가 된다.
따라서, 부비트선 SBL11, /SBL11∼SBL41, /SBL41은 각각 주비트선 MBL1, /MBL1∼MBL4, /MBL4에 접속된다.
Vpc는 프리차지 트랜지스터 Qp11, 부비트선 SBL11, 및 선택트랜지스터 Qs11를 통해 주비트선 MBL1에 공급되는 동시에, 프리차지 트랜지스터 /Qp11, 부비트선 /SBL11 및 선택트랜지스터 /Qs11를 통해서 주비트선 /MBL1에 공급되며, 또한 주비트선 MBL11 및 /MBL1은 이퀄라이스 트랜지스터 Qe1에 의해 서로 단락되어 있으므로, 주비트선쌍 MBL1, /MBL1 및 부비트선쌍 SBL11, /SBL11은 정확하게 중간적인 Vcc/2에 프리차지된다.
여분의 주비트선쌍 MBL2, /MBL2∼MBL4, /MEL4 및 부비트선쌍 SBL21, /SBL21∼SBL41, /SBL41도 주비트선쌍 MBL1, /MBL1 및 부비트선쌍 SBL11, /SBL11과 마찬가지로, 중간전위 Vcc/2에 정확하게 프리차지된다.
이어서 제4(b) 및 (c)도에 표시되는거와같이 이퀄라이스신호 EQ 및 프리차지신호 PR1이 공히 강하되면, 이퀄라이스 트랜지스터 Qe1∼Qe4 및 프리차지 트랜지스터 Qp11∼Qp41 및 /Qp11∼/Qp41이 비도통상태가 된다.
따라서 주비트선 MBL1, /MBL1∼MBL4, /MBL4 및 부비트선쌍 MBL11, /SBL11∼SBL41, /SBL41은 중간전위 Vcc를 유지한 그대로 전기적 플리팅상태가 된다.
이어서 제4(a)도에 표시하는거와같이 블록 B1내의 복수의 워드선 WL중의 한가닥의 전위가 상승한다.
워드선 WL의 전위가 상승하며는, 그 워드선 WL에 접속된 모든 메모리셀 MC로부터 대응하는 부비트선에 데이터가 판독된다.
예를들면 SBL11∼SBL41과 교차하는 한가닥의 워드선의 전위가 상승했을 경우는, 그 워드선에 접속된 모든 메모리셀 MC로부터 부비트선 SBL11∼SBL41에 데이터가 판독된다.
여기서, 만일 그 선택된 워드선과 부비트선 SBL11과의 교점에 배치된 메모리셀 MC에 H레벨의 데이터가 격납되어 있으면, 제4(h)도에 표시되는거와 같이 부비트선 SBL11의 전위는 중간전위 Vcc/2로부터 약간 상승한다.
이에 따라서 제4(g)도에 표시되는거와같이 주비트선 MBL1의 전위도 중간전위 Vcc/2로부터 약간 상승한다.
따라서, 부비트선쌍 SBL11, /SBL11의 사이에 생긴 전위차가 주비트선쌍 MBL1, /MBL1의 사이에도 생긴다.
이 주비트선쌍 MBL1, /MBL1과 마찬가지로, 여분의 주비트선쌍 MBL2, /MBL2∼MBL4, /MBL4사이에도 전위차가 생긴다.
이어서, 센스앰프 SA1∼SA4가 활성화되며는, 주비트선쌍 MBL1, /MBL1∼MBL4, /MBL4 사이에 생긴 전위차가 각각 증폭된다.
이것에 의해 예를들면 제4(g)에 표시되는 거와같이 주비트선 MBL1의 전위는 H레벨까지 상승하고, 주비트선/MBL1의 전위는 L레벨까지 하강한다.
따라서 제4(h)도에 표시되는거와같이, 부비트선 SBL11의 전위는 H레벨까지 상승하고, 부비트선 /SBL11의 전위는 L레벨까지 하강한다.
이와 마찬가지로, 여분의 주비트선쌍 MBL2, /MBL2∼MBL4, /MBL4의 제1의 전위가 H레벨까지 상승하고, 그 제2의 전위가 L레벨까지 하강한다.
그리고, 열데코더(13)에서 공급되는 열선택신호 CS1∼CS4에 응답하여 하나의 열이 선택된다.
예를들면 열선택신호 CS1이 H레벨이 되면, 트랜지스터 Qc1 및 /Qc1이 도통상태가 되며, 이것에 의해 주비트선 MBL1의 전위가 트랜지스터 Qc1을 통해서 입출력선 I0에 전달되며, 또한 주비트선 /MBL1의 전위가 트랜지스터 /Qc1을 통해서 입출력선 /I0에 전달된다.
이 입출력선쌍 I0, /I0의 전위는 출력버퍼(18)를 통해서 출력데이터로서 외부에 출력된다.
여기서, 선택블록 B1에서는 부비트선쌍 SBL11, /SBL11∼SBL41, /SBL41에 대한 프리차지가 워드선의 활성화기간에 정지되어있지만, 비선택블록 B2에서는 부비트선쌍 SBL12, /SBL12∼SBL42, /SBL42에 대한 프리차지가 계속되고 있다.
이와같이 비선택블록에 있어서 프리차지가 계속되고 있어도, 그 비선택블록에 있어서는 선택트랜지스터가 비도통상태에 있으므로 프리차지전위 Vpc가 주비트선쌍에 전달되는 일은 없다.
단, 어느 블록이 선택되는 경우일지라도 주비트선쌍 사이에 전위차가 생길 수 있도록 주비트선쌍의 이퀄라이스는 반드시 정지된다.
상기와 같이 실시예 1에 따르면, 프리차지 전위가 주비트선쌍을 통해서 간접적으로 부비트선쌍에 공급되는 것이 아니고, 직접적으로 공급되므로, 부비트선쌍은 고속으로 프리차지된다.
따라서, 데이터의 판독시간이 단축된다.
또, 부비트선쌍의 각각에 독립해서 프리차지 전위가 공급되므로, 모든 부비트선쌍이 확실히 소정의 전위로 프리차지된다.
또, 비선택블록내의 부비트쌍은 프리차지되어 계속하고 있으므로, 블록선택이 선택될때마다 그 블록내의 부비트선이 프리차지될 필요는 없고, 데이터의 판독시간을 더욱 단축된다.
또한, 주비트선쌍의 사이에는 프리차지용의 트랜지스터가 접속되어 있지않아, 그 트랜지스터의 점유면적만큼 칩면적이 작아진다.
[실시예 2]
제5도는 이 발명의 실시예 2에 의한 DRAM에 있어서의 메모리셀 어레이의 일부구성을 표시하는 회로도다.
제5도를 참조하여, 이 실시예 2에서는 제2도와 달리, 주비트선쌍을 직접 프리차지하기위한 회로가 설치되어 있다.
즉, 주비트선 MBL와 프리차지전위공급선 PRL0와의 사이에 N채널 MOS트랜지스터 Qp1이 접속되며, 주비트선/MBL1과 프리차지전위공급선 PRL0과의 사이에 N채널 MOS트랜지스터 /Qp1이 접속되어 있다.
이 프리차지트랜지스터 Qp1 및 /Qp1의 게이트전극에는, 이퀄라이스 트랜지스터 Qe1의 게이트전극에 제공되는 프리차지 이퀄라이스 신호와 같은 신호 PR/EQ가 제공된다.
이와 마찬가지로, 여분의 주비트선쌍 MBL2, /MBL2∼MBL4, /MBL4의 사이에도 프리차지 트랜지스터 Qp2, /Qp2∼Qp4, /Qp4가 접속되어 있다.
따라서, 이 실시예 2에 의하면, H레벨의 프리차지 이퀄라이스 신호 PR/EQ에 응답하여 모든 주비트선쌍 MBL1, /MBL1∼MBL4, /MBL4에 프리차지전위 Vpc가 직접 공급되므로, 주비트선쌍은 상기 실시예 1보바도 고속으로 프리차지된다.
[실시예 3]
제6도는 이 발명의 실시예 3에 따른 DRAM에서의 메모리셀 어레이의 일부 구성을 표시하는 평면도이다.
제7도는 제6도중의 A-A선에 따른 단면도다.
제8도는 제6도에 대응하는 배선도다.
제6도∼제8도를 참조하여, 이 실시예 3에서는 워드선 WL의 주기성을 유지하기위해서 배치된 의사워드선이 프리차지 제어선 PCL1, /PCL1으로서 이용되고 있다.
즉, 프리차지제어선 PCL1 및 /PCL1은 워드선 WL와 마찬가지로 형성되어 있다.
또, 부비트선 SBL11∼SBL31 및 /SBL11∼/SBL31은 콘택트홀(22)를 통해서 액세스 트랜지스터 Qm의 제1의 소스/드레인영역(24)에 접속되어 있다.
액세스 트랜지스터 Qm의 제2의 소스/드레인 영역(26)은 콘택트홀(28)를 통해서 스토레이지노드(30)에 접속되어 있다.
소스/드레인영역(24) 및 (26)은, P형 실리콘기판(10)에 형성된 n형 확산영역으로 구성되어 있다.
스토레이지노드(30)위에는 절연막(도시하지 않음)을 개재하여 셀플레이트전극(32)가 형성되어 있다.
스토레이지노드(30)가 셀플레이트전극(32)에 의해 셀커패이터 Cs가 구성되어 있다.
프리차지트랜지스터 Qp11∼Qp31 및 /Qp11∼/Qp31의 제1소스/드레인영역은 실리콘전위 Vpc는 이와같은 공통화된 영역으로 구성되어 있다.
프리차전위 Vpc는 이와같은 공통화된 확산영역에 공급된다.
따라서, 이 n형 확산영역이 프리차지공급선 PRL1을 구성한다.
프리차지트랜지스터 Qp11∼Qp31 및 /Qp11∼/Qp31의 각 제2소스/드레인영역은, 인접하는 액세스 트랜지스터 QmL의 제1소스/드레인 영역(24)와 공통화되어 있다.
따라서, H레벨의 프리차지신호 PR1이 프리차지공급선 PC11 및 /PC11에 공급되며는, 모든 프리차지 트랜지스터 Qp11∼Qp31 및 /Qp11∼Qp31이 도통상태로 되며, 이것에 의해 프리차지전위공급선 PRL1을 구성하는 확산영역상의 프리차지전위 Vpc가 모든 부비선 SBL11∼SBL31 및 /SBL11∼/SBL31에 공급된다.
이 실시예 3에 따르면, 워드선의 주기성을 유지하기위해서 배치된 의사워드선이 프리차지제어선으로서 이용되며, 더구나 프리차지제어선 PCL1 및 /PCL1간의 확산영역이 프리차지전위공급선 PRL1으로서 이용되고 있으므로, 프리차지트랜지스터가 설치하므로서 칩면적이 증대하는 일은 없다.
[실시예 4]
제9도는 이 발멸의 실시예 4에 의한 DRAM에서의 메모리셀 어레이의 일부 구성을 표시하는 평면도이다.
제10도는 제9도중의 B-B선에 따른 단면도이다.
제9도 및 제10도를 참조하여, 이 실시예 4에서는 제6도 달라, 확산영역으로된 프리차지전위공급선 PRL1위에 폴리실리콘등으로된 또하나의 프리차지전위공급선 PRL1a가 형성되어 있다.
이 프리차지전위공급선 PRL1a는 스토레이지노드(30)과 같은 층내에 형성되며, 소정간격마다 형성된 컨택트홀(34)를 통해서 프리차지전위공급선 PRL1에 접속되어 있다.
제11도는 프리차지전위공급선 PRL1 및 PRL1a의 등가회로다.
제11도에 표시하는거와같이, 프리차지전위공급선 PRL1은 확산영역으로 구성되므로 높은 저항치를 가지고 있다.
따라서, 만일 프리차지전위공급선 PRL1a가 설치되어있지않으면, 그 저항의 전압강하에 의해 모든 부비트선쌍 SB11, /SBL11∼SBL31, /SBL31에 균등하게 프리차전위 Vpc가 공급될 수 없다.
그러나 이 실시예 4에서는, 프리차지전위공급선 PRL1a가 프리차지전위공급선 PRL1과 평행하여 형성되며, 더구나 소정간격마다 형성된 컨택트홀(34)를 통해서 접속되어 있어, 어느 부비트선쌍 SBL11, /SBL11∼SBL31, /SBL31에도 균등한 프리차지전위 VpC가 공급된다.
상기한 거와같이 실시예 4에 따르면 확산영역으로된 프리차지전위공급선 PRL1이 프리차지전위공급선 PRL1a에 의해 말뚝박혀있어서, 모든 부비트선쌍은 고속 또한 확실하게 소정의 프리차지전위 Vpc까지 프리차지된다.
그 때문에 데이터의 판독속도는 더구나 빨라진다.
[실시예 5]
제12도는 이 발명의 실시예 5에 의한 DRAM에서의 메모리셀어레이의 일부 구성을 표시하는 회로도다.
제13도는, 제12도의 일부에 대응하는 평면도다.
제12도 및 제13도를 참조하여, 이 실시예 5에서는 제5도와 달리, 2렬 건너 워드션트(shunt)영역(36)이 설치되어 있다.
워드선 WL의 각각과 평행하여 한가닥의 저저항선이 배치되며, 워드선 WL가 대응하는 저저항선과 워드선 션트영역(36)에 형성된 컨택트홀(38)를 통해서 접속되어 있다.
제12도에서는 4가닥의 저저항선 LRL만이 대표적으로 표시되어 있다.
이와같이 워드선 WL의 길이가 긴 경우는 워드선 WL가 저저항선 LRL에 의해 말뚝박히는 것이 통상적이다.
또, 각 워드선 션트영역(36)에는 한가닥의 프리차지전위공급선 PRLc가 배치되며, 교차하는 모든 프리차지전위공급선 PRL1, PRL2와 컨택트홀(40)을 통해서 접속되어 있다.
따라서, 프리차지전위 Vpc는 워드선과 교차하여 배치된 복수의 프리차지전위공급선 PRLc로부터 워드선에 따라서 배치된 복수의 프리차지전위공급선 PRL1, PRL2를 통해서 복수의 부비트선 SBL11, /SBL11∼SBL41, /SBL41 및 SBL12, /SBL12∼SBL42, /SBL42에 각각 공급된다.
상기와같이 이 실시예 5에 따르면, 소정간격을 두고 배치된 복수의 프리차지전위공급선 PRLc로부터 프리차지전위공급선 PRL1, PRL2에 프리차지전위 Vpc가 공급되기 때문에 프리차지전위공급선 PRL1의 길이가 긴 경우일지라도 프리차지전위 Vpc가 부비트선쌍 SBL11, /SBL11∼SBL41, /SBL41, 및 SBL12, /SBL12∼SBL42, /SBL42에 확실히 공급된다.
따라서, 데이터의 판독속도는 더욱이 빨라진다.
또한 프리차지전위공급선 PRLc가 워드선 션트영역(36)내에 배치되어 있으므로, 프리차지전위공급선 PCLc를 추가하므로서 칩면적이 증대되는 일은 없다.
[실시예 6]
제14도는 이 발명의 실시예 6에 의한 DRAM에서의 메모리셀 어레이의 일부 구성을 표시하는 평면도이다.
제14도를 참조하여, 이 실시예 6에서는 상기 실시예 4와 마찬가지로, 확산영역로된 프리차지전위공급선 PRL1위에 스토레이즈노드와 같은 층의 프리차지전위공급선 PRL1a가 형성되어 있다.
또, 상기 실시예 5와 마찬가지로, 각 워드션트영역(36)내에 한가닥의 프리차지전위공급선 PRLc가 배치되어 있다.
모든 프리차지전위공급선 PRLc는 교차하는 모든 프리차지전위공급선 PRL1a에 컨택트홀(42)를 통해서 접속되어 있다.
따라서 프리차지전위 Vpc는 프리차지너위공급선 PRLc로부터 프리차지전위공급선 PRL1a 및 PRL1을 통해서 부비트선쌍에 공급된다.
이 실시예 6에 의하면, 프리차지전위공급선 PRLc로부터 프리차지전위공급선 PRL1a 및 PRL1을 통해서 부비트쌍에 프리차지전위가 공급되며, 또한 확산영역으로된 프리차지전위공급선 PRL1은 프리차지전위공급선 PRL1a에 의해 션트되어 있으므로, 어느 부비트선쌍도 고속 또한 확실히 소정의 프리차지전위까지 프리차지된다.
또, 프리차지전위공급선 PRLc를 프리차지전위공급선 PRL1a에 접속하기위한 컨택트홀(42)를 형성하면되므로, 상기 실시예 5와 같이 프리차지전위공급선 PRLc를 프리차지전위공급선 PRL1에 접속하기위한 콘택트홀(40)을 형성하는 경우에 대하여 제조프로세스가 간략화된다.
[실시예 7]
제15도는 이 발명의 실시예 7에 의한 DRAM에서의 메모리셀 어레이의 일부 구성을 표시하는 회로도다.
이 실시예 7은 2웨이(WAY)의 분할 워드선 구성에 이 발명을 적용한 것이다.
제15도를 참조하여 이 실시예 7에서는, 상기 실시예 5의 워드선 션트영역(36)을 대신하는 서브데코더영역(44)내에 프리차지전위공급선 PRLc가 배치되어 있다.
이 실시예 7의 메모리셀 어레이 2렬마다 분할되며, 모든 열을 종단하여 배치되어 있지 않다.
즉, 2가닥의 부비트선 SBL11 및 SBL21과 교차하여 짝수가닥의 부워드선이 배치되어 있다.
이와 마찬가지로, 다른 2가닥의 부비트선 /SBL11 및 /SBL21, /SBL12 및 /SBL22, SBL12 및 SBL22, SBL31 및 SBL41, /SBL31 및 SBL41, /SBL31 및 /SBL41, /SBL32 및 /SBL42, 및 SBL32 및 SBL42와 교차하여 짝수의 부워드선이 각각 배치되어 있다.
제15도에서는, 부비트선 SBL12 및 SBL22와 교차하는 2가닥의 부워드선 SWL1 및 SWL2만이 대표적으로 표시되어 있다.
또, 부워드선의 반수(半數)의 주워드선 MWL가 부워드선에 따라서 배치되어 있다.
제15도에서는, 한가닥의 주워드선 MBL만이 대표적으로 표시되어 있다.
따라서 제15도에서는, 한가닥의 주워드선 MWL에 대응하여 4가닥의 부워드선 SWL1, SWL2가 배치되어 있다.
더우기 각 서브데코드영역(44)에는 두가닥의 서브데코드선 SDL1 및 SDL2가 배치되어 있다.
또, 두가닥의 부워드선에 대응하여 하나의 서브데코더가 배치되어 있다.
이 서브데코더(46)은 서브데코드선 SDL1 및 SDL2상의 서브데코드신호 SDL1 및 SDL2에 응답하여 두가닥의 부워드선 SWL1 및 SWL2중 한가닥을 활성화시킨다.
제16도는 이 서브데코더(46)의 구체적 구성을 표시하는 회로도다.
제16도를 참조하여, 서브데코더(46)은, 주워드선 MWL 및 서브데코드선 SDL1과 접속되는 2개의 입력노드를 가지는 AND게이트(461)과, 그 주워드선 MBL 및 서브데코드선 SDL2와 접속되는 2개의 입력노드를 가지는 AND게이트(462)를 구비한다.
AND게이트(461)의 출력노드는 부워드선 SWL1에 접속되어, AND게이트(462)의 출력노드는 부워드선 SWL2에 접속된다.
따라서, 예를들면, 주워드선 MWL의 전위가 상승하며, 또한 서브데코드신호 SD1이 상승하면, 대응하는 하나의 행에 배치된 모든 부워드선 SWL1의 전위가 상승한다.
또, 주워드선 MWL의 전위가 상승하여 또한 서브데코드신호 SD2가 상승하면, 대응하는 하나의 행에 배치된 모든 부워드선 SWL2의 전위가 상승한다.
이 실시예 7에 따르면, 서브데코드선 SDL1 및 SDL2를 배치하기위한 서브데코드영역(44)내에 프리차지전위공급선 PRLc가 배치되어 있으므로, 프리차지전위공급선 PRLc를 추가하므로서 칩면적이 증대하는 일은 없다.
더구나, 프리차지전위 Vpc는 이들의 프리차지전위공급선 PRLc로부터 프리차지전위공급선 PRL1, PRL2를 통해서 모든 부비트선쌍에 공급되므로, 부비트선쌍은 고소고 또한 확실한 소정의 프리차지전위까지 프리차지된다.
그래서, 데이터의 판독속도는 더우기 빨라진다.
[다른 실시예]
이상, 이발명의 실시예를 상술했지만, 이 발명의 범위는 상술한 실시예에 의해 한정되는 것이 아니다.
예를들면, 상술한 실시예에서는 각부비트선쌍의 사이에 2개의 프리차지 트랜지스터만이 접속되어있지만, 이에 더해서 각 부비트선쌍에 이퀄라이스 트랜지스터가 부비트선쌍이 소위 오픈비트선구조를 가지고 있지만, 소위 접쳐진 비트선구조를 가지고 있어도 좋다.
기타 주비트선쌍, 부비트선쌍, 프리차지트랜지스터 등의 수는 특히 한정되는 것은 아니다.
이 발명은 그 주된 뜻을 일탈하지않는 범위내로 당업자의 지식에 근거해서 여러 가지의 개량, 수정, 변형등을 간한 형태로 실시할 수 있는 것이다.

Claims (11)

  1. 반도체기억장치에 있어서, 주비트선쌍(MBL, /MBL), 상기 주비트선쌍에 따라서 배치된 복수의 부비트선쌍(SBL, /SBL), 상기 복수의 부비트선쌍에 대응하여 설치되는 각각이 상기 주비트선쌍과 대응하는 부비트선쌍과의 사이에 접속되며, 또한 소정의 선택신호에 응답해서 도통상태로 되는 복수의 선택트랜지스터쌍(Qs, /Qs), 상기 복수의 부비트선쌍과 교차하여 배치된 복수의 워드선(WL)과, 상기 복수의 부비트선쌍의 제1 및 제2부비트선과 상기 복수의 워드선과의 교점에 대응하여 설치되며, 각각이 대응하는 부비트선과 대응하는 워드선에 접속된 복수의 메모리셀(MC) 및 상기 복수의 부비트선쌍을 소정의 프리차지전위에 직접적으로 프리차지하는 프리차지수단(PRL, Qp, /Qp)를 포함하는 반도체기억장치.
  2. 반도체기억장치에 있어서, 주비트선쌍(MBL, /MBL) 및 상기 주비트선쌍에 대응하여 설치된 복수의 부비트선쌍(SBL, /SBL), 상기 복수의 부비트선쌍의 제1 및 제2의 부비트선이 상기 주비트선상에 따라서 일직선으로 배치되며, 상기 반도체기억장치는 더우기 상기 복수의 부비트선쌍에 대응하여 설치되며, 각각이 상기 주비트선쌍과 대응하는 부비트선쌍과의 사이에 접속되며 또한 소정의 선택신호에 응답하여 도통상태가 되는 복수의 선택트랜지스터쌍(Qs, /Qs), 상기 복수의 부비트선쌍의 제1 및 제2부비트선과 교차하여 배치된 복수의 워드선(WL), 상기 복수의 부비트선쌍의 제1 및 제2부비트선과 교차하여 배치된 복수의 워드선(WL), 상기 복수의 부비트선쌍의 제1 및 제2부비트선과, 상기 복수의 워드선과의 교점에 대응하여 설치되며, 각각이 대응하는 부비트선과 대응하는 워드선에 접속된 복수의 메모리셀(MC) 및 상기 복수의 부비트선쌍에 대응하여 설치되며, 각각이 대응하는 부비트선쌍을 소정의 프리차지전위로 직접적으로 프리차지하는 복수의 제1의 프리차지수단(PRL, Qp, /Qp)을 포함하는 반도체기억장치.
  3. 제2항에 있어서, 상기 복수의 선택트랜지스터쌍중 하나가 도통상태에 있고, 또한 그밖에 선택트랜지스터쌍이 비도통상태에 있는 사이, 그밖에 선택트랜지스터쌍에 대응하는 부비트선쌍을 프리차지 계속하도록 그 대응하는 부비트선쌍에 대응하는 프리차지수단을 제어하는 제어수단을 더우기 포함하는 반도체기억장치.
  4. 제2항에 있어서, 상기 주비트선쌍을 소정의 프리차지전위로 프리차지하는 제2의 프리차지수단(PRL0, QP1∼Qp4)를 더우기 포함하는 반도체기억장치.
  5. 제2항에 있어서, 상기 주비트선쌍의 제1 및 제2주비트선의 전위를 서로 같게하는 이퀄라이스(Qe1, /Qe1∼Qe4, /Qe4)를 더욱기 포함하는 반도체기억장치.
  6. 반도체기판(10), 상기 반도체기판상에 행방향에 배치된 복메모리셀 블록(B1, B2), 상기 반도체기판상에 상기 복수의 메모리셀블록을 종단하여 배치된 복수의 주비트선쌍(MAL1, /MBL1-MBL4, /MBL4), 및 소정의 프리차지전위를 발생하는 프리차지전위발생수단(20), 상기 복수의 메모리셀 블록의 각각은 상기 복수의 주비트선쌍에 대응하여, 설치된 복수의 부비트선쌍(SBL11, /SBL11∼SBL42, /SBL42)를 구비하여, 상기 복수의 메모리셀 블록의 각각에 있어서의 상기 복수 부비트선쌍의 각각의 제1 및 제2부비트선이 대응하는 주비트선쌍에 따라서 일직선에 배치하는 것을 포함하며, 상기 복수의 메모리셀 블록의 각각은 더우기, 상기 복수의 부비트선쌍에 대응하여 설치되어 또한 소정의 블록선택신호에 응답하여 도통상태로 되고, 각각이 대응하는 주비트선쌍과 대응하는 부비트선쌍과의 사이에 접속된 복수의 선택트랜지스터쌍(Qs11, /Qs11∼Qs42, /Qs42), 상기 복수의 부비트선쌍의 제1 및 제2부비트선과 교차하여 배치된 복수의 워드선(WL), 상기 복수의 부비트선의 제1 및 제2부비트선과 상기 복수의 워드선과의 교점에 대응하여 설치되며, 각각이 대응하는 부비트선과 대응하는 워드선에 접속된 복수의 메모리셀(MC), 상기 복수의 부비트선쌍의 제1 및 제2부비트선 사이에 상기 복수의 워드선에 따라서 배치되며, 상기 프리차지전위발생수단으로부터 프리차지전위가 공급되는 제1의 프리차지전위공급선(PCL1), 상기 복수의 부비트선쌍의 제1부비트선에 대응하여 설치되며, 각각이 대응하는 제1부비트선과 상기 제1의 프리차지전위공급선과의 사이에 접속되며, 또한 상기 제1의 프리차지제어선에 접속된 제어전극을 가지는 복수의 제1의 프리차지 트랜지스터(Qp11, Qp21, Qp31) 및 상기 복수의 부비트선쌍의 제1부부티선에 대응하여 설치하여, 각각이 대응하는 제2부비트선과 상기 제1의 프리차지전위공급선과의 사이에 접속되며 또한 상기 제2의 프리차지제어선에 접속된 제어전극을 가지는 복수의 제2의 프리차지트랜지스터(Qp11, Qp21, Qp31)를 포함하는 반도체기억장치.
  7. 제6항에 있어서, 상기 반도체기판상에 상기 복수의 메모리셀 블록에서의 복수의 제1의 프리차지전위공급선과 교차하여 배치되고 또한 상기 복수의 제1의 프리차지전위공급선과 접속된 복수의 제2의 프리차지전위공급선(PRLc), 상기 프리차지전위발생수단으로부터의 프리차지전위는, 상기 복수의 제2의 프리차지전위공급선을 통해서 상기 복수의 제1의 프리차지전위공급선에 공급되는 것을 포함하는 반도체기억장치.
  8. 제6항에 있어서, 상기 복수의 메모리셀의 각각은 대응하는 워드선으로된 게이트전극, 대응하는 부비트선에 접속되며 또한 상기 반도체기판에 형성된 제1소스/드레인영역, 및 상기 반도체기판에 형성된 제2소스/드레인영역 가지는 액세스트랜지스터(Qm) 및, 상기 액세스트랜지스터의 제2의 소스/드레인영역에 접속된 스토레이지노드전극을 가지는 세커패터(Cs), 상기 복수의 제1의 프리차지 트랜지스터의 각각은, 상기 제1의 프리차지제어선으로 게이트전극, 대응하는 제1부비트선에 접속되며 또한 상기 반도체기판에 형성된 제1소스/드레인영역(24), 및 상기 제1의 프리차지전위공급선에 접속되며 또한 상기 반도체기판에 형성된 제2소스/드레인영역을 가지며, 상기 복수의 제2의 프리차지 트랜지스터의 각각은, 상기 제2의 프리차지제어선으로된 게이트전극, 대응하는 제2부비트선에 접속되며 또한 상기 반도체기판에 형성된 제1소스/드레인영역(24), 및 상기 제1의 프리차지전위공급선에 접속되며 또한 상기 반도체기판에 형성된 제2소스/드레인영역을 가지는 것을 포함하는 반도체기억장치.
  9. 제8항에 있어서, 상기 제1의 프리차지전위공급수단은, 상기 복수의 제1 및 제2의 프리차지 트랜지스터의 제2소스/드레인영역이 공통으로된 하나의 확산영역으로 되는 반도체기억장치.
  10. 제9항에 있어서, 상기 복수의 메모리셀 블록의 각각은 더우기, 상기 제1의 프리차지전위공급선을 이루는 확산영역상에 절연막을 개재하여 형성되며 또한 그 절연막에 소정간격마다 형성된 복수의 컨택트홀을 통해서 상기 확산영역과 접속된 제3의 프리차지전위공급선(PRL1a)를 포함하는 반도체기억장치.
  11. 제10항에 있어서, 상기 반도체기판상에 상기 복수의 메모리셀 블록에서의 복수의 제3의 프리차지전위공급선과 교차하여 또한 상기 복수의 제3의 프리차지전위공급선과 접속된 복수의 제3의 프리차지전위공급선과 접속된 복수의 제4의 프리차지전위공급선(PRLc), 상기 프리차지전위발생수단으로부터의 프리차지전위는 상기 복수의 제4의 프리차지전위공급선을 통해서 상기 복수의 제3의 프리차진전위공급선에 공급되는 것을 포함하는 반도체기억장치.
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