JP3802226B2 - プリチャージ回路 - Google Patents
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Description
【発明の属する技術分野】
本発明は、メモリセルアレイを構成するビット線をプリチャージするのに好適なプリチャージ回路に関する。
【0002】
【従来の技術】
メモリキャパシタおよびセレクトトランジスタからなるメモリセルが、多数のビット線および多数のワード線で、マトリックス状に接続されて構成されたメモリセルアレイを備えるダイナミックランダムアクセスメモリ(DRAM)では、メモリセルからの情報の読み出しに先立ち、プリチャージ動作として、一対のビット線に相互に等しい所定の電位が与えられる。
【0003】
等電位におかれた一対のビット線のうち、読み出し対象のメモリセルに関連するワード線がアサートされると、このメモリセルに関連したセレクトトランジスタが導通することから、該セレクトトランジスタを通して、対象となっているメモリセルのメモリキャパシタの電荷が、一方のビット線に放出される。この放出された電荷による一方のビット線の電圧の変化が、他方のビット線の電圧との比較により、センサアンプで検出され、これによりメモリセルの情報が読み出される。
【0004】
前記したようなプリチャージ動作のために、対をなすビット線に所定のプリチャージ電位を付与するためのプリチャージ回路は、半導体基板上を互いに間隔をおいて平行に伸長する各ビット線を等電位に設定するためのプリチャージ電源と、このプリチャージ電源を対象となる一対のビット線のそれぞれに断続するための一対のスイッチング素子と、選択された前記一対のビット線を短時間で等電位におくために該ビット線を相互に短絡させる短絡スイッチング素子とを備える。
【0005】
プリチャージ回路の各スイッチング素子は、一般的には、半導体基板に形成された一対の不純物領域からなるソースおよびドレインと、該ソースおよびドレイン間、すなわち前記一対の不純物領域間に形成されるゲートとを備えるMOSトランジスタで構成されている。
【0006】
プリチャージ回路の前記MOSトランジスタのうち、短絡スイッチング素子を構成する従来のMOSトランジスタについては、一対の信号線であるビット線下で該ビット線のそれぞれに対応してソースおよびドレインのための一対の不純物領域が形成され、前記ビット線間で該ビット線の伸長方向にゲート長を有するゲートが一対の不純物領域間に形成される。
【0007】
【発明が解決しようとする課題】
ところで、ビット線を短時間で所定の等電位におくプリチャージ動作の高速化を図るには、短絡スイッチング素子を構成するMOSトランジスタのチャンネル断面の増大を図るべく、ゲート幅の増大を図ることが考えられる。
【0008】
しかしながら、短絡スイッチング素子のゲートは、一対のビット線間で、そのゲート長がビット線の伸長方向に沿って形成されていることから、ゲート長と直角な方向のゲート幅の増大は、一対の信号線であるビット線間の距離の増大を招く結果となる。
そのため、信号線間の距離の増大を招くことなく、すなわちコンパクト化を損なうことなくプリチャージ動作の高速化を図り得るプリチャージ回路が望まれていた。
【0009】
【課題を解決するための手段】
本発明は、以上の点を解決するために、次の構成を採用する。
〈構成〉
半導体基板上を互いに間隔をおいて伸長する各組毎の一対の信号線にそれぞれプリチャージ電圧を印加するための一対のスイッチング素子と、前記両信号線の短絡を断続するための短絡スイッチング素子とを含み、前記短絡スイッチング素子は、前記一対の信号線のそれぞれに対応して前記半導体基板に形成される一対の不純物領域からなるソースおよびドレインと、該一対の不純物領域間にあって前記一対の信号線を横切る方向にゲート長が規定されるゲートとを備え、前記一対のスイッチング素子は、それぞれ一対の不純物領域からなるソースおよびドレインと、前記両不純物領域間にあって前記一対の信号線の端部に間隔をおいて該信号線の伸長方向に沿ったゲート長を有しかつ該信号線の幅方向へ伸長するゲートとを備えるプリチャージ回路において、隣り合う組間で相互に隣り合う前記信号線間に形成され、該各信号線に関連して形成された前記各短絡スイッチング素子の前記不純物領域相互間を電気的に断続するための素子分離スイッチング素子を有し、該素子分離スイッチング素子は、前記各短絡スイッチング素子の前記各不純物領域からなるソースおよびドレインと、前記両不純物領域間に形成されるゲートとを備え、該素子分離スイッチング素子のゲートは前記一対のスイッチング素子および前記短絡スイッチング素子の前記ゲートに一体的に連続して形成されていることを特徴とするプリチャージ回路。
【0010】
〈作用〉
本発明に係るプリチャージ回路では、短絡スイッチング素子を構成するトランジスタのソースおよびドレインは一対の信号線のそれぞれに対応して形成され、ソースドレイン間のチャンネルを規定しかつその断続を制御するゲートは、両信号線間で該信号線を横切る方向にゲート長を有する。
従って、このトランジスタのゲートのゲート幅は、信号線の伸長方向に沿うことから、信号線間の距離の増大を招くことなくゲート幅の増大を図ることができる。
【0011】
このゲート幅の増大は、該ゲート下に形成されるチャンネル断面を増大させることから、このチャンネル断面の増大に伴い、前記短絡スイッチング素子の導通による短絡効果が高められ、両信号線は迅速に等電位を示す平衡状態におかれる。
このことから、信号線間の距離の増大を招くことなく、プリチャージ動作の高速化を図ることができる。
【0012】
プリチャージ電源と信号線とを断続するための一対のスイッチング素子を半導体基板に形成される一対の不純物領域からなるソースおよびドレインとゲートとを備えるトランジスタで構成することができる。
一対のスイッチング素子の各ゲートは、信号線の端部に間隔をおいて該信号線の幅方向へ伸長する。また、一対のスイッチング素子の各一方の不純物領域は当該スイッチング素子のゲートの一側に形成され、また、各他方の不純物領域は当該スイッチング素子のゲートの他側で一対の各信号線に沿って形成される。
【0013】
一対のスイッチング素子の前記各一方の不純物領域を相互に連続して形成することができ、一対のスイッチング素子の前記各他方の不純物領域を前記短絡スイッチング素子の対応する各一対の不純物領域のそれぞれに連続して形成することができる。
【0014】
一対のスイッチング素子および短絡スイッチング素子の前記各ゲートを連続して形成することができる。
それぞれが対をなす多数組の信号線が配置されるとき、各組毎に前記一対のスイッチング素子および短絡スイッチング素子を設けることができ、前記スイッチング素子のゲートを前記信号線の幅方向へ連続的に伸長させることができる。
【0015】
本発明では、前記した多数組の信号線が配置されるとき、隣り合う各組間で相互に隣り合う信号線間に、該各信号線に関連して形成された各スイッチング素子のための不純物領域相互間を電気的に断続するための素子分離スイッチング素子を設ける。
【0016】
素子分離スイッチング素子は、隣り合う組間で相互に隣り合う各信号線に関連して形成された前記短絡スイッチング素子のための不純物領域を共用するソースおよびドレインと、該両不純物領域間に形成されるゲートとを備えるトランジスタで構成することができる。
この素子分離スイッチング素子は、隣り合う組間の相互に隣り合う前記不純物領域間を分離するフィールド絶縁膜のような絶縁材料からなる素子分離構造に比較して、よりコンパクトな構成により、両不純物領域間を電気的に確実に遮断する。
【0017】
そして、素子分離スイッチング素子のゲートは前記一対のスイッチング素子および短絡スイッチング素子のゲートに連続して形成されている。
【0020】
本発明は、メモリセルアレイのビット線のプリチャージ回路に好適であり、このようなプリチャージ回路が設けられた半導体記憶装置に本発明を適用することにより、ビット線間の増大による記憶装置の大型化を招くことなく、プリチャージ動作の高速化を図ることができ、これにより、高速動作が可能な半導体記憶装置を提供することができる。
【0021】
【発明の実施の形態】
以下、本発明を図示の実施の形態について詳細に説明する。
図1は、本発明に係るプリチャージ回路のレイアウトを平面図で示すが、この説明に先立ち、本発明に係るプリチャージ回路が組み込まれる半導体記憶装置を、図3に示すメモリセルアレイの回路図に沿って説明する。
【0022】
半導体記憶装置11は、図3に示されているように、メモリキャパシタ12およびセレクトトランジスタ13からなるメモリセル14が、多数のビット線15(15aおよび15b)および多数のワード線16で、マトリックス状に接続されて構成されたメモリセルアレイ17を備えるダイナミックランダムアクセスメモリ(DRAM)である。
【0023】
多数のビット線15は一対のビット線(15aおよび15b)を一組として、各組毎に、メモリセル14から情報を読み出す読み出し動作時に両ビット線15aおよび15bの電位差を検出するためのセンサアンプ18が設けられている。
【0024】
本発明に係るプリチャージ回路10は、センサアンプ18での読み出し動作に先立って選択された一対のビット線15(15aおよび15b)に相互に等しい所定の電位を付与するためのプリチャージ電源19と、対をなすビット線(15aおよび15b)の各組15毎に設けられる一対のスイッチング素子20(20aおよび20b)および短絡スイッチング素子21とを備える。
【0025】
一対のスイッチング素子20(20aおよび20b)は、それぞれのソースSおよびドレインDが対応するビット線15(15aおよび15b)およびプリチャージ電源19に接続される第1および第2のMOSトランジスタ20aおよび20bからなり、各MOSトランジスタ20のゲートGへの電圧制御により、プリチャージ電源19とビット線15(15aおよび15b)との接続を断続することができる。
【0026】
また、短絡スイッチング素子21は、第3のMOSトランジスタ21からなり、そのソースSおよびドレインDが対応するビット線15aおよび15bに接続されており、そのMOSトランジスタ21のゲートGへのゲート電圧の制御により、両ビット線15aおよび15bの短絡を断続することができる。
【0027】
図示の例では、各MOSトランジスタ20および21のソースSおよびドレインD間の連通の断続を制御するためのゲート電圧が、共通ゲート端子22を経て各ゲートGに付与される。
また、プリチャージ電源19として、メモリキャパシタ12への書き込み電圧となる2値電圧値(高レベル値および低レベル値)の中間値(VD /2)が用いられるいわゆるVD /2プリチャージ方式が採用されている。
【0028】
選択されたメモリセル14からの情報の読み出しに先立ち、プリチャージ動作のために、この選択されたメモリセル14が設けられたビット線15aまたは15bを含む1組のビット線15(15aおよび15b)の共通ゲート端子22にゲート電位が付与される。
【0029】
このゲート電位の付与により、選択された組(15)の一対のビット線15aおよび15bに関連する各スイッチング素子を構成する第1および第2のMOSトランジスタ20(20aおよび20b)および第3のMOSトランジスタ21が導通される。一対のMOSトランジスタ20(20aおよび20b)の導通により、各ビット線15aおよび15bに所定の電圧値(VD /2)が印加される。また、これと同時的な短絡スイッチング素子を構成する第3のMOSトランジスタ21の導通により、両ビット線15aおよび15bが短絡状態におかれることから、両ビット線15aおよび15bの電位は、等電位で早期に平衡する。
【0030】
前記したプリチャージ動作後の読み出し動作では、等電位におかれた一対のビット線15aおよび15bのうち、読み出し対象のメモリセル14に関連するワード線16がアサートされると、このメモリセル14に関連したセレクトトランジスタ13が導通する。このセレクトトランジスタ13の導通により、該セレクトトランジスタを通して、対象となっているメモリセル14のメモリキャパシタ12の電荷が、一方のビット線15aまたは15bに放出される。この放出された電荷による一方のビット線15aまたは15bの電圧の変化が、他方のビット線15bまたは15aの電圧との比較により、センサアンプ18で検出され、これにより読み出し対象となったメモリセル14の情報が読み出される。
【0031】
前記したプリチャージ動作の高速化を図るために、本発明に係るプリチャージ回路10では、短絡スイッチング素子21を構成するMOSトランジスタ21のゲート幅の増大が図られている。
【0032】
図1は、図2に示したプリチャージ回路10の平面レイアウトを示す。
半導体記憶装置11では、図1に示すように、半導体基板23上にそれぞれが対をなす多数組のビット線15(15aおよび15b)が形成されている。
【0033】
半導体基板23には、後述するように、一対のスイッチング素子を構成する第1および第2のMOSトランジスタ20(20aおよび20b)および短絡スイッチング素子を構成する第3のMOSトランジスタ21が組み込まれている。さらに、半導体基板23には、図1では省略されている前記したメモリセル14、ワード線16およびセンサアンプ18等が組み込まれている。
【0034】
対をなすビット線15aおよび15bは、互いに間隔をおいて平行に伸長する。
半導体基板23のビット線15aおよび15bの端部近傍には、各MOSトランジスタ20(20aおよび20b)および21のための不純物領域24a、24bおよび24cが形成されている。
【0035】
第1の不純物領域24aは、ビット線15aおよび15bの端部から間隔をおいて該ビット線の幅方向へ伸長して形成されている。第1の不純物領域24aの上面には、ビット線15aおよび15bの伸長方向と直角な該ビット線の幅方向へ伸長する電源線25が形成されている。電源線25は前記プリチャージ電源19に接続されており、第1の不純物領域24aはコンタクト26を経て電源線25すなわちプリチャージ電源19に接続されている。
【0036】
第2の不純物領域24bは、一方のビット線15aの端部の下方で該ビット線に対応して該ビット線の伸長方向へ伸長する。また、第3の不純物領域24cは、他方のビット線15bの端部の下方で該ビット線に対応して該ビット線の伸長方向へ伸長する。
従って、第2および第3の両不純物領域24bおよび24cは、相互に平行にかつ第1の不純物領域24aの側に位置する各端部が第1の不純物領域24aから間隔をおくように、該第1の不純物領域24aと直角に伸長する。
第2の不純物領域24bおよび第3の不純物領域24cは、それぞれ複数のコンタクト27および28を経て、対応するビット線15aおよび15bに接続されている。
【0037】
第1の不純物領域24aと、各第2の不純物領域24bおよび第3の不純物領域24cの前記端部との間には、ゲートのための電極すなわちゲート電極29が形成されている。ゲート電極29は、ビット線15(15aおよび15b)を横切る方向、すなわち、該ビット線の幅方向へ電源線25から間隔をおいてこれと平行に伸長する。
【0038】
このゲート電極29は、その一側に形成された第1の不純物領域24aの一半と、ゲート電極29の他側に形成された第2の不純物領域24bと共に、該両不純物領域24aおよび24bをそれぞれソースSおよびドレインDとする一対のスイッチング素子20のうちの一方のスイッチング素子20aである前記した第1のMOSトランジスタ20aを構成する。
【0039】
また、ゲート電極29は、その一側に形成された第1の不純物領域24aの他半と、ゲート電極29の他側に形成された第3の不純物領域24cと共に、該両不純物領域24aおよび24cをそれぞれソースSおよびドレインDとする前記した第2のMOSトランジスタ20bを構成する。
【0040】
さらに、第2の不純物領域24bと第3の不純物領域24cとの間には、ビット線15と平行に伸長するゲートのための電極すなわちゲート電極30が形成されている。ゲート電極30は、その一側に形成された第2の不純物領域24bおよびその他側に形成された第3の不純物領域24cと共に、両不純物領域24bおよび24cをそれぞれソースSおよびドレインDとする前記した第3のMOSトランジスタ21を構成する。
【0041】
図示の例では、第1および第2のMOSトランジスタ20aおよび20bのためのゲート電極29と第3のMOSトランジスタ21のためのゲート電極30とが連続して形成されており、このゲート電極29および30が前記した共通ゲート端子22として機能する。
【0042】
従って、ゲート電極29およびゲート電極30にゲート電位が付与されると、第1、第2および第3の各MOSトランジスタ20(20aおよび20b)および21が同時的に導通状態におかれる。
【0043】
第1および第2の各MOSトランジスタ20aおよび20bの導通により、電源線25が各ビット線15(15aおよび15b)に接続され、これにより、前記したとおり各ビット線15aおよび15bに所定の電圧値(VD /2)が印加される。
【0044】
また、各MOSトランジスタ20aおよび20bと同時的に動作する第3のMOSトランジスタ21の導通により、両ビット線15aおよび15bが短絡状態におかれる。この短絡スイッチング素子として機能する第3のMOSトランジスタ21は、両ビット線15aおよび15b間で該ビット線と平行に伸長するゲート電極30の両側にソースおよびドレインが形成されている。
そのため、ゲート電極30の伸長方向と直角な方向、すなわち、ビット線15を横切る該ビット線の幅方向がゲート長となり、従って、ゲート電極30のゲート幅Wは、ビット線15の伸長方向に一致する。
【0045】
このことから、第2の不純物領域24bおよび第3の不純物領域24cを各ビット線15下で該ビット線の伸長方向へ伸長させると共に、かつ両ビット線15aおよび15b間のゲート電極30を両不純物領域24bおよび24cに対応してビット線15に沿って伸長させることにより、ビット線15aおよび15b間距離の増大を招くことなく、短絡スイッチング素子21を構成する第3のMOSトランジスタ21のゲート幅Wの増大を図ることができる。
【0046】
従って、プリチャージ回路10の動作時、両ビット線15aおよび15bの電位を従来に比較して早期に平衡させることができ、これにより、半導体記憶装置11のビット線15の幅方向の寸法の増大を招くことなく、プリチャージ動作を早め、このプリチャージ動作の迅速化により半導体記憶装置11の読み出し動作の高速化を図ることが可能となる。
【0047】
図1に示されているように、本発明のプリチャージ回路では、各組のビット線15aおよび15b間に、素子分離スイッチング素子を構成する第4のMOSトランジスタ31が形成されている。
各組のビット線15(15aおよび15b)下には、前記した第2の不純物領域24bおよび第3の不純物領域24cが形成される。各組毎のビット線15aおよび15b下に形成される第2の不純物領域24bおよび24cは、第3のMOSトランジスタ21のソースドレインとして機能し、このMOSトランジスタのソースドレイン間の短絡が問題となることはない。
【0048】
しかしながら、第3のMOSトランジスタ21が構成されない各組間の相互に隣り合うビット線15bおよび15a下に形成される第3の不純物領域24cと第2の不純物領域24bとの間の絶縁性が、集積度の向上に伴って、大きな問題となる。
【0049】
すなわち、各組間で相互に隣り合うビット線15aおよび15b下に形成される不純物領域24bおよび24cは、非プリチャージ動作時に電気的に確実に遮断する必要がある。
この絶縁性を確保するために、問題となる両不純物領域24bおよび24c間に素子分離構造として例えばフィールド絶縁膜を採用することが考えられる。
【0050】
しかしながら、図1に示されているように、絶縁性が問題となる両不純物領域24bおよび24cに関連して、第4のMOSトランジスタ31を構成することにより、フィールド絶縁膜のような素子分離構造に比較して、よりコンパクトにしかも確実に絶縁性を高めることができる。
【0051】
素子分離スイッチング素子を構成する第4のMOSトランジスタ31は、隣り合う組15間で相互に隣り合う各ビット線15aおよび15bから間隔をおいてその間で該ビット線の伸長方向へ伸長するゲート電極32を備える。
図示の例では、ゲート電極32は、第3のMOSトランジスタ21のためのゲート電極30におけると同様に、第1および第2のMOSトランジスタ20aおよび20bのためのゲート電極29に連続してこれと一体的に形成されている。
【0052】
第4のMOSトランジスタ31では、ゲート電極32の一側に位置する一組のビット線15の一方のビット線15b下に形成された第3の不純物領域24cおよびゲート電極32の他側に位置する他の組15の他方のビット線15a下に形成された第2の不純物領域24bをそれぞれソースおよびドレインとする。
従って、第4のMOSトランジスタ31では、ビット線15aおよび15bを横切る方向にゲート長が規定され、そのゲート電極32は前記したとおり、ビット線15aおよび15bの伸長方向へ伸長する。
【0053】
前記した第3のMOSトランジスタ21列の間に、そのソースおよびドレインを形成するための不純物領域24bおよび24cを共用のソースおよびドレインとして利用すべく形成される第4のMOSトランジスタ31は、各MOSトランジスタ20a、20bおよび21と同様に、フォトリソグラフィおよびエッチング技術を利用して形成することができ、フィールド酸化膜の形成に比較してより微細な加工が容易である。また、MOSトランジスタ31では、その非導通時にソースおよびドレインとなるゲート電極32の両側の不純物領域24bおよび24cを確実に電気的に遮断することができる。
従って、高集積化を要求される半導体記憶装置11に第4のMOSトランジスタ31を組み込むことが特に有利である。
【0054】
図2は、本発明に係るプリチャージ回路の回路図を示す。
第4のMOSトランジスタ31は、前記ビット線15(15aおよび15b)にプリチャージ電圧(VD/2)が印加されるとき、相互に隣り合う組間で相互に隣り合う一方の組のビット線15bと、他方の組のビット線15aとを短絡する。
【0055】
前記したところでは、本発明を半導体記憶装置のビット線のためのプリチャージ回路に適用した例について説明したが、本発明はこれに限らずセンサアンプの活性化信号線あるいはデータラインのような他の信号線のプリチャージ回路に適用することができる。
【0056】
また、本発明に係るプリチャージ回路のレイアウト配置は、例えば、一対のスイッチング素子のためのゲート電極と短絡スイッチング素子のためのゲート電極とを分離して形成することにより、種々のレイアウトパターンを適用することができる。
前記した一対のスイッチング素子に、MOSトランジスタの他のスイッチング素子を用いることができる。
【0057】
【発明の効果】
本発明によれば、前記したように、短絡スイッチング素子を構成するトランジスタのソースおよびドレインは一対の信号線に対応して形成され、ソースドレイン間のゲートは、両信号線間で信号線を横切る方向にゲート長を有し、従って、このトランジスタのゲート幅は、信号線の伸長方向に沿うことから、信号線間の距離の増大を招くことなくゲート幅の増大を図ることができ、これにより、前記短絡スイッチング素子の導通による短絡効果が高められることから、信号線間の距離の増大を招くことなく、プリチャージ動作の高速化を図ることができる。
【0058】
また、本発明によれば、前記したように、メモリセルアレイのビット線間の増大による記憶装置の寸法の増大を招くことなく、プリチャージ動作の高速化を図ることができることから、半導体記憶装置の大型化を招くことなくその動作速度を高めることができる。
【図面の簡単な説明】
【図1】 本発明に係るプリチャージ回路のレイアウトを部分的に示す平面図である。
【図2】 本発明に係るプリチャージ回路の回路図である。
【図3】 プリチャージ回路が設けられる半導体記憶装置の一部を示す電気回路図である。
Claims (2)
- 半導体基板上を互いに間隔をおいて伸長する各組毎の一対の信号線にそれぞれプリチャージ電圧を印加するための一対のスイッチング素子と、前記両信号線の短絡を断続するための短絡スイッチング素子とを含み、
前記短絡スイッチング素子は、前記一対の信号線のそれぞれに対応して前記半導体基板に形成される一対の不純物領域からなるソースおよびドレインと、該一対の不純物領域間にあって前記一対の信号線を横切る方向にゲート長が規定されるゲートとを備え、
前記一対のスイッチング素子は、それぞれ一対の不純物領域からなるソースおよびドレインと、前記両不純物領域間にあって前記一対の信号線の端部に間隔をおいて該信号線の伸長方向に沿ったゲート長を有しかつ該信号線の幅方向へ伸長するゲートとを備えるプリチャージ回路において、
隣り合う組間で相互に隣り合う前記信号線間に形成され、該各信号線に関連して形成された前記各短絡スイッチング素子の前記不純物領域相互間を電気的に断続するための素子分離スイッチング素子を有し、
該素子分離スイッチング素子は、前記各短絡スイッチング素子の前記各不純物領域からなるソースおよびドレインと、前記両不純物領域間に形成されるゲートとを備え、
該素子分離スイッチング素子のゲートは前記一対のスイッチング素子および前記短絡スイッチング素子の前記ゲートに一体的に連続して形成されていることを特徴とするプリチャージ回路。 - 前記信号線は、メモリセルアレイのビット線である請求項1記載のプリチャージ回路。
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