KR100256053B1 - 트리플 웰 구조를 갖는 반도체 메모리 장치의 레이 아웃 - Google Patents

트리플 웰 구조를 갖는 반도체 메모리 장치의 레이 아웃 Download PDF

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Abstract

본 발명에 따른 DRV 영역 (100)의 레이 아웃은 트리플 웰 구조에서 공정 마진을 종래에 비해서 더 확보하기 위해서 웰 바이어스 전압의 종류에 따라 상기 DRV 영역 (100)을 분리 배치하였다. 이로써, 웰과 웰 사이의 공간으로 인해서 트랜지스터들의 배치 공간이 부족해지는 것을 방지할 수 있다. 그리고, DRV 영역에 감지 증폭 회로와 다른 웰 바이어스 전압을 갖는 구동 회로를 어레이 영역 외부에 배치할 경우 로딩 증가에 따른 속도 지연 문제를 해결할 수 있다.

Description

트리플 웰 구조를 갖는 반도체 메모리 장치의 레이 아웃(LAYOUT FOR SEMICONDUCTOR MEMORY DEVICE HAVING A TRIPLE WELL STRUCTURE)
본 발명은 반도체 장치에 관한 것으로서, 구체적으로는 트리플 웰 구조 (triple well structure)를 갖는 다이나믹 랜덤 액세스 메모리 장치의 레이 아웃에 관한 것이다.
다이나믹 랜덤 액세스 메모리 (dynamic random access memory : 이하 DRAM이라 칭함)가 P형 기판을 이용하여서 제조될 때, 메모리 셀 영역의 n채널 MOS 트랜지스터와 주변 회로 영역의 n채널 및 p채널 MOS 트랜지스터들은 다른 웰(터브-tub)들에 종종 형성된다. 그러한 구조는 다음과 같이 여러 가지 이점들을 갖는다. 즉, 주변 회로 영역에서 유발된 노이즈는 메모리 셀 영역에 영향을 미치지 않는다; 메모리 셀 영역의 기판 바이어스는 주변 회로 영역에 독립적으로 제어될 수 있다; 주변 회로 영역의 협 채널 효과 (short-channel effect)는 쉽게 제어될 수 있다; 그리고, 기판 전압 발생 회로는 더 작게 만들어질 수 있다.
그러나, 메모리 셀 영역의 n채널 MOS 트랜지스터와 주변 회로 영역의 n채널 및 p채널 MOS 트랜지스터들을 다른 웰들에 형성하기 위해서, 메모리 셀 영역의 p웰은 p형 실리콘 기판과 분리되어야만 한다. 그 결과, 메모리 셀 영역의 p웰을 덮도록 p웰 보다 더 깊은 n웰을 형성하는 것이 필수적이며, 그것에 의해서 트리플 웰 구조 (triple well structure)를 형성한다. 그러한 기술이 USP NO. 5,397,734에 "METHOD OF FABRICATING A SEMICONDUCTOR MEMORY DEVICE HAVING A TRIPLE WELL STRUCTURE"에 게재되었다.
도 1을 참조하면, 계층적인 (hierarchical) 워드 라인 구조 즉, 서브 워드 라인 구조를 갖는 DRAM 장치의 개략적인 구성을 보여주는 블럭도가 도시되어 있다.
DRAM 장치는 매트릭스 형태로 배열된 복수 개의 메모리 셀 영역들 (10)을 포함한다. 서브 워드 라인들 (SWLi)을 선택하기 위한 서브 워드 라인 디코더(21, 이하 SWD라 칭함)들은 워드 라인 방향으로 메모리 셀 영역 (10)들 사이의 영역 (20)에 배치되어 있고, 그리고, 도시되지 않았지만, 한쌍의 비트 라인들을 통해서 선택되는 셀의 데이터를 감지하고 증폭하기 위한 감지 증폭 회로(32, 이하 SA라 칭함)들은 비트 라인 방향으로 메모리 셀 영역 (10)들 사이의 영역 (30)에 배치되어 있다. 도 1에서 알 수 있듯이, 상기 영역들 (20) 및 (30)에 전원 및 디코딩 신호 (PXj)를 공급하기 위한 구동 회로들(이하, DRV라 칭함)은 SWD 영역 (20)들 사이에 그리고 SA 영역 (30)들 사이의 영역 (40)에 각각 배치되어 있다.
여기서, 상기 구동 회로들은 대응하는 SWD (21)로 두 개의 다른 레벨들 (VPP 및 VINT)을 갖는 디코딩 신호들 (PXID 및 PXIB)를 구동하기 위한 제 1 구동 회로들 (41)과, SA의 P 및 N 래치 센스 앰프 회로들 (33 및 34, 도 2a를 참조)에 전원을 공급하기 위한 제 2 구동 회로들 (42)을 포함한다.
도 2a는 DRAM 장치에서 일반적으로 사용되는 감지 증폭 회로 및 그것의 P래치 감지 증폭기의 구동 회로를 보여주는 회로도이고, 도 2b는 DRAM 장치에서 일반적으로 사용되는 서브 워드 라인 디코더의 구동 회로를 보여주는 회로도이다. 도 3a는 트윈 웰 (twin well) 구조를 보여주는 평면도이고, 도 3b는 도 3a에서 3-3'을 따라 절단된 단면도이다.
p형 반도체 기판을 사용하는 DRAM 장치에 있어서, SA 영역 (30)에서 NMOS 트랜지스터들은 p형 반도체 기판 (1)에 형성되고, PMOS 트랜지스터들은 n웰 (2)에 형성됨은 자명하다. 따라서, SA (32)의 N래치 센스 앰프 (34)를 구성하는 트랜지스터들의 웰 바이어스 전압으로 접지 전압 (VSS)이 인가되고, PMOS 트랜지스터의 웰 바이어스 전압으로 내부 전원 전압 (VINT)이 인가됨은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다. 이 경우 SA 영역 (30)은 트윈 웰 구조에 의해서 충분히 도 3a 및 도 3b에 도시된 구조로 레이 아웃될 수 있다.
도 1에 도시된 바와 같이, SWD 및 SA 구동 회로들 (41) 및 (42)은 DRV 영역 (40)에 함께 배치되어 있고, 상기 SWD 구동 회로 (41)를 구성하는 인버터 회로들 (IV1), (IV2) 및 (IV3)에 의해서 디코딩 신호 (PXj)는 두 개의 전원 (예를들면, VPP 및 VINT)로 구동하기 때문에, 적어도 2 개의 웰들이 요구된다. 즉, 인버터 회로들 (IV1)-(IV3)의 PMOS 트랜지스터들은 전압 (VPP)로 바이어스되는 n웰과 전압 (VINT)로 바이어스되는 n웰에 독립적으로 배치되어야 한다.
하지만, DRV 영역 (40)의 구동 회로들 (41) 및 (42)는 도 1에서 알 수 있듯이 한정된 영역 즉, SWD 영역 (20) 및 SA 영역 (30)에 의해서 정의되는 면적을 갖는 영역 내에 배치되어야 하고, 다른 웰 바이어스 전원이 인가되는 PMOS 트랜지스터들을 위해서 적어도 2 개의 n웰들이 형성되어야 한다.
이에 대한 레이 아웃은 도 4에 도시된 구조를 가져야 하며, 그러한 레이 아웃에 따라 SWD 및 SA 구동 회로들 (20) 및 (30)을 구성하는 PMOS 트랜지스터들이 한정된 DRV 영역 (40) 내에 배치하는 것은 불가능하다. 즉, 웰과 웰 사이의 공간 (W)과 소자 액티브 영역의 경계면과 웰 경계면 사이의 공간 (S)을 확보한 후, 나머지 DRV 영역 (A) (도 4에서, A = L - 2*[S+W+S'+W'], 여기서, L은 SWD 영역의 폭)에 PMOS 트랜지스터들을 형성하는 것은 불가능하다.
이를 해결하기 위해서, DRV 영역 (40)에 배치되는 SWD 및 SA용 구동 소자들의 사이즈를 축소하거나, 또는 셀 영역 (10)을 제외한 외부 영역에 배치할 수 있다. 그러나, 그러한 방법을 이용할 경우, 상기 구동 소자들의 구동 능력이 저하되거나 외부에 배치된 구동 회로와 내부의 SA 또는 SWD 사이에 배선된 신호 라인들의 지연 시간에 의해서 속도 저하는 필연적이다. 또한, DRV 영역 (40)의 크기를 증가시킴으로써 앞서 설명된 문제점을 해결할 수 있지만, 이 경우 칩 사이즈가 증가된다.
따라서 본 발명의 목적은 트리플 웰 공정을 사용할 때 칩 사이즈의 증가 및 전송 속도의 저하를 방지할 수 있는 반도체 메모리 장치의 레이 아웃을 제공하는 것이다.
도 1은 서브 워드 라인 구조를 갖는 DRAM 장치의 개략적인 구성을 보여주는 블럭도;
도 2a는 DRAM 장치에서 일반적으로 사용되는 감지 증폭 회로 및 그것의 P래치 구동 회로를 보여주는 회로도;
도 2b는 DRAM 장치에서 일반적으로 사용되는 서브 워드 라인 디코더의 구동 회로를 보여주는 회로도;
도 3a는 트윈 웰 (twin well) 구조를 보여주는 평면도;
도 3b는 도 3a에서 3-3'을 따라 절단된 단면도;
도 4는 발명의 바람직한 실시예에 따른 DRAM 장치의 DRV 영역의 배치를 보여주는 도면;
도 5는 본 발명의 바람직한 실시예에 따른 도 4의 점선 부분을 확대한 DRAM 장치의 개략적인 구성을 보여주는 블럭도;
도 6a는 트리플 웰 (triple well) 구조를 갖는 DRAM 장치에서 본 발명에 따른 도 5의 서브 워드 라인 디코더의 구동 회로를 위한 DRV 영역의 레이 아웃을 보여주는 평면도;
도 6b는 도 6a에서 6-6'을 따라 절단한 단면도;
도 7a는 트리플 웰 구조를 갖는 DRAM 장치에서 본 발명에 따른 도 5의 P래치 센스 앰프의 구동 회로를 위한 DRV 영역의 레이 아웃을 보여주는 단면도;
도 7b는 도 7a에서 7-7'을 따라 절단한 단면도,
*도면의 주요 부분에 대한 부호 설명
10 : 메모리 셀 영역 20 : 서브 워드 라인 디코더 영역
30 : 감지 증폭 영역 40, 100, 100a, 100b : DRV 영역
상술한 바와같은 목적을 달성하기 위한 본 발명의 일특징에 의하면, 트리플 웰 구조를 갖는 반도체 메모리 장치의 레이 아웃에 있어서: 매트릭스 형태로 배열된 복수 개의 메모리 셀 영역들과; 제 1 방향의 메모리 셀 영역들 사이에 각각 배열되고, 그리고 대응하는 메모리 셀 영역의 워드 라인들에 대한 코딩 및 구동을 위한 회로들을 구비한 복수 개의 제 1 영역들과; 상기 제 1 방향에 직교하는 제 2 방향의 메모리 셀 영역들 사이에 각각 배열되고, 그리고 대응하는 메모리 셀 영역의 비트 라인들의 전위를 감지하기 위한 회로들을 구비한 복수 개의 제 2 영역들 및; 상기 제 1 영역들 사이에 그리고 상기 제 2 영역들 사이에 각각 배열되고, 상기 제 1 및 제 2 영역들의 회로들을 구동하기 위한 소자들을 각각 구비하되, 상기 구동 소자들 중에서 적어도 2 개의 웰 바이어스 전압들이 인가되는 제 1 구동 소자들은 다른 웰 바이어스 전압이 인가되는 제 2 구동 소자들과 서로 독립적으로 배치되는 복수 개의 제 3 영역들을 포함하는 것을 특징으로 한다.
이 실시예에 있어서, 상기 제 1 및 제 2 구동 소자들은 PMOS 트랜지스터를 포함하는 것을 특징으로 한다.
이 실시예에 있어서, 상기 제 1 구동 소자들을 구비한 제 3 영역들과 상기 제 2 구동 소자들을 구비한 제 3 영역들은 제 1 또는 제 2 방향의 제 1 영역을 기준으로 지그-재그 형태로 배치되는 것을 특징으로 한다.
이 실시예에 있어서, 상기 제 2 구동 소자들에 인가되는 웰 바이어스 전압은 상기 제 1 구동 소자들에 인가되는 상기 웰 바이어스 전압들 중 하나와 동일한 레벨을 갖는 것을 특징으로 한다.
이와같은 레이 아웃에 의해서, 다른 웰 바이어스 전압들을 갖는 PMOS 트랜지스터들로 구성된 구동 회로와 하나의 웰 바이어스 전압을 갖는 PMOS 트랜지스터들로 구성된 구동 회로를 독립적으로 배치할 수 있다.
이하 본 발명의 실시예에 따른 참조도면 도 4 내지 도 7에 의거하여 상세히 설명한다.
도 5를 참조하면, 본 발명의 신규한 반도체 메모리 장치의 레이 아웃에 있어서, SWD 영역 (20)들 사이에 그리고 SA 영역 (30)들 사이에 배치된 DRV 영역 (100 : 100a 및 100b)들은 상기 SWD 및 SA 영역들 (20) 및 (30)의 회로들 (예를들면, 디코더 회로 및 센스 앰프 회로)에 각각 디코딩 신호 (PXj) 및 전원 (VINT)을 공급하기 위한 PMOS 트랜지스터들을 포함하며, 상기 PMOS 트랜지스터들 중에서 적어도 2 개의 웰 바이어스 전압들 (예를들면, VPP 및 VINT)이 인가되는 제 1 PMOS 트랜지스터들은 하나의 웰 바이어스 전압 (예를들면, VINT)이 인가되는 제 2 PMOS 트랜지스터와 서로 독립적으로 상기 DRV 영역 (100a) 및 (100b)에 배치되고, 그리고 제 1 및 제 2 PMOS 트랜지스터들이 각각 형성되는 DRV 영역들 (100a) 및 (100b)는 메모리 셀 영역 (100)을 기준으로 지그-재그 형태로 배치된다.
그 결과로서, 트리플 웰 구조를 갖는 반도체 메모리 장치 특히, DRAM 장치에서 본 발명에 따른 레이 아웃에 따라 상기 DRV 영역 (100)에 SA 및 SWD용 PMOS 트랜지스터들을 독립적으로 배치함으로써, 상기 DRV 영역 (100)의 증가에 따른 칩 사이즈가 증가하는 것을 방지할 수 있다. 뿐만 아니라, 상기 DRV 영역 (100) 내에 배치되는 구동 회로를 메모리 셀 영역 (10) 외부에 배치할 경우 유발되는 신호 지연 문제를 해결할 수 있다.
도 4를 참조하면, 본 발명의 바람직한 실시예의 DRAM 장치에 따른 DRV 영역의 배치를 보여주는 도면이 도시되어 있다.
도 4에서, 기호들 (●) 및 (○)은 SWD 및 SA 영역들의 회로들(예를들면, 디코더 회로 및 센스 앰프 회로)에 각각 디코딩 신호 (PXj) 및 전원 (VINT)을 공급하기 위한 PMOS 트랜지스터들을 포함한 DRV 영역들 (100a) 및 (100b)을 각각 나타낸다. 기호 (●)은 적어도 2 개의 웰 바이어스 전압들이 인가되는 영역 (20, SWD 영역)에 대응하는 DRV 영역 (100a)을 나타내고, 기호 (○)은 다른 웰 바이어스 전압이 인가되는 영역 (30, SA 영역)에 대응하는 DRV 영역 (100b)을 나타낸다. DRV 영역 (100)은 그것의 웰 바이어스 전압의 수(실시예의 경우, 서로 다른 두 개의 웰 바이어스 전압들과 하나의 웰 바이어스 전압)에 따라 독립적으로 배치되며, 그 결과에 따른 DRV 영역 (100)의 배치는 임의의 열을 따라 배열된 메모리 셀 영역들 (10)을 기준으로 지그-재그 (zig-zag) 형태를 가짐을 도 4에서 알 수 있다. 예를들면, 두 개의 웰 바이어스 전압들이 인가되는 DRV 영역 (100a)들 중에서 행 및 열 방향으로 인접한 DRV 영역에 동일한 DRV 영역 (100a)은 배치되지 않는다.
도 5는 본 발명의 바람직한 실시예에 따른 도 4의 점선 부분을 확대한 DRAM 장치의 개략적인 구성을 보여주는 블럭도이다. 도 6a는 트리플 웰 구조를 갖는 DRAM 장치에서 본 발명에 따른 도 5의 서브 워드 라인 디코더의 구동 회로를 위한 DRV 영역의 레이 아웃을 보여주는 평면도이고, 도 6b는 도 6a에서 6-6'을 따라 절단한 단면도이다. 그리고, 도 7a는 트리플 웰 구조를 갖는 DRAM 장치에서 본 발명에 따른 도 5의 P래치 센스 앰프의 구동 회로를 위한 DRV 영역의 레이 아웃을 보여주는 단면도이고, 도 7b는 도 7a에서 7-7'을 따라 절단한 단면도이다.
반도체 메모리 장치가 고집적화됨에 따라 트리플 웰 공정을 이용하는 DRAM 장치에 있어서, 웰과 웰 사이의 공간이 증가되기 때문에, 앞서 설명된 바와 같이, 한정된 DRV 영역 내에 SWD 및 SA용 PMOS 트랜지스터들을 배치할 공간이 줄어들게 된다. 그 결과, 종래와 같은 DRV 영역 (40)의 배치 방법에 따라 SWD 및 SA 영역들 (20) 및 (30)에 각각 다른 레벨을 갖는 디코딩 신호 (PXj) (예를들면, VPP 및 VINT)와 전원 (VINT)을 공급하기 위한 PMOS 트랜지스터들을 동일한 DRV 영역 (40)에 배치하면, 트리플 웰 구조에서 웰과 웰 사이의 그리고 소자 액티브 영역의 경계면과 웰 경계면 사이의 공간 증가로 인해서 동일한 DRV 영역 (40)에 SWD 및 SA용 PMOS 트랜지스터들을 모두 배치할 수 없다.
하지만, 본 발명에 따른 레이 아웃에 의하면, 종래 기술에 따른 문제점을 해결할 수 있다. 즉, 도 5에 도시된 바와 같이, 다른 웰 바이어스 전압들 (예를들면, VPP 및 VINT)이 요구되는 PMOS 트랜지스터들을 포함한 적어도 2 개의 회로들 [본 발명의 실시예에 있어서, 도 2b에 도시된 서브 워드 라인 디코더의 구동 회로 (21)]는 동시에 하나의 DRV 영역 (100a)에 배치된다. 한 종류의 웰 바이어스 전압 (예르들면, VINT)가 요구되는 PMOS 트랜지스터들을 포함한 회로 [본 발명의 실시예에 있어서, 도 2a에 도시된 P래치 센스 앰프 구동 회로 (41)]는, 도 5에서 알 수 있듯이, 상기 회로들 (41)이 배치된 DRV 영역 (100a)에 배치되지 않는다.
따라서, 전자의 경우 단지 다른 웰 바이어스 전압이 요구되는 PMOS 트랜지스터들이, 도 6a 및 도 6b에 도시된 바와 같이, 하나의 DRV 영역 (100a)의 분리된 다른 n웰 (2)들에 배치되기 때문에, 상기 트랜지스터들을 배치하기 위한 소자 액티브 영역이 종래의 그것에 비해서 상대적으로 넓게 확보됨은 자명하다. 즉, 종래의 경우 하나의 DRV 영역 (40)에 SWD 및 SA을 위한 구동 회로들 (41) 및 (42)이 동시에 배치되는 반면에 본 발명의 경우 하나의 DRV 영역 (100)에 SWD 및 SA을 위한 구동 회로들 (41) 및 (42)가 독립적으로 배치된다. 그 결과로서, 트리플 웰 구조의 DRAM 장치에서 DRV 영역에 배치되는 소자들에 의해서 칩 크기가 커지는 것을 방지할 수 있다.
계속해서, 후자의 경우 하나의 웰 바이어스 전압이 요구되는 PMOS 트랜지스터가, 도 7a 및 도 7b에 도시된 바와 같이, 하나의 DRV 영역 (100b)의 하나의 n웰 (2)에 배치되고, 도 5에 도시된 바와 같이, 다른 웰 바이어스 전압이 요구되는 DRV 영역 (100a)을 사이에 두고 하나의 DRV 영역 (100b)에 하나의 P래치 센스 앰프 구동 회로 (42)가 배치된다. 즉, 행 및 열 방향으로 임의의 DRV 영역 (예를들면, 100a)에 인접한 DRV 영역들에는 동일한 용도의 DRV 영역 (예를들면, 100a)가 배치되지 않는다.
따라서, 상기 DRV 영역 (100b)는 서로 다른 웰 바이어스 전압을 갖는 PMOS 트랜지스터를 포함하지 않기 때문에 도 6a 및 도 6b와 같은 웰 구조가 아닌 하나의 PMOS 트랜지스터용 n웰 (2)을 갖게 됨으로써, 주변 제어용 회로들을 보다 효율적으로 배치할 수 있다. 여기서, 도 7a 및 도 7b에서 알 수 있듯이, 도 6a 및 도 6b에 따른 종래 레이 아웃에 비해서 소자 액티브 영역이 넓게 확보되기 때문에, 종래와 같은 구동 능력을 갖는 사이즈로 PMOS 트랜지스터를 형성하지 않고, 그 보다 큰 구동 능력을 갖는 사이즈로 대응하는 DRV 영역 (100b)에 PMOS 트랜지스터를 형성함으로써, 본 발명에 따른 레이 아웃에 의해서 P래치 센스 앰프 구동 회로 (42)의 구동 능력이 저하되는 것을 방지할 수 있다.
상기한 바와같이, 본 발명에 따른 DRV 영역의 레이 아웃에 의하면 웰 바이어스 전압의 종류에 따라 DRV 영역을 분리 배치하여서 공정 마진을 종래에 비해서 더 확보함으로써 웰과 웰 사이의 공간으로 인해서 트랜지스터들의 배치 공간이 부족해지는 것을 방지할 수 있다. 또한, DRV 영역에 감지 증폭 회로와 다른 웰 바이어스 전압을 갖는 구동 회로를 어레이 영역 외부에 배치할 경우 로딩 증가에 따른 속도 지연 문제를 해결할 수 있다.

Claims (4)

  1. 트리플 웰 구조를 갖는 반도체 메모리 장치의 레이 아웃에 있어서:
    매트릭스 형태로 배열된 복수 개의 메모리 셀 영역들과;
    제 1 방향의 메모리 셀 영역들 사이에 각각 배열되고, 그리고 대응하는 메모리 셀 영역의 워드 라인들에 대한 코딩 및 구동을 위한 회로들을 구비한 복수 개의 제 1 영역들과;
    상기 제 1 방향에 직교하는 제 2 방향의 메모리 셀 영역들 사이에 각각 배열되고, 그리고 대응하는 메모리 셀 영역의 비트 라인들의 전위를 감지하기 위한 회로들을 구비한 복수 개의 제 2 영역들 및;
    상기 제 1 영역들 사이에 그리고 상기 제 2 영역들 사이에 각각 배열되고, 상기 제 1 및 제 2 영역들의 회로들을 구동하기 위한 소자들을 각각 구비하되, 상기 구동 소자들 중에서 적어도 2 개의 웰 바이어스 전압들이 인가되는 제 1 구동 소자들은 다른 웰 바이어스 전압이 인가되는 제 2 구동 소자들과 서로 독립적으로 배치되는 복수 개의 제 3 영역들을 포함하는 레이 아웃.
  2. 제 1 항에 있어서,
    상기 제 1 및 제 2 구동 소자들은 PMOS 트랜지스터를 포함하는 것을 특징으로 하는 레이 아웃.
  3. 제 2 항에 있어서,
    상기 제 1 구동 소자들을 구비한 제 3 영역들과 상기 제 2 구동 소자들을 구비한 제 3 영역들은 제 1 또는 제 2 방향의 제 1 영역을 기준으로 지그-재그 형태로 배치되는 것을 특징으로 하는 레이 아웃.
  4. 제 1 항에 있어서,
    상기 제 2 구동 소자들에 인가되는 웰 바이어스 전압은 상기 제 1 구동 소자들에 인가되는 상기 웰 바이어스 전압들 중 하나와 동일한 레벨을 갖는 것을 특징으로 하는 레이 아웃.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE69630773D1 (de) * 1996-04-11 2003-12-24 St Microelectronics Srl Multiblockspeicher
KR100437464B1 (ko) * 2002-07-02 2004-06-23 삼성전자주식회사 오프셋 보상 감지 방식을 갖는 반도체 메모리 장치
US7001811B2 (en) * 2003-12-31 2006-02-21 Intel Corporation Method for making memory cell without halo implant
KR100786768B1 (ko) * 2005-11-11 2007-12-18 경상대학교산학협력단 반도체 웰전압을 조절하기 위한 장치 및 방법
JP4939804B2 (ja) * 2005-12-21 2012-05-30 三星電子株式会社 不揮発性半導体記憶装置
KR100705336B1 (ko) * 2006-01-05 2007-04-09 삼성전자주식회사 트리플 웰 구조를 가지는 반도체 메모리 장치 및 그 제조방법
KR100921949B1 (ko) * 2007-05-02 2009-10-15 충북대학교 산학협력단 표시장치용 구동 집적회로
KR101311713B1 (ko) * 2007-07-31 2013-09-26 삼성전자주식회사 메모리 코어, 이를 포함하는 반도체 메모리 장치

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2795565B2 (ja) * 1991-10-08 1998-09-10 シャープ株式会社 半導体記憶素子の製造方法
US5325336A (en) * 1992-09-10 1994-06-28 Mitsubishi Denki Kabushiki Kaisha Semiconductor memory device having power line arranged in a meshed shape
JP2831914B2 (ja) * 1992-09-30 1998-12-02 株式会社東芝 半導体集積回路装置
JPH08167290A (ja) * 1994-12-15 1996-06-25 Mitsubishi Electric Corp 半導体記憶装置
JPH08273362A (ja) * 1995-03-30 1996-10-18 Nec Ic Microcomput Syst Ltd 半導体記憶装置

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