KR100705336B1 - 트리플 웰 구조를 가지는 반도체 메모리 장치 및 그 제조방법 - Google Patents

트리플 웰 구조를 가지는 반도체 메모리 장치 및 그 제조방법 Download PDF

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Abstract

트리플 웰 구조를 가지는 반도체 메모리 장치 및 그 제조방법이 개시되어 있다. 반도체 메모리 장치는 MOS 트랜지스터가 형성되는 웰과 반도체 기판 위에 형성된 제 1 매몰층 사이에 제 2 매몰층을 형성하여 트랜지스터들이 형성되는 웰들을 서로 전기적으로 분리할 수 있다. 따라서, 반도체 메모리 장치는 트랜지스터들이 형성되는 웰들에 서로 다른 크기의 바이어스를 인가할 수 있으며, 웰 내에 형성되는 트랜지스터들의 특성이 저하되지 않고, 반도체 집적회로로 구현했을 때 칩 사이즈를 줄일 수 있다.

Description

트리플 웰 구조를 가지는 반도체 메모리 장치 및 그 제조 방법{SEMICONDUCTOR MEMORY DEVICE WITH TRIPPLE WELL STRUCTURE AND METHOD OF MANUFACTURING THE SAME}
도 1은 종래의 반도체 메모리 장치에 포함된 메모리 셀 어레이와 서브 워드라인 구동회로를 구성하는 트랜지스터들의 수직구조를 나타내는 단면도이다.
도 2는 종래의 반도체 메모리 장치에 포함된 메모리 셀 어레이와 센스 앰프를 구성하는 트랜지스터들의 수직구조를 나타내는 단면도이다.
도 3은 종래의 반도체 메모리 장치의 하나의 예를 나타내는 배치도(layout)이다.
도 4는 도 3의 반도체 메모리 장치에 포함된 메모리 코어의 일부분을 나타내는 배치도이다.
도 5는 본 발명의 하나의 실시예에 따른 반도체 메모리 장치에 포함된 서브 워드라인 구동회로와 센스 앰프(S/A)를 구성하는 트랜지스터들의 수직구조를 나타내는 단면도이다.
도 6은 도 5의 서브워드라인 구동회로(SWD) 영역에 있는 N 웰 내에 형성된 P 채널 MOS 트랜지스터의 수직구조를 나타내는 단면도이다.
도 7은 도 5의 센스 앰프(S/A) 영역에 있는 N 웰 내에 형성된 P 채널 MOS 트 랜지스터의 수직구조를 나타내는 단면도이다.
도 8은 본 발명의 다른 하나의 실시예에 따른 반도체 메모리 장치에 포함된 서브 워드라인 구동회로와 센스 앰프(S/A)를 구성하는 트랜지스터들의 수직구조를 나타내는 단면도이다.
도 9는 본 발명의 또 다른 하나의 실시예에 따른 반도체 메모리 장치에 포함된 서브 워드라인 구동회로와 센스 앰프(S/A)를 구성하는 트랜지스터들의 수직구조를 나타내는 단면도이다.
* 도면의 주요부분에 대한 부호의 설명 *
100, 200, 300 : 반도체 메모리 장치
110a, 110b, 110c, 210a, 210b, 210c, 310a, 310b, 310c : P 웰
120, 130, 220, 230, 320, 330 : N 웰
140, 240, 340 : N 형 매몰층
150, 250, 350 : P 형 반도체 기판
160, 260, 360, 370 : P 형 매몰층
본 발명은 반도체 메모리 장치에 사용되는 트리플 웰 구조에 관한 것으로, 특히 메모리 코어 영역을 구성하는 MOS 트랜지스터들을 형성하는 데 사용되는 트리플 웰 구조에 관한 것이다.
반도체 메모리 장치의 메모리 코어는 메모리 셀 어레이들, 비트라인 센스 앰프들, 및 서브 위드라인 구동회로들을 포함한다. 비트라인 센스 앰프와 메모리 셀 어레이를 구성하는 PMOS 트랜지스터가 형성되는 N 웰의 바이어스 전압은 서브 워드라인 구동회로를 구성하는 PMOS 트랜지스터가 형성되는 N 웰의 바이어스 전압과 다를 수 있다. 예를 들면, 비트라인 센스 앰프를 구성하는 PMOS 트랜지스터가 형성되는 N 웰의 바이어스 전압은 내부 전원전압(VINTA) 또는 메모리 칩의 외부에서 인가되는 전원전압(VDD)일 수 있고, 서브 워드라인 구동회로를 구성하는 PMOS 트랜지스터가 형성되는 N 웰의 바이어스 전압은 승압전압(VPP)일 수 있다.
도 1은 종래의 반도체 메모리 장치에 포함된 메모리 셀 어레이와 서브 워드라인 구동회로를 구성하는 트랜지스터들의 수직구조를 나타내는 단면도로서, 일본공개특허 제 1999-17134호에 개시되어 있다.
도 1을 참조하면, 반도체 메모리 장치는 P 형의 반도체 기판(17), P 형의 반도체 기판(17) 내에 형성된 매몰층인 N 웰들(14a, 14b), P 형의 반도체 기판(17) 내에 형성된 N 웰들(12, 15, 16) 및 P 웰들(11, 13), 깊은 N 웰(14a) 내에 형성된 P 웰(10a), 깊은 N 웰(14b) 내에 형성된 P 웰(10b)을 구비한다. P 웰들(10a, 10b) 내에는 메모리 셀 어레이(MCA)를 구성하는 NMOS 트랜지스터들이 형성되고, N 웰(12)의 내부에는 서브 워드라인 구동회로(SWD)를 구성하는 PMOS 트랜지스터가 형성되고, P 웰들(11, 13)의 내부에는 서브 워드라인 구동회로를 구성하는 NMOS 트랜지스터들이 형성된다. P 형의 반도체 기판(17)에는 접지전압(VSS)이 인가되고, 매몰층인 깊은 N 웰(14a, 14b)에는 전원전압(VDD)이 인가되고, P 웰들(10a, 10b)에는 백 바이어스 전압(VBB)이 인가된다. 그리고, 서브 워드라인 구동회로(SWD)를 구성하는 PMOS 트랜지스터가 형성되는 N 웰(12)에는 승압전압(VPP)이 인가된다. 도 1에 도시된 반도체 메모리 장치는 메모리 셀 어레이(MCA)를 구성하는 MOS 트랜지스터들이 형성되는 P 웰들(10a, 10b)과 서브 워드라인 구동회로(SWD)를 구성하는 MOS 트랜지스터들을 P 형의 반도체 기판(17)으로부터 분리하기 위해 N 형 웰들(15, 16)과 매몰층인 N 웰들(14a, 14b)이 형성된다. N 웰들(14a, 14b)에는 전원전압(VDD)이 인가되고 N 웰(12)에는 승압전압(VPP)이 인가되므로, 매몰층인 깊은 N 웰들(14a, 14b)은 도 1에 도시된 바와 같이 서로 분리되어 있다.
그런데, 도 1과 같은 트리플 웰 구조를 갖는 반도체 메모리 장치는 매몰층인 N 웰들(14a, 14b)을 서로 분리해야 하고 N 웰들(15, 16)이 추가적으로 필요하므로 메모리 코어가 반도체 집적회로에서 차지하는 면적이 증가될 수 있다. 또한, 도 2와 같은 트리플 웰 구조를 갖는 반도체 메모리 장치는 매몰층인 깊은 N 웰들(14a, 14b)을 서로 분리하지 않기 위해 비트라인 센스 앰프를 구성하는 PMOS 트랜지스터가 형성될 N 웰(22)에 전원전압(VDD) 보다 높은 승압전압(VPP)을 인가하기 때문에, N 웰(22) 내에 형성될 PMOS 트랜지스터는 바디 효과(body effect) 등 좋지 않은 특성을 가질 수 있다.
도 2는 종래의 반도체 메모리 장치에 포함된 메모리 셀 어레이와 센스 앰프를 구성하는 트랜지스터들의 수직구조를 나타내는 단면도로서, 한국공개특허 제 2003-0057871호에 개시되어 있다. 도 2를 참조하면, 비트라인 센스 앰프를 구성하는 MOS 트랜지스터가 형성되는 N 웰(22)에는 매몰층인 N 웰(24)과 동일한 전압인 승압전압(VPP)이 인가된다. 따라서, 매몰층인 N 웰(24)은 분리되지 않고 메모리 셀 어레이(MCA)와 센스 앰프(S/A)가 형성되는 영역 전체에 걸쳐서 형성된다.
따라서, 반도체 기판 내에 형성되는 매몰층인 깊은 N 웰을 서로 분리하지 않으면서도 안정적으로 동작하는 메모리 코어를 구현할 수 있는 트리플 웰 구조를 가지는 반도체 메모리 장치가 필요하다.
본 발명의 목적은 반도체 기판 내에 형성되는 매몰층인 깊은 N 웰을 서로 분리하지 않으면서도 메모리 코어 영역에 포함되어 있는 MOS 트랜지스터들이 형성되는 웰들을 서로 전기적으로 분리할 수 있는 트리플 웰 구조를 가지는 반도체 메모리 장치를 제공하는 것이다.
본 발명의 다른 목적은 반도체 기판 내에 형성되는 매몰층인 깊은 N 웰을 서로 분리하지 않으면서도 메모리 코어 영역에 포함되어 있는 MOS 트랜지스터들이 형성되는 웰들을 서로 전기적으로 분리할 수 있는 트리플 웰 구조를 가지는 반도체 메모리 장치의 제조방법을 제공하는 것이다.
상기 목적을 달성하기 위하여 본 발명의 하나의 실시형태에 따른 반도체 메모리 장치는 제 1 도전형의 반도체 기판, 제 1 매몰층, 제 1 웰, 제 2 웰, 제 2 매몰층, 및 제 3 웰을 구비한다.
제 1 매몰층은 상기 반도체 기판 내에 형성되는 상기 제 1 도전형과 반대인 제 2 도전형을 가진다. 제 1 웰은 상기 제 1 매몰층 상부에 형성되고 상기 제 1 도 전형을 가진다. 제 2 웰은 상기 제 1 웰의 내부에 제 1 매몰층 상부의 일부분에 형성되고, 상기 제 1 매몰층과 연결되어 있고 상기 제 2 도전형을 가진다. 제 2 매몰층은 상기 제 1 웰의 내부에 상기 제 1 매몰층의 상부의 일부분에 소정의 높이로 형성되고 상기 제 1 도전형을 가진다. 제 3 웰은 상기 제 1 웰의 내부에 상기 제 2 매몰층의 상부에 형성되고 상기 제 2 도전형을 가진다.
상기 제 1 도전형은 P 형이고 제 2 도전형은 N 형일 수 있다. 상기 제 1 매몰층에는 제 1 전원전압이 인가되고 상기 제 1 웰에는 접지전압보다 낮은 제 2 전원전압이 인가될 수 있다. 상기 제 2 전원전압은 반도체 메모리 장치에서 사용되는 백 바이어스 전압일 수 있다.
본 발명의 하나의 실시예에 따르면, 상기 제 2 웰에는 상기 제 1 전원전압이 인가되고 상기 제 3 웰에는 상기 제 1 전원전압보다 낮은 제 3 전원전압이 인가될 수 있다. 상기 제 1 전원전압은 반도체 메모리 장치의 서브 워드라인 구동회로에 사용되는 승압전압이고 상기 제 3 전원전압은 반도체 메모리 장치의 센스 앰프에 사용되는 전원전압일 수 있다.
본 발명의 하나의 실시예에 따르면, 상기 제 2 웰에는 상기 제 1 전원전압이 인가되고 상기 제 3 웰에는 상기 제 1 전원전압보다 높은 제 3 전원전압이 인가될 수 있다. 상기 제 3 전원전압은 반도체 메모리 장치의 서브 워드라인 구동회로에 사용되는 승압전압이고 상기 제 2 전원전압은 반도체 메모리 장치의 센스 앰프에 사용되는 전원전압일 수 있다.
본 발명의 다른 하나의 실시형태에 따른 반도체 메모리 장치는 제 1 도전형 의 반도체 기판, 제 1 매몰층, 제 1 웰, 제 2 매몰층, 제 2 웰, 제 3 매몰층, 및 제 3 웰을 구비한다.
제 1 매몰층은 상기 반도체 기판 내에 형성되는 상기 제 1 도전형과 반대인 제 2 도전형을 가진다. 제 1 웰은 상기 제 1 매몰층 상부에 형성되고 상기 제 1 도전형을 가진다. 제 2 매몰층은 상기 제 1 웰의 내부에 상기 제 1 매몰층의 상부의 일부분에 소정의 높이로 형성되고 상기 제 1 도전형을 가진다. 제 2 웰은 상기 제 1 웰의 내부에 상기 제 2 매몰층의 상부에 형성되고 상기 제 2 도전형을 가진다. 제 3 매몰층은 상기 제 1 웰의 내부에 상기 제 1 매몰층의 상부의 일부분에 소정의 높이로 형성되고 상기 제 1 도전형을 가진다. 제 3 웰은 상기 제 1 웰의 내부에 상기 제 3 매몰층의 상부에 형성되고 상기 제 2 도전형을 가진다.
본 발명의 하나의 실시형태에 따른 반도체 메모리 장치의 제조 방법은 반도체 기판 내에 상기 제 1 도전형과 반대인 제 2 도전형의 제 1 매몰층을 형성하는 단계, 상기 제 1 매몰층의 상부에 상기 제 1 도전형을 가지는 제 1 웰을 형성하는 단계, 상기 제 1 웰의 내부에 형성되고, 한쪽 끝이 상기 제 1 매몰층에 연결된 상기 제 2 도전형의 제 2 웰을 형성하는 단계, 상기 제 1 웰의 내부에 상기 제 1 매몰층의 상부의 일부분에 소정의 높이를 가지는 제 2 매몰층을 형성하는 단계, 및 상기 제 1 웰의 내부에 상기 제 2 매몰층의 상부에 상기 제 2 도전형의 제 3 웰을 형성하는 단계를 포함한다.
상기 제 2 매몰층과 상기 제 3 웰은 동일한 마스크를 사용하여 형성할 수 있다.
본 발명의 다른 하나의 실시형태에 따른 반도체 메모리 장치의 제조 방법은 반도체 기판 내에 상기 제 1 도전형과 반대인 제 2 도전형의 제 1 매몰층을 형성하는 단계, 상기 제 1 매몰층의 상부에 상기 제 1 도전형을 가지는 제 1 웰을 형성하는 단계, 상기 제 1 웰의 내부에 상기 제 1 매몰층의 상부의 일부분에 소정의 높이를 가지는 서로 분리된 제 2 매몰층 및 제 3 매몰층을 형성하는 단계, 상기 제 1 웰의 내부에 상기 제 2 매몰층의 상부에 상기 제 2 도전형의 제 2 웰을 형성하는 단계, 및 상기 제 1 웰의 내부에 상기 제 3 매몰층의 상부에 상기 제 2 도전형의 제 3 웰을 형성하는 단계를 포함한다.
상기 제 2 웰과 상기 제 3 웰은 상기 제 2 매몰층과 상기 제 3 매몰층을 형성할 때 사용하는 마스크와 동일한 마스크를 사용하여 형성할 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예들을 설명한다.
도 3은 종래의 반도체 메모리 장치의 하나의 예를 나타내는 배치도(layout)이고, 도 4는 도 3의 반도체 메모리 장치에 포함된 메모리 코어의 일부분을 나타내는 배치도이다. 도 3 및 도 4에 도시된 반도체 메모리 장치의 배치도는 일본공개특허 제 1999-17134호에 개시되어 있다.
도 3을 참조하면, 반도체 메모리 장치(30)는 4 개의 메모리 뱅크(B1~B4)로 구성되어 있으며, 메인 로우 디코더 영역(31), 메인 워드라인 드라이버 영역(32), 칼럼 디코더 영역(33), 및 주변회로 영역(34)을 구비한다. 또한, 도 3의 반도체 메모리 장치에서 수직 방향은 비트라인 방향을 나타내고 수평 방향은 워드라인 방향을 나타낸다.
도 4를 참조하면, 메모리 코어는 메모리 셀 어레이(MCA), 메모리 셀 어레이(MCA)에 수평 방향으로 배치되어 있는 센스 앰프(S/A), 및 서브 워드라인 구동회로(SWD)를 구비한다.
도 5는 본 발명의 하나의 실시예에 따른 반도체 메모리 장치에 포함된 서브 워드라인 구동회로와 센스 앰프(S/A)를 구성하는 트랜지스터들의 수직구조를 나타내는 단면도이다.
도 5를 참조하면, 반도체 메모리 장치(100)는 P 형 반도체 기판(150), 제 1 매몰층(140), 제 1 웰(110a, 110b, 110c), 제 2 웰(120), 제 2 매몰층(160), 및 제 3 웰(130)을 구비한다.
제 1 매몰층(140)은 반도체 기판(150) 내에 형성되고 N 형의 도전형을 가진다. 제 1 웰(110a, 110b, 110c)은 제 1 매몰층(140)의 상부에 형성되고 P 형의 도전형을 가진다. 제 2 웰(120)은 제 1 웰(110a, 110b, 110c)의 내부에 제 1 매몰층(140) 상부의 일부분에 형성되고, 제 1 매몰층(140)과 연결되어 있고 N 형의 도전형을 가진다. 제 2 매몰층(160)은 제 1 웰(110a, 110b, 110c)의 내부에 제 1 매몰층(140)의 상부의 일부분에 소정의 높이로 형성되고, P 형의 도전형을 가진다. 제 3 웰(130)은 제 1 웰(110a, 110b, 110c)의 내부에 제 2 매몰층(160)의 상부에 형성되고 N 형의 도전형을 가진다. 바람직하게는, 상기 제 2 매몰층(160)의 높이는 상기 제 2 웰(120)의 높이보다 낮다.
도 5의 반도체 메모리 장치에서, 제 2 웰 (120)은 서브 위드라인 구동회로(SWD)를 구성하는 PMOS 트랜지스터가 형성될 영역이고, 제 3웰(130)은 센스 앰프 (S/A)를 구성하는 PMOS 트랜지스터가 형성될 영역이다.
반도체 기판(150)에는 접지전압(VSS)이 인가되고, 제 1 매몰층(140)에는 승압전압(VDD)이 인가되고, 제 1 웰(110a, 110b, 110c)에는 접지전압보다 낮은 백 바이어스 전압(VBB)이 인가될 수 있다. 제 2 웰(120)에는 승압전압(VPP)이 인가되고, 제 3 웰(130)에는 승압전압(VPP)보다 낮은 전원전압(VDD)이 인가될 수 있다.
도 5의 반도체 메모리 장치는 제 1 매몰층(140)과 제 3 웰(130) 사이에 P 형의 매몰층(160)을 형성함으로써, 제 3 웰(130)을 제 1 매몰층(140)으로부터 전기적으로 분리시킬 수 있다. 따라서, 제 2 웰(120)과 제 3 웰(130)에 다른 크기의 바이어스 전압을 인가할 수 있다. 즉, 서브 워드라인 구동회로(SWD)를 구성하는 PMOS 트랜지스터가 형성될 N 웰(120)에는 승압전압(VPP)을 인가하고, 센스 앰프(S/A)를 구성하는 PMOS 트랜지스터가 형성될 N 웰(130)에는 승압전압(VPP) 보다 낮은 전원전압(VDD)이 인가될 수 있다.
도 5에 도시된 반도체 메모리 장치는 반도체 기판(150) 내에 N 형의 도전형을 가지는 제 1 매몰층(140)을 형성하는 단계; 제 1 매몰층(140)의 상부에 P 형의 도전형을 가지는 제 1 웰(110a, 110b, 110c)을 형성하는 단계; 제 1 웰(110a, 110b, 110c)의 내부에 형성되고, 한쪽 끝이 제 1 매몰층(140)에 연결된 N 형의 도전형을 가지는 제 2 웰(120)을 형성하는 단계; 제 1 웰(110a, 110b, 110c)의 내부에 제 1 매몰층(140)의 상부의 일부분에 소정의 높이를 가지는 제 2 매몰층(160)을 형성하는 단계; 및 제 1 웰(110a, 110b, 110c)의 내부에 제 2 매몰층(160)의 상부에 N 형의 도전형을 가지는 제 3 웰(130)을 형성하는 단계를 사용하여 제조할 수 있다. 제 2 매몰층(160)은 이온주입(ion implantation) 방법으로 형성할 수 있다. 제 2 매몰층(160)과 제 3 웰(130)은 동일한 마스크를 사용하여 형성할 수 있다.
도 6은 도 5의 서브워드라인 구동회로(SWD) 영역에 있는 N 웰 내에 형성된 PMOS 트랜지스터의 수직구조를 나타내는 단면도이다. 도 6을 참조하면, N 형의 제 2 웰(120) 내에 P+를 도핑하여 소스 영역(122)과 드레인 영역(123)을 형성하고 PMOS 트랜지스터를 제조한다. PMOS 트랜지스터의 게이트 단자(121)에는 0V와 승압전압(VPP) 사이에서 스윙하는 전압을 인가한다. 제 2 웰(120)에는 N+를 도핑하여 콘택(contact) 영역(124)을 형성하고, 승압전압(VPP)을 인가한다.
도 7은 도 5의 센스 앰프(S/A) 영역에 있는 N 웰 내에 형성된 PMOS 트랜지스터의 수직구조를 나타내는 단면도이다. 도 7을 참조하면, N 형의 제 3 웰(130) 내에 P+를 도핑하여 소스 영역(132)과 드레인 영역(133)을 형성하고 PMOS 트랜지스터를 제조한다. PMOS 트랜지스터의 게이트 단자(131)에는 0V와 전원전압(VDD) 사이에서 스윙하는 전압을 인가한다. 제 2 웰(120)에는 N+를 도핑하여 콘택(contact) 영역(124)을 형성하고, 전원전압(VDD)을 인가한다.
도 6에 도시된 PMOS 트랜지스터는 서브 워드라인 구동회로(SWD)를 구성하는 트랜지스터로서, 제 2 웰(120)에는 전원전압(VDD) 보다 높은 승압전압(VPP)이 인가되고, PMOS 트랜지스터의 게이트(121)에 인가되는 신호는 승압전압(VPP)까지 스윙할 수 있다.
도 7에 도시된 PMOS 트랜지스터는 센스 앰프(S/A)를 구성하는 트랜지스터로서, 제 3 웰(130)에는 승압전압(VPP)보다 낮은 전원전압(VDD)이 인가되고, PMOS 트 랜지스터의 게이트(131)에 인가되는 신호는 전원전압(VDD)까지 스윙할 수 있다.
도 8은 본 발명의 다른 하나의 실시예에 따른 반도체 메모리 장치에 포함된 서브 워드라인 구동회로와 센스 앰프(S/A)를 구성하는 트랜지스터들의 수직구조를 나타내는 단면도이다.
도 8을 참조하면, 반도체 메모리 장치(200)는 P 형 반도체 기판(250), 제 1 매몰층(240), 제 1 웰(210a, 210b, 210c), 제 2 웰(230), 제 2 매몰층(260), 및 제 3 웰(220)을 구비한다.
제 1 매몰층(240)은 반도체 기판(250) 내에 형성되고 N 형의 도전형을 가진다. 제 1 웰(210a, 210b, 210c)은 제 1 매몰층(240)의 상부에 형성되고 P 형의 도전형을 가진다. 제 2 웰(230)은 제 1 웰(210a, 210b, 210c)의 내부에 제 1 매몰층(240) 상부의 일부분에 형성되고, 제 1 매몰층(240)과 연결되어 있고 N 형의 도전형을 가진다. 제 2 매몰층(260)은 제 1 웰(210a, 210b, 210c)의 내부에 제 1 매몰층(240)의 상부의 일부분에 소정의 높이로 형성되고, P 형의 도전형을 가진다. 제 3 웰(220)은 제 1 웰(210a, 210b, 210c)의 내부에 제 2 매몰층(260)의 상부에 형성되고 N 형의 도전형을 가진다. 바람직하게는, 상기 제 2 매몰층(260)의 높이는 상기 제 2 웰(230)의 높이보다 낮다.
도 8의 반도체 메모리 장치에서, 제 2 웰 (230)은 센스 앰프(S/A)를 구성하는 PMOS 트랜지스터가 형성될 영역이고, 제 3웰(220)은 서브 위드라인 구동회로(SWD)를 구성하는 PMOS 트랜지스터가 형성될 영역이다.
반도체 기판(250)에는 접지전압(VSS)이 인가되고, 제 1 매몰층(240)에는 전 원전압(VDD)이 인가되고, 제 1 웰(210a, 210b, 210c)에는 접지전압보다 낮은 백 바이어스 전압(VBB)이 인가될 수 있다. 제 2 웰(230)에는 전원전압(VDD)이 인가되고, 제 3 웰(220)에는 전원전압(VDD)보다 높은 승압전압(VPP)이 인가될 수 있다.
도 8의 반도체 메모리 장치는 제 1 매몰층(240)과 제 3 웰(220) 사이에 P 형의 매몰층(260)을 형성함으로써, 제 3 웰(220)을 제 1 매몰층(240)으로부터 전기적으로 분리시킬 수 있다. 따라서, 제 2 웰(230)과 제 3 웰(220)에 다른 크기의 바이어스 전압을 인가할 수 있다. 즉, 서브 워드라인 구동회로(SWD)를 구성하는 PMOS 트랜지스터가 형성될 N 형의 제 3 웰(220)에는 승압전압(VPP)을 인가하고, 센스 앰프(S/A)를 구성하는 PMOS 트랜지스터가 형성될 N 형의 제 2 웰(230)에는 승압전압(VPP) 보다 낮은 전원전압(VDD)이 인가될 수 있다.
도 8에 도시된 반도체 메모리 장치는 반도체 기판(250) 내에 N 형의 도전형을 가지는 제 1 매몰층(240)을 형성하는 단계; 제 1 매몰층(240)의 상부에 P 형의 도전형을 가지는 제 1 웰(210a, 210b, 210c)을 형성하는 단계; 제 1 웰(210a, 210b, 210c)의 내부에 형성되고, 한쪽 끝이 제 1 매몰층(240)에 연결된 N 형의 도전형을 가지는 제 2 웰(230)을 형성하는 단계; 제 1 웰(210a, 210b, 210c)의 내부에 제 1 매몰층(240)의 상부의 일부분에 소정의 높이를 가지는 제 2 매몰층(260)을 형성하는 단계; 및 제 1 웰(210a, 210b, 210c)의 내부에 제 2 매몰층(260)의 상부에 N 형의 도전형을 가지는 제 3 웰(220)을 형성하는 단계를 사용하여 제조할 수 있다. 상기 제 2 매몰층(260)은 이온주입(ion implantation) 방법으로 형성할 수 있다. 제 2 매몰층(260)과 제 3 웰(220)은 동일한 마스크를 사용하여 형성할 수 있 다.
도 9는 본 발명의 또 다른 하나의 실시예에 따른 반도체 메모리 장치에 포함된 서브 워드라인 구동회로와 센스 앰프(S/A)를 구성하는 트랜지스터들의 수직구조를 나타내는 단면도이다.
도 9를 참조하면, 반도체 메모리 장치(300)는 P 형 반도체 기판(350), 제 1 매몰층(340), 제 1 웰(310a, 310b, 310c), 제 2 매몰층(360), 제 2 웰(320), 제 3 매몰층(370), 및 제 3 웰(330)을 구비한다. 제 1 매몰층(340)은 반도체 기판(350) 내에 형성되고 N 형의 도전형을 가진다. 제 1 웰(310a, 310b, 310c)은 제 1 매몰층(340)의 상부에 형성되고 P 형의 도전형을 가진다. 제 2 매몰층(360)은 제 1 웰(310a, 310b, 310c)의 내부에 제 1 매몰층(340)의 상부의 일부분에 소정의 높이로 형성되고 P 형의 도전형을 가진다. 제 2 웰(320)은 제 1 웰(310a, 310b, 310c)의 내부에 제 2 매몰층(360) 상부에 형성되고, N 형의 도전형을 가진다. 제 3 매몰층(370)은 제 1 웰(310a, 310b, 310c)의 내부에 제 1 매몰층(340)의 상부의 일부분에 소정의 높이로 형성되고, P 형의 도전형을 가진다. 제 3 웰(330)은 제 1 웰(310a, 310b, 310c)의 내부에 제 3 매몰층(370)의 상부에 형성되고 N 형의 도전형을 가진다.
도 9의 반도체 메모리 장치에서, 제 2 웰 (320)은 서브 워드라인 구동회로(SWD)를 구성하는 PMOS 트랜지스터가 형성될 영역이고, 제 3웰(330)은 센스 앰프(S/A)를 구성하는 PMOS 트랜지스터가 형성될 영역이다.
도 9의 반도체 메모리 장치는 제 1 매몰층(340)과 제 2 웰(320) 사이 및 제 1 매몰층(340)과 제 3 웰(330) 사이에 P 형의 매몰층들(360, 370)을 형성함으로써, 제 2 웰(320)과 제 3 웰(330)을 제 1 매몰층(340)으로부터 전기적으로 분리시킬 수 있다. 따라서, 제 2 웰(320)과 제 3 웰(330)에 다른 크기의 바이어스 전압을 인가할 수 있다. 즉, 서브 워드라인 구동회로(SWD)를 구성하는 PMOS 트랜지스터가 형성될 N 웰(320)에는 승압전압(VPP)을 인가하고, 센스 앰프(S/A)를 구성하는 PMOS 트랜지스터가 형성될 N 웰(330)에는 승압전압(VPP) 보다 낮은 전원전압(VDD)이 인가될 수 있다.
도 9에 도시된 반도체 메모리 장치는 반도체 기판(350) 내에 N 형의 도전형을 가지는 제 1 매몰층(340)을 형성하는 단계; 제 1 매몰층(340)의 상부에 P 형의 도전형을 가지는 제 1 웰(310a, 310b, 310c)을 형성하는 단계; 제 1 웰(310a, 310b, 310c)의 내부에 제 1 매몰층(340)의 상부의 일부분에 소정의 높이를 가지는 제 2 매몰층(360) 및 제 3 매몰층(370)을 형성하는 단계; 제 1 웰(310a, 310b, 310c)의 내부에 제 2 매몰층(360)의 상부에 N 형의 도전형을 가지는 제 2 웰(320)을 형성하는 단계; 및 제 1 웰(310a, 310b, 310c)의 내부에 제 3 매몰층(370)의 상부에 N 형의 도전형을 가지는 제 3 웰(330)을 형성하는 단계를 사용하여 제조할 수 있다. 제 2 매몰층(360) 및 제 3 매몰층(370)은 이온주입(ion implantation) 방법으로 형성할 수 있다. 제 2 웰(320)과 제 3 웰(330)은 제 2 매몰층(360)과 제 3 매몰층(370)을 형성할 때 사용하는 마스크와 동일한 마스크를 사용하여 형성할 수 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
상술한 바와 같이, 본 발명에 따른 반도체 메모리 장치 및 반도체 메모리 제조 방법에 의하면, 메모리 코어 영역에 포함되어 있는 MOS 트랜지스터들이 형성되는 웰들이 서로 전기적으로 분리되어 있으므로, 이 웰들에 서로 다른 크기의 바이어스를 인가할 수 있다. 또한, 본 발명에 따른 반도체 메모리 장치 및 반도체 메모리 제조 방법에 의하면, 웰 내에 형성되는 트랜지스터들의 특성이 저하되지 않고, 반도체 집적회로로 구현했을 때 칩 사이즈를 줄일 수 있다.

Claims (26)

  1. 제 1 도전형의 반도체 기판;
    상기 반도체 기판 내에 형성되는 상기 제 1 도전형과 반대인 제 2 도전형을 가지는 제 1 매몰층;
    상기 제 1 매몰층 상부에 형성되고 상기 제 1 도전형을 가지는 제 1 웰;
    상기 제 1 웰의 내부에 제 1 매몰층 상부의 일부분에 형성되고, 상기 제 1 매몰층과 연결된 상기 제 2 도전형의 제 2 웰;
    상기 제 1 웰의 내부에 상기 제 1 매몰층의 상부의 일부분에 소정의 높이로 형성되고 상기 제 1 도전형을 가지는 제 2 매몰층; 및
    상기 제 1 웰의 내부에 상기 제 2 매몰층의 상부에 형성되고 상기 제 2 도전형을 가지는 제 3 웰을 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  2. 제 1 항에 있어서,
    상기 제 3 웰은 상기 제 1 매몰층과 전기적으로 분리되는 것을 특징으로 하는 반도체 메모리 장치.
  3. 제 1 항에 있어서,
    상기 제 1 도전형은 P 형이고 제 2 도전형은 N 형인 것을 특징으로 하는 반도체 메모리 장치.
  4. 제 3 항에 있어서,
    상기 제 1 매몰층에는 제 1 전원전압이 인가되고 상기 제 1 웰에는 접지전압보다 낮은 제 2 전원전압이 인가되는 것을 특징으로 하는 반도체 메모리 장치.
  5. 제 4 항에 있어서,
    상기 제 2 전원전압은 반도체 메모리 장치에서 사용되는 백 바이어스 전압인 것을 특징으로 하는 반도체 메모리 장치.
  6. 제 4 항에 있어서,
    상기 제 2 웰에는 상기 제 1 전원전압이 인가되고 상기 제 3 웰에는 상기 제 1 전원전압보다 낮은 제 3 전원전압이 인가되는 것을 특징으로 하는 반도체 메모리 장치.
  7. 제 6 항에 있어서,
    상기 제 1 전원전압은 반도체 메모리 장치의 서브 워드라인 구동회로에 사용되는 승압전압이고 상기 제 3 전원전압은 반도체 메모리 장치의 센스 앰프에 사용되는 전원전압인 것을 특징으로 하는 반도체 메모리 장치.
  8. 제 7 항에 있어서,
    상기 제 2 웰 내부에는 상기 서브 워드라인 구동회로에 포함된 제 1 PMOS 트랜지스터가 형성되고, 상기 제 3 웰의 내부에는 상기 센스 앰프에 포함된 제 2 PMOS 트랜지스터가 형성되는 것을 특징으로 하는 반도체 메모리 장치.
  9. 제 4 항에 있어서,
    상기 제 2 웰에는 상기 제 1 전원전압이 인가되고 상기 제 3 웰에는 상기 제 1 전원전압보다 높은 제 3 전원전압이 인가되는 것을 특징으로 하는 반도체 메모리 장치.
  10. 제 9 항에 있어서,
    상기 제 3 전원전압은 반도체 메모리 장치의 서브 워드라인 구동회로에 사용되는 승압전압이고 상기 제 2 전원전압은 반도체 메모리 장치의 센스 앰프에 사용되는 전원전압인 것을 특징으로 하는 반도체 메모리 장치.
  11. 제 10 항에 있어서,
    상기 제 3 웰 내부에는 서브 워드라인 구동회로에 포함된 제 1 PMOS 트랜지스터가 형성되고, 상기 제 2 웰의 내부에는 센스 앰프에 포함된 제 2 PMOS 트랜지스터가 형성되는 것을 특징으로 하는 반도체 메모리 장치.
  12. 제 1 도전형의 반도체 기판;
    상기 반도체 기판 내에 형성되는 상기 제 1 도전형과 반대인 제 2 도전형을 가지는 제 1 매몰층;
    상기 제 1 매몰층 상부에 형성되고 상기 제 1 도전형을 가지는 제 1 웰;
    상기 제 1 웰의 내부에 상기 제 1 매몰층의 상부의 일부분에 소정의 높이로 형성되고 상기 제 1 도전형을 가지는 제 2 매몰층;
    상기 제 1 웰의 내부에 상기 제 2 매몰층의 상부에 형성되고 상기 제 2 도전형을 가지는 제 2 웰;
    상기 제 1 웰의 내부에 상기 제 1 매몰층의 상부의 일부분에 소정의 높이로 형성되고 상기 제 1 도전형을 가지는 제 3 매몰층; 및
    상기 제 1 웰의 내부에 상기 제 3 매몰층의 상부에 형성되고 상기 제 2 도전형을 가지는 제 3 웰을 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  13. 제 12 항에 있어서,
    상기 제 3 웰은 상기 제 1 매몰층과 전기적으로 분리되는 것을 특징으로 하는 반도체 메모리 장치.
  14. 제 12 항에 있어서,
    상기 제 1 도전형은 P 형이고 제 2 도전형은 N 형인 것을 특징으로 하는 반도체 메모리 장치.
  15. 제 14 항에 있어서,
    상기 제 1 매몰층에는 제 1 전원전압이 인가되고 상기 제 1 웰에는 접지전압보다 낮은 제 2 전원전압이 인가되는 것을 특징으로 하는 반도체 메모리 장치.
  16. 제 15 항에 있어서,
    상기 제 2 전원전압은 반도체 메모리 장치에서 사용되는 백 바이어스 전압인 것을 특징으로 하는 반도체 메모리 장치.
  17. 제 15 항에 있어서,
    상기 제 2 웰에는 상기 제 1 전원전압이 인가되고 상기 제 3 웰에는 상기 제 1 전원전압보다 낮은 제 3 전원전압이 인가되는 것을 특징으로 하는 반도체 메모리 장치.
  18. 제 17 항에 있어서,
    상기 제 1 전원전압은 반도체 메모리 장치의 서브 워드라인 구동회로에 사용되는 승압전압이고 상기 제 3 전원전압은 반도체 메모리 장치의 센스 앰프에 사용되는 전원전압인 것을 특징으로 하는 반도체 메모리 장치.
  19. 제 18 항에 있어서,
    상기 제 2 웰 내부에는 상기 서브 워드라인 구동회로에 포함된 제 1 PMOS 트 랜지스터가 형성되고, 상기 제 3 웰의 내부에는 상기 센스 앰프에 포함된 제 2 PMOS 트랜지스터가 형성되는 것을 특징으로 하는 반도체 메모리 장치.
  20. 제 15 항에 있어서,
    상기 제 3 웰에는 상기 제 1 전원전압이 인가되고 상기 제 2 웰에는 상기 제 1 전원전압보다 낮은 제 3 전원전압이 인가되는 것을 특징으로 하는 반도체 메모리 장치.
  21. 제 20 항에 있어서,
    상기 제 1 전원전압은 반도체 메모리 장치의 서브 워드라인 구동회로에 사용되는 승압전압이고 상기 제 3 전원전압은 반도체 메모리 장치의 센스 앰프에 사용되는 전원전압인 것을 특징으로 하는 반도체 메모리 장치.
  22. 제 21 항에 있어서,
    상기 제 3 웰 내부에는 서브 워드라인 구동회로에 포함된 제 1 PMOS 트랜지스터가 형성되고, 상기 제 2 웰의 내부에는 센스 앰프에 포함된 제 2 PMOS 트랜지스터가 형성되는 것을 특징으로 하는 반도체 메모리 장치.
  23. 반도체 기판 내에 상기 제 1 도전형과 반대인 제 2 도전형의 제 1 매몰층을 형성하는 단계;
    상기 제 1 매몰층의 상부에 상기 제 1 도전형을 가지는 제 1 웰을 형성하는 단계;
    상기 제 1 웰의 내부에 형성되고, 한쪽 끝이 상기 제 1 매몰층에 연결된 상기 제 2 도전형의 제 2 웰을 형성하는 단계;
    상기 제 1 웰의 내부에 상기 제 1 매몰층의 상부의 일부분에 소정의 높이를 가지는 제 2 매몰층을 형성하는 단계; 및
    상기 제 1 웰의 내부에 상기 제 2 매몰층의 상부에 상기 제 2 도전형의 제 3 웰을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 제조 방법.
  24. 제 21 항에 있어서,
    상기 제 2 매몰층과 상기 제 3 웰은 동일한 마스크를 사용하여 형성하는 것을 특징으로 하는 반도체 메모리 장치의 제조 방법.
  25. 반도체 기판 내에 상기 제 1 도전형과 반대인 제 2 도전형의 제 1 매몰층을 형성하는 단계;
    상기 제 1 매몰층의 상부에 상기 제 1 도전형을 가지는 제 1 웰을 형성하는 단계;
    상기 제 1 웰의 내부에 상기 제 1 매몰층의 상부의 일부분에 소정의 높이를 가지는 서로 분리된 제 2 매몰층 및 제 3 매몰층을 형성하는 단계;
    상기 제 1 웰의 내부에 상기 제 2 매몰층의 상부에 상기 제 2 도전형의 제 2 웰을 형성하는 단계; 및
    상기 제 1 웰의 내부에 상기 제 3 매몰층의 상부에 상기 제 2 도전형의 제 3 웰을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 제조 방법.
  26. 제 21 항에 있어서,
    상기 제 2 웰과 상기 제 3 웰은 상기 제 2 매몰층과 상기 제 3 매몰층을 형성할 때 사용하는 마스크와 동일한 마스크를 사용하여 형성하는 것을 특징으로 하는 반도체 메모리 장치의 제조 방법.
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