KR100351525B1 - 저전압형트랜지스터를사용하는고전압전하펌프 - Google Patents

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Abstract

집적회로는 기판상에 임의 전압의 아일랜드를 한정하도록 고 밀도 및 저 전압형 P 채널 및 N 채널 트랜지스터의 하부에 놓인 N 분리 매몰층을 포함한다. 따라서, 달리 단지 저 전압 동작만이 가능한 그러한 트랜지스터는 상기 기판에 대해 고 전압에서 동작할 수 있다. 이는 동일 제조순서에 의해 형성되는 저 전압 및 고 밀도 트랜지스터 모두와 고 진압 회로 요소의 단일 칩상에서의 통합을 허용한다. 한 예에서, 이는 대개 단지 3 볼트 동작범위 트랜지스터만을 제공하는 CMOS 공정을 사용하는 18 볼트 범위 전하 펌프의 형성을 허용한다. 그때, 이는 RS - 232 인터페이스 전하 펌프용 집적된 캐패시터를 포함하는 RS - 232 인터페이스와 같은 고 전압 기능부와 UART ( 만능 비동기식 수신기 및 송신기 ; universal asynchronous receiver and transmitter ) 와 같은 복잡한 디자털 논리 기능의 단일 집적회로 칩상에서의 통합을 허용한다.

Description

저 전압형 트랜지스터를 사용하는 고 전압 전하 펌프
발명의 배경
발명의 분야
본 발명은 집적회로에 관한 것이며 보다 구체적으로 기술하면 저 전압 CMOS 반도체 제조공정에 의해 형성되는 트랜지스터를 포함하는 고 전압 전하 펌프회로에 관한 것이다.
선행기술의 설명
집적회로의 분야에서는 고 전압에서 동작할 수 있는 전계효과 트랜지스터를 제조하는 것이 공지되어 있다. 단지 저 전압에서만 동작할 수 있는 다른 전계효과 트랜지스터는 단위 면적당 보다 높은 캐패시턴스 및 전류 운반 능력의 이점을 지닌다. 전형적으로, 그와같은 저 전압 트랜지스터는 또한 표면적 ( 보다 높은 밀도의 ) 에 관하여 상당히 작은 것이 유리하며 또한 고 전압 트랜지스터보다 얕은 확산부분들을 포함하여서, 그들을 제조하기에 보다 용이하며 덜 비싸다. 대부분의 디지탈 논리 반도체 회로는 그러한 저 전압( 즉, 2 내지 5 볼트 소오스 - 게이트 전위 ) 전계효과 트랜지스터를 사용한다. 이와는 대조적으로, 고 전압 전계효과 트랜지스터는, 보다 높은 전압 ( 전형적으로는 5 볼트 소오스 - 게이트 전위를 초과하는 ) 을 견디도록 보다 두꺼운 게이트 산화물, 보다 깊은 확산 부분, 및 보다 큰 표면적을 필요로 하는 것이 전형적이다. 따라서, 저 전압 및 고 전압 전계효과 트랜지스터를 각각 제조하는 공정은 상당히 상이하며, 선행기술에 있어서 그러한 고 및 저 전압 트랜지스터는 동일한 일련의 공정단계를 사용하여 제조될 수 없다.
이는 단일 집적회로에서 고 전압 회로 및 저 전압 회로를 결합하기를 원하는 경우에 상당한 제약이 된다. 그러한 경우에, 1993 IEEE International Solid State Circuits Conference, P. 162 - 163 에 Declercq 과 그의 동료가 " 5 V 내지 75 V CMOS 출력 인터페이스 회로" 라는 논문을 발표한 공보에 설명되어 있는 바와같은 고 전압/저 전압 인터페이스를 제공하는 것이 공지되어 있다. 이러한 공보는 게이트 제어 신호 전압상의 속박을 만족시키도록 레벨 시프트 기술을 사용하며 표준 비변경 저 전압 CMOS 제조기술을 사용하여, 동일 칩상에서 고 전압 CMOS 출력 버퍼와 저단가, 저 전압 표준 CMOS 논리를 결합시키는 것을 설명하고 있다. 따라서, 출력 디바이스(고 전압 트랜지스터인 )의 게이트-소오스 전압 스윙은 저 전압 트랜지스터의 안전 동작 제한 범위내에 있다.
그러나, 이러한 해결책은 여러가지 결점을 지니는 것이 발견되었다. 한가지 결점은 반도체 기판의 P 웰내에 형성되는 것이 전형적인 N 채널 트랜지스터가 상기 기판으로부터 효과적으로 전기 분리되지 않는다는 점이다. 또한, 고 전압 P 채널 트랜지스터에 대한 문제점으로는 상기 기판에 펀치스루가 존재한다는 것이다.
이는 N 웰이 저 전압 제조기술에 따른 P - 전계 드레인 영역하부에서는 비교적 얕기 때문이다. 이는 P 채널 트랜지스터가 견딜 수 있는 ( 즉, 36 V 이하까지 ) 전압을 제한한다.
그러므로, 상기에 언급된 공보의 기술의 결점을 지니지 않고서도, 저 전압 CMOS 기술을 사용하여 제조되며 동일 칩상에서 고 전압에서 동작하는 CMOS 트랜지스터와 고밀도 저 전압 표준 CMOS 논리를 결합시킬 필요성이 존재한다.
발명의 개요
본 발명에 의하면, 집적회로 기판내에 형성되는 N 형 매몰 도우핑된 전기적 분리층이 P 채널 및 N 채널 저 전압형 트랜지스터 하부에 놓인다. 이러한 분리층은 임의 전압의 기판 분리 영역상에 형성함으로써, 달리 저 전압 구성으로된 몇몇 트랜지스터가 소오스영역 또는 트랜지스터 웰이나 기판의 전위 레벨에 대해 고 전압에서 동작하는 것을 허용한다 ( 이와는 대조적으로 게이트 -소오스 전위가 관련있는 공정이라는 점을 이해하여야 한다 ). 이들 트랜지스터는, 달리 저 전압 CMOS 형 공정인 것에 의해 제조되는, 고 전압 출력을 지니는 전하 펌프의 단일 집적회로상에서의 제조를 허용한다. 따라서, 이러한 공정은 동일 칩상에 및 동일 순서의 공정단계에서 형성되는 저 전압 논리형 CMOS 트랜지스터와 양립할 수 있다. 다시말하면, 본 발명에 의하면, 분리된 전원/접지 P - 채널 및 N - 채널 트랜지스터 쌍은 공통 기판에 대한 어떠한 전위에서도 동작하도록 제조된다.
저 전압에서 동작하는 디지탈 논리와 그러한 고 전압 전하 펌프의 단일 칩상에서의 결합은 단일 칩상에서의 고 전압 RS - 232 구동기 회로와 UART ( universal asynchronous receiver/transmitter : 만능 비동기식 수신기/송신기 ) 의 결합을 허용한다. 이는 또한 그러한 고 전압 RS - 232 구동기 회로에 대해 대개 필요한 외부 캐패시터를 제거할 수 있으며, 기본적인 CMOS 저 전압 제조공정의 부산물인 것이 유리한 얇은 ( 고 유전성 ) 게이트 산화물 및 회로의 높은 동작 주파수에 기인하여 온 칩 ( on - chip ) 캐패시터를 대용할 수 있다.
하나의 집적회로 칩상에서의 상기 저 전압 UART 회로 및 상기 고 전압 RS - 232 구동기 회로의 이러한 결합은, 주로 저 전압 제조공정을 사용하여 단일 칩상에서 고 전압 입/출력 디바이스와 저 전압 CMOS 논리 회로를 결합시킴에 있어서 본 발명의 이점에 대한 본보기이다. 따라서, 유리하게 미세라인 (미세 기하학적 구조, 즉 1 마이크론 이하 ) CMOS 제조공정을 취하여 이를 고 전압 회로에 적응시킬 수 있다. 일반적인 용도는 고밀도 CMOS 논리 ( 저 전압 ) 가 고 전압 회로에 인터페이스하는 부분이다. 한 전형적인 용도는 자동차 전자 공학에 대한 것이며, 이 경우, 12 볼트 회로는 전력뿐만 아니라 데이타 신호를 운반하는데 종종 사용된다.
고 전압 "아일랜드 ( island ) " 내의 P 채널 트랜지스터 및 N 채널 트랜지스터하부에 배치되는 분리 매몰충의 사용은 선행기술의 저 전압 CMOS 공정에서 보다 상당히 높은 동작 전압을 제공한다.
또한 본 발명에 의하면, 전하 펌프를 이루는 종속된 한세트의 개별 전하 펌프단이 있으며, 각 단은 상기에 기술된 바와같이 고 전압에서 동작하는 트랜지스터를 포함한다. 이는 스위칭 회로망을 사용하는 입력 전압의 범위보다 상당히 큰 범위를 갖는 증분 형태의 한 세트의 출력 전압을 단일의 저 전압원으로부터 발생시킨다. 예를들면, 3 볼트 입력 전압의 경우, 5 개의 전하 펌프단에 대하여 + 9 볼트/- 9 볼트 범위를 제공하는 것이 가능하다. 각각의 전하 펌프단은 반도체 기판내의 분리층에 의해 완전히 분리되는 그 자체의 회로를 지닌다.
도면의 간단한 설명
제 1 도는 UART 칩 및 RS - 232 구동기 칩을 포함하는 선행기술의 회로를 도시한 것이다.
제 2 도는 본 발명에 따라 MOS 트랜지스터하부에 N - 분리층을 합체시킨 반도체 기판의 일부를 도시한 것이다.
제 3 도는 제 4a 도 및 제 4b 도의 트랜지스터의 사용을 도시한 것이다.
제 4a 도는 N 분리층을 갖는 N 채널 고 전압 트랜지스터를 도시한 것이다.
제 4b 도는 N 분리층을 갖는 P채널 고 전압 트랜지스터를 도시한 것이다.
제 5a 도는 전하 펌프 셀을 도시한 것이다.
제 5b 도는 제 5a 도 셀에 대한 타이밍을 도시한 것이다.
제 6 도는 종속된 전하 펌프를 도시한 것이다.
제 7 도는 고 전압 구동기 및 레벨 시프트 회로를 도시한 것이다.
제 8 도는 캐패시터 구조를 도시한 것이다.
제 9 도는 본 발명에 따른 반도체 구조의 단면을 도시한 것이다.
발명의 상세한 설명
제 1 도는 (2) 고 전압에서 내부적으로 동작하는 RS - 232 구동기/수신기 (14) ( 예컨대 National Semiconductor 부품번호 DS 14 C 335 ) 에 (1) 접속되는 전형적으로는 + 5 볼트 CMOS/TTL 전압 레벨에서 도시된 바와같이 동작하는 UART 칩 (10) ( 예컨대, National Semiconductor 부품번호 PC 16550 )을 결합시키는 선행기술의 회로를 도시한 것이다. 상기 UART (10) 및 RS - 232 구동기 (14) 사이의 신호라인이 도시되어 있으며, 관례상 TXD, RXD 등으로 지정되어 있다. 또한, 이러한 회로에는 종래의 전원관리 제어기 칩 (16) (예컨대, National Semiconductor 부품번호 COP 8888 )이 포함되어 있다. 이들 부품 각각의 기능성 및 구조는 본 기술에 공지되어 있다. 이러한 선행기술에 있어서, 필요한 UART (10) 및 RS 232 구동기 (14)는 개별 칩상에 있다. 비록 RS - 232 구동기 (14) 가 - 3.3 볼트에서 동작하는 것으로 도시되어 있지만, 사실상 RS - 232 구동기 (14) 는, 도시된 바와같이 RS - 232 케이블에 및 전형적으로는 예컨대 컴퓨터 네트웍에서의 사용을 위한 디지탈 통신 장치 ( DCE ) 에 접속되는 RS - 232 접속기 (18) 의 신호를 구동시키도록 전형적으로 + 9 볼트 내지 - 9 볼트의 내부 전압 공급을 필요로 한다.
상기 RS - 232 구동기 (14) 를 이루는 구동기 회로는 TTL/CMOS 전압 레벨에서 3.3 볼트의 RS - 232 구동기 출력 전압 레벨로의 변환을 제공한다. 칩 (14) 의 수신기 부분은 표준 RS - 232 입력 전압 레벨을 받아들이고 UART 칩 (10) 의 입력을 위해 다시 이들을 TTL/CMOS 양립 가능한 출력 전압 레벨로 변환시킨다.
본 발명에 의하면, 이들 2 개의 칩 (10, 14) 에다 몇몇의 외부 구성 요소 ( 캐패시터 ) 를 더한 회로는 단일 칩상에 결합되어, 공간 및 전력 모두를 절약하고, 이러한 단일 칩을 노트북 컴퓨터와 같은 휴대가능한 용도에 사용하는 데 이상적이게 한다. 고 전압 및 저 전압에서 동작하는 트랜지스터의 이러한 본보기의 결합이 단일 칩상에 형성되는 방법 및 구조는 이하에 개시되어 있다.
이러한 결합은 칩 기판내에 형성되는 N 형 도우핑 분리 매몰 층을 사용하여 실현된다. 그러한 분리층은 저 전압 CMOS 회로에서 사용하는 것으로 공지되어 있다. 예를들면, IEEE Transactions on Electron Devices, Vol. 39, No. 12, 1992년 12월, pp. 2758 - 2764 에 실린 Okazaki 와 그의 동료 명의의 " Characteristics of a New Isolated P - Well Structure Using Thin Epitaxy Over the Buried Layer and Trench Isolation " 를 참고하기 바란다. 이러한 공보는 트랜지스터의 활성부분이 형성되는 N 형 에피택셜 층이 성장되는 상부에 N - 매몰층을 사용하는 것을 설명하고 있다. 선행기술에 있어서, 그러한 분리층은, N 웰 CMOS 제조공정상에서의 P 웰의 일반적인 분리를 제공하기 위하여 누화를 감소시키도록 P웰을 분리시키는 것이 전형적이다. 그러한 분리층은 임의 전압 레벨에서 동작할 수 있는 트랜지스터를 제조한다라는 문맥에서 선행기술에 사용되지 않았다고 생각된다. 즉, 선행기술의 용도는 트랜지스터의 드레인 및 소오스 또는 웰이나 기판사이의 3 볼트 이하의 차에서 동작하는 것이 전형적이지만, 이 경우 칩의 고 전압 부분이 포함되지 않은 논리형 CMOS 트랜지스터에 대한 것이었다.
제 2 도는 본 발명에 따라 완전히 분리된 회로를 형성하기 위한 MOS P 채널 및 N 채널 트랜지스터 쌍 하부에의 N 분리 매몰층의 사용을 도시한 것이다. 본 발명에 의하면, 이러한 분리는 RS - 232 구동기/UART 인터페이스용으로 사용된다. 상기에 기술된 바와같이, 상기 RS - 232 구동기는 - 9 볼트가 칩상에서 + 9 볼트로 스위칭되는 것을 필요로 하는데, 이는 P - 기판이 - 9 볼트 전위에 접속되어 있는 것을 의미한다. 이러한 N - 분리가 없으면 허용될 수 없는 백 바이어스 ( back bias )는 UART N 채널 트랜지스터상에서 생기고, 그 결과 높은 한계 전압 및 성능 열화를 초래시킨다. 또한, 하기에 상세히 설명되겠지만, 다수개의 Vcc/Vss ( 전원/접지 ) 전압 레벨은, 3.3 볼트 트랜지스터에 대한 최적화된 CMOS 제조공정이 전하 펌프 회로에 사용될 수 있도록 + 9 볼트/- 9 볼트 공급 범위를 대개 3 볼트 중분으로 분할하는 데 사용된다.
제 2 도에 도시된 바와같이, P - 도우핑된 기판 (30) 상에 형성되는 매몰층인 N 분리층 (32a, 32b)은 UART 의 일부에 대해 도시된 트랜지스터의 여러 아일랜드 ( 그룹 ) 에 대해 분리된 전원 및 접지를 제공한다. 기판 (30) 은 도시된 바와 같이 - 9 볼트로 바이어스 된다. N - 분리층의 제 1 부분 (32a)은 UART 와 관련된 2 개의 트랜지스터를 분리시키는데, 한 트랜지스터는 N 도우핑된 웰 ( 터브 ( tub ) ) (34a) 내에 형성되고 타 트랜지스터는 P 도우핑된 웰 (36a) 내에 형성된다. N 웰 (34a) 내의 제 1 트랜지스터는 P + 도우핑된 소오스 영역 (40a), P + 도우핑된 드레인 영역 (42a), 및 도전성 게이트 전극 (52a)을 포함한다. 각각의 접점은 S, D 및 G 로 지정되어 있다. 또한 N + 도우핑되고 저 전압 (Vdd), 예컨대 3.3 볼트 ( 대개는 3 볼트 ) 에 접속되어 있는 종래의 N 웰 접점영역 (38a) 이 도시되어 있다. 반전된 도전 형태로 P 웰 (36a) 내에 형성되는 제 2 트랜지스터는 N + 도우핑된 드레인 영역 (44a), N + 도우핑된 소오스 영역 (46a), 게이트 전극 (54a), 및 접지 ( 0 볼트 )인 Vss 에 접속되는 P + 도우핑된 P 웰 접점 영역 (48a) 을 포함한다. 구조(60a, …, 60i) 는 종래의 필드산화물(field oxide)영역이며, 종래의 게이트 산화물 충은 단순성을 위해 예시되어 있지 않다.
우측상에는 RS - 232 구동기에 대한 동일한 한세트의 트랜지스터가 해당 참조번호로 도시되어 있지만 " b " 라는 첨자를 지닌다. N 분리층 (32b) 의 상부에놓인 우측상에는, N 웰 접점 영역 (38b) 이 RS - 232 구동기 전압 (Vdd) ( + 9 볼트) 에 접속되어 있으며 P 웰 접점 영역 (48b) 은 RS - 232 구동기 전압 (Vss) (+ 6 볼트) 에 접속되어 있다. 따라서, 좌측은 저 전압에서 동작하는 트랜지스터를 나타내며 우측은 상기에 기술된 바와같이 고 전압으로 동작하는 트랜지스터를 나타낸다. 이러한 분리효과는 N 분리층 (32a, 32b) 에 의해 실현된다.
제 4a 도 및 제 4b 도는 제 2 도의 트랜지스터와는 다소 상이한 분리된 고 전압 트랜지스터를 예시한 것이다. 제 4a 도 및 제 4b 도 트랜지스터의 용도는 제 3 도에 도시되어 있다. 0 내지 30 볼트의 입력 신호는 입력 노드 (56) 에서 트랜지스터 (58) 의 소오스 단자에 인가되고, 상기 트랜지스터 (58) 의 게이트 단자는 5 볼트의 공급 전압에 접속되어 있다. 노드 (A) 는 VCC- VTN으로 충전한다 ( 이 경우에 VTN은 트랜지스터 한계 전압이다 ). 제 4a 도 및 제 4b 도의 분리된 트랜지스터에 대하여 노드 (A) 에는 VCC- VTN= 5 V - 0.7 V = 4.3 V 가 걸린다. 이와는 대조적으로, 선행기술의 비분리된 트랜지스터에 대하여는 노드 (A) 에 VCC- VTN= 5 V - 2 V = 3 V 의 값이 걸린다. 따라서, 4.3 V 신호는 선행기술의 3 V 인 것보다 양호한 논리 " 1 " ( "고레벨 " ) 이다.
이러한 예에서 4.3 V 신호는 슈미트 트리거 (59) 의 입력 신호이다.
제 4a 도는 어떠한 방식으로 상기에 기술된 N 분리 매몰층 및 저 전압 CMOS 공정 N 웰 트랜지스터가 기판에 대하여 임의 ( 예컨대, 고레벨 ) 전압에서 동작할 수 있으며 여기서 편의상 " 고 전압 트랜지스터 " 로서 언급되는 완전 분리된 N 채널 트랜지스터를 형성하도록 결합되는 지를 도시한 것이다. 그러므로, 제 4a 도 및 제 4b 도의 트랜지스터는 기판에 대하여 그러한 임의 전압에서 동작할 수 있는 트랜지스터를 형성하기 위한 N 분리층의 또다른 사용을 예시한 것이다. 제 4a 도에서와 같은 이러한 구조는 P + 로 도우핑되고 동작상 - 9 V 로 바이어스되는 기판 (60) 을 포함한다. P + 기판 (60) 의 상부에는 P - 에피택셜층 (61) 이 놓여있다. P - 에피택셜층 (61) 의 중심부분에는 N 도우핑된 분리 ( " N - ISO " ) 매몰층 (62a) 이 형성되어 있다. 층 (62a) 의 상부에는 N - 도우핑된 웰 (66a, 66b) 에 의해 측면분리되는 P - 도우핑된 웰 (64) 이 놓여있다. 에피택셜층 (61) 의 상측부분상에는 P + 도우핑된 몸체 영역 (68), N + 도우핑된 소오스 영역 (70), 및 N + 도우핑된 드레인 영역 (72) 이 형성되어 있다. 상기 구조의 주요 표면의 상부에는 종래의 도우핑된 폴리실리콘 게이트 전극 (74) 이 놓여 있는데, 이는 종래의 ( 저 전압 ) 비교적 얇은 게이트 산화물층 ( 도시되지 않음 ) 에 의해 분리되어 있다. 또한 N - 웰 (66a) 내에는 종래의 N - 웰 N + 도우핑된 접점영역 (76) 이 형성되어 있다. 또한 필드 산화물 영역 (80a, 80b, 80c, 80d, 80e) 이 도시되어 있다.
제 4b 도에 도시된 해당 P 채널 고 전압 트랜지스터 (또한 기판 (60) 상에 형성되고 제 4a 도의 트랜지스터와 같은 한 세트의 공정단계를 사용하는 ) 는 P 웰 트랜지스터와의 결합에 사용되는 N - 분리층 (62b) 을 포함한다. 이러한 트랜지스터는 선행기술의 P 웰 트랜지스터와 연관된 문제, 즉 P + 도우핑된 드레인영역 (88) 및 P - 도우핑된 에피택셜층 (61) 사이의 문제의 낮은 항복 ( breakdown ) 전압을 해결한다. 또한 N - 도우핑된 웰 (84a, 84b), P + 도우핑된 소오스 영역(86), P - 도우핑된 웰 (90), 게이트 전극 (92), N + 도우핑된 N - 웰 접점영역 (94a, 94b), 및 필드 산화물 영역 (80f, 80g, 80h, 80i, 80j)이 도시되어 있다.
제 5a 도는 상기에 기술된 RS - 232 구동기 회로에 필요한 전압 레벨을 획득하는 전하 펌프용 회로 셀 ( 단 ) 을 도시한 것이다. 이러한 회로는, 초기에는 펌프 캐패시터 (100) 의 하부 플레이트가 3.3 볼트에 이르기까지 충전되지만 상부 플레이트가 0 볼트에 있다는 점에서, National Semiconductor RS - 232 구동기 회로 ( 부품번호 DS 14 C 335 ) 를 이루는 종속된 전하 펌프의 회로와 유사하다.
그후, 상부 플레이트는 차단되고 하부 플레이트 (도면의 하측부분을 향하는 ) 는 추가적인 3.3 볼트에 이르기까지 충전되고, 그 결과 상부 및 하부 플레이트 사이에는 6.6 볼트의 전위를 초래시킨다. 트랜지스터 (104, 106) 는 N 채널 트랜지스터이고, 트랜지스터 (102, 108) 는 P 채널 트랜지스터이다. 트랜지스터 (102, 104, 106, 108) 는 캐패시터 (100) 의 상부 및 하부 플레이트를 접속/차단시키도록 클록 신호 ( Ø1A, Ø1B, Ø2A, Ø2B) 에 의해 각각 동작되는 스위치로서 작동한다. 각 트랜지스터의 게이트 전극의 사이즈 ( 폭당 길이 ) 는 각 트랜지스터 심볼에 인접한 숫자에 의해 ( ㎛ 로 ) 도시되어 있다.
기생 쇼트키 다이오드 (110a, 110b, 112a, 112b) 는 펌프단 시동 기간동안 사용되는 데, 그 이유는 펌프단을 다음의 보다 높은 전압 레벨로 펌핑시키도록 동작하는 ( 각각 6 볼트와 3 볼트 사이 및 3 볼트와 0 볼트 사이로 변하는 펄스인 ) 클록 신호 ( Ø1A, Ø1B, Ø2A, Ø2B) 가, 펌프 캐패시터 (100) 가 최대로 충전할때까지 이용될 수 없기 때문이다. 따라서, 트랜지스터 (104, 108) 는 시동 기간동안 스위치로서 동작하지 않는다. 상기 시동 기간동안, 쇼트키 다이오드 (110a, 112a) 의 동작은 각 트랜지스터 (104, 108) 의 스위칭 동작을 바이패스시킨다. 마찬가지로, 다이오드 (110b, 112b) 는 각 트랜지스터 (102, 106) 를 바이패스시킨다.
전하 펌프의 동작은 공급전압( V + : 3.3 볼트, V - : 0 볼트 ) 이 6.6 볼트의 출력 전압 (V ++) 을 초래시키는 것이다. 클록신호( Ø1A, Ø1B, Ø2A, Ø2B) 는, 예컨대 대략 50 MHz 의 주파수 및 50 % 듀티 사이클에서 동작하는 예를들면 온칩 발진기 (도면에는 도시되어 있지 않으며 하기에 보다 상세하게 기술됨 ) 에 의해 제공된다.
따라서, 제5a 도의 전하 펌프단은 사실상 자체적인 특정의 공칭 3 볼트 펌프 증분내에서 동작하는 독립된 ( 분리된 ) 엔티티 ( entity ) 인 것이 유리하다. 저 전압 형태인 트랜지스터 (102, 104, 106, 108) 는 미세라인, 즉 0.5 마이크론 ( ㎛ ) 공정을 사용하여 제조됨으로써 사이즈면에서 비교적 소형이므로 칩표면적이 절약되는 것이 유리하다. 이는 4 ㎛ 당 10000 ㎛ 의 사이즈인 것이 전형적인 제 1 도의 RS - 232 구동기 칩을 이루는 선행기술의 고 전압 전하 펌프 트랜지스터와는 대조적이다.
제 5 도의 전하 펌프 셀은 2 개의 위상으로 동작하는데, 클록신호 ( Ø1A, Ø1B) 는 3 볼트에서 6 볼트까지 동작하며 클록 신호 ( Ø2A, Ø2B) 는 0 볼트에서 3 볼트까지 동작한다. 제 1 위상에 있어서, 클록 신호 ( Ø1A, Ø1B, Ø2A, Ø2B) 는고 레벨이므로 트랜지스터 (104) 는 온 ( on ) 상태로 되는데, 이는 트랜지스터 (100) 의 상부 플레이트가 노드 ( V + ) ( 3.3 볼트 ) 에 접속된다는 것을 의미한다. 클록 신호 ( Ø2A, Ø2B) 가 또한 고레벨이기 때문에, 이는 캐패시터 (100) 의 하부 플레이트를 노드 ( V - ) ( 0 볼트 ) 에 접속시킨다.
제 2 위상에 있어서, 클록 신호 ( Ø1A, Ø1B, Ø2A, Ø2B) 는 저레벨이다. 따라서, 제 2 위상에서 트랜지스터 (102) 는 온 상태로되어, 캐패시터 (100) 의 상부 플레이트를 노드 ( V ++ ) 에 접속시키고 마찬가지로 클록 신호 ( Ø2A, Ø2B) 가 저레벨인 경우, 캐패시터 (100) 의 하부 플레이트는 노드 ( V + ) 에 접속된다.
클록 신호 ( Ø1A, Ø1B) 사이 및 클록 신호 ( Ø2A, Ø2B) 사이의 타이밍 관계는 제 5b 도에 예시되어 있는데, 수평축은 시간이며, 수직축은 신호 진폭이다.
제 5a 도의 전하 펌프 셀에 있어서, 캐패시터 (100) 의 값은 시간에 대한 전압의 변화에 의해 분할되는 전류와 동일한 캐패시턴스인 것처럼 결정된다. 이러한 예에 있어서, 전류 ( 클록 속도 및 캐패시터 (100) 값의 함수 ) 는 10 밀리 암페어의 유용한 레벨이며, 전압의 변화는 20 나노초당 0.2 볼트 ( 50 MHz 클록 주파수에 해당함 ) 이다. 따라서, 캐패시턴스는 1000 pF 이다. 이러한 능력을 제공하는 반도체 캐패시터 구조의 사이즈를 결정하기 위하여, ㎛2당 3.1 pF 의 게이트 산화물의 캐패시턴스가 주어진 경우 필요한 1000 pF 를 제공하는데 3 x 105㎛2( 465 평방밀 ) 를 필요로 한다.
제 6 도는 이러한 경우에 5 개의 전하 펌프단 (140, …, 148)을 사용하는 종속된 전하 펌프의 한 실시예를 도시한 것이다. 각각의 전하 펌프단은 다시금 V -, V + 및 V ++ 로 지정되는 제 5a 도에서와 같은 3 개의 출력 단자를 지닌다. 이러한 예에서, 각각의 단은 공칭 3 볼트 전하 펌프 증분 ( 실제로 제 5a 도에서와 같은 것으로 이해되며, 3.3 볼트 증분은 제 2 도에 도시된 형태의 CMOS 트랜지스터에 의해 제공됨 ) 을 제공한다. 단의 갯수는 이루고자하는 출력 전압에 의존하며 전하 펌프단은 분리 영역의 항복 전압 ( 즉, 기판에 대하여 ± 20 V ) 에 이르기까지 용이하게 부가될 수 있다는 점을 이해하여야 한다. 따라서, 제 6 도에 대해 출력 전압 범위는 대개 노드 (150) ( 또한 노드 ( Y ) 로 지정되어 있음 ) 에 걸린 - 9 볼트에서 노드 (162) ( 또한 노드 ( X ) 로 지정되어 있음 ) 에 걸린 + 9 볼트 까지이며 - 6 볼트, - 3 볼트, 0 볼트, + 3 볼트 및 + 6 볼트 각각의 중간 공칭 전압은 노드 (152, 154, 156, 158, 160) 에 걸린다. 이러한 경우에, 최대 및 최소와는 다른 출력 전압을 제공하는 것이 바람직하다. 따라서 한 세트의 논리 선택기 요소 ( 각각이 스위칭 기능을 지님 ) (170, 172, 174, 176, 178, 180) 로서 도면에 도시된 스위칭 회로망은 각쌍의 전압 사이로 스위칭하도록 제공된다. 즉 논리 요소 (180)는 노드 (162) 에 걸린 공칭 출력 전압 ( 9 볼트 ) 및 노드 (160) 에 걸린 공칭 6 볼트 사이로 스위칭 한다.
도시 ( 간략성을 위해 부분적으로만 ) 되어 있는 바와같이, 논리 요소 (180) 의 출력 신호는 펌프단 (148) 을 구동시키도록 Ø1( 사실상 Ø1A, Ø1B) 클록 신호로서 피드백되지만, 논리 요소 (178) 의 출력 신호는 또한 펌프단 (148) 을 구동시키도록 Ø2( 사실상 Ø2A, Ø2B) 클록 신호로서 피드백된다. 따라서 각각의 논리 요소 (170, …, 180) 는 제 5b 도의 오버랩되지 않은 클록 신호 ( Ø1A, Ø1B, Ø2A, Ø2B) 를 제공하도록 한 세트의 링 발진기 및 관련된 플립 - 플롭과 같은 적절한 내부 논리를 포함한다 ( 나머지 피드백 클록 신호는 간략성을 위해 제 6 도로 부터 생략된다 ).
따라서, 제 6 도의 회로는 ( 이 경우에 ) 공칭 3 볼트 증분으로 분할되는 공칭적으로 + 9 볼트 내지 - 9 볼트의 공급 전압을 제공한다. 공칭 3 볼트 증분에 의해 분리되는 상기에 기술된 트랜지스터의 공급 전압/접지 전압 결합 각각은 제 2 도의 분리층에 의해 완전 분리되는 그 자체의 회로를 지닌다.
제 7 도는 본 발명에 따른 고 전압 트랜지스터를 사용하며 전하 펌프 회로에 의해 공급되는 전압을 사용하는 결합된 고 전압 출력 및 레벨 시프터 회로의 한 예이다. 출력될 신호는 종래의 버퍼 (213) 에 제공되며, 종래의 버퍼 (213) 의 출력은, 모두가 제 2 도에 예시된 형태인 고 전압 N - 채널 트랜지스터 (214a) 및 P - 채널 트랜지스터 (215a) 각각의 게이트에 접속되어 있다. 레지스터 (R1, R2, R3, R4) 와 결합되어 있는 트랜지스터 (214a, 214b) 는 레벨 시프터이다. 그 이외에도, 또한 제 2 도에 도시된 형태인 고 전압 P - 채널 트랜지스터 (215b) 및 N - 채널 트랜지스터 (214b) 는 노드 (216) 에 고 전압 출력을 제공한다.
고 전압 ( V + ) 노드 ( X ) 는 제 6 도의 노드 ( X ) ( 참조번호 (162) )에 해당하며 저 전압 ( V - ) 노드 ( Y ) 는 제 6 도의 노드 ( Y ) ( 참조번호 (150) ) 에 해당한다.
제 5a 도의 캐패시터 (100) 에 대한 폴리 실리콘/N - 도우핑된 영역 구조는 제 8 도에 단면으로 도시되어 있다. 기판 (60) 상의 P - 도우핑된 에피택셜층 (61) 내에는, 상부에 형성 ( 중간 게이트 산화물 층 ( 도시되지 않음 ) 과 함께 ) 되어 있는 N - 도우핑된 웰 (220), 상기 캐패시터의 제 2 리드가 N +도우핑된 영역 (226) 에 접속되어 있으면서 한 리드가 접속되어 있는 폴리 실리콘 도우핑된 도전성 전극 (224) 이 형성되어 있다.
제 5a 도의 전하 펌프에서는, 회로 요소의 잔류물인 것처럼 캐패시터 (100) ( 제 8 도에 예시되어 있는 반도체 구조 ) 가 동일 기판 (60) 상에 형성된다고 인식되어야 한다 (즉, 캐패시터 (100) 는 온-칩 캐패시터이다 ). 이는 그러한 전하 펌프가 필요한 캐패시턴스를 제공하는데 전형적으로 외부 ( 오프 - 칩 ) 캐패시터가 필요한 선행기술과는 대조적이다. 그러나, 여기서는 비교적 작은 CMOS 특징 사이즈에 기인하여 집적회로가 매우 높은 주파수에서 동작할 수 있으며, 또한 저 전압 트랜지스터의 전형적인 얇은 게이트 산화물이 집적회로 ( 온 칩 ) 캐패시터에서 얇은 유전층 ( 결과적으로는 높은 유전 상수를 지님 ) 을 허용하기 때문에 집적회로 (온 칩 ) 캐패시터를 사용하는 것이 가능하다. 따라서, 예를들면 상기 캐패시터에서 유전충으로서 100Å의 두꺼운 게이트 산화물 층을 사용하고 50 MHz 에서 상기 캐패시터를 동작시키는 것은 선행기술의 집적회로 캐패시터의 경우 보다 활용가능한 캐패시턴스를 실질적으로 증가시킨다.
제 2 도, 제 4a 도, 제 4b 도의 트랜지스터 및 제 8 도의 캐패시터를 각각 형성하는 공정은 이하에 기술되어 있다. 이는 이들 구조를 형성하기 위한 공정의 단지 한 예일 뿐이며, 결과적으로는 예시적이지 제한적이지 않는다는 점을 이해하여야 한다.
다음의 단계 (1 - 37) 는 개재 ( intervening ) 분리층 뿐만 아니라 N 분리층 및 관련 N 및 P 웰을 형성하는 공정도를 기술한 것이다.
1. 경량으로 P 도우핑되는 종래의 실리콘 웨이퍼 기판이 제공된다. 250Å 두께의 패드 산화물 충은 종래 방식으로 상기 기판의 주요 표면상에 성장된다.
2. 1150Å 두께의 패드 질화물 충은 상기 패드 산화물 층상에 형성된다.
3. 상기 패드 질화물 층상에는 제 1 의 N 분리 포토레지스트 층이 데포지트된 다음에, 이러한 포토레지스트 층은 제 1 의 N 분리 층의 범위를 한정하도록 제 1 의 N 분리층 제거 필드 마스크를 사용하여 종래 방식으로 노출된다.
4. 상기 노출된 포토 레지스트가 전개된 후에, 질화물 에칭 단계는 상기 패드 질화물 층의 노출 부분을 통해 에칭하여 상기 패드 산화물의 일부를 노출시킨다.
5. P - 형 주입은 90 kV 의 에너지에서 5 E 12 의 농도의 붕소로 이루어진다. 이러한 주입은 상기 제 1 의 N - 분리층에 인접하고 결과적인 구조의 비분리 부분 하부에 놓인 P 분리층 ( 제 9 도와 관련하여 하기에 기술됨 ) 을 형성하는 것이다.
6. 주요 표면의 일부상에 2500Å 의 두께로 산화물이 선택적으로 성장되고,상기 표면의 나머지 부분 (이전 주입물에 노출되지 않은 부분 ) 상에 상기 산화물이 보다 작은 두께로 성장한다.
7. 상기 패드 질화물 층의 나머지 부분은 종래 방식으로 벗겨낸다.
8. 제 1 의 N 분리층 주입은 180 kV 의 에너지에서 2 E 13 의 농도의 비소로 이루어진다.
9. 상기 제 1 의 N 분리 주입은 20 분동안 1000℃ 에서 이중확산된다.
10. 상기 기판의 주요 표면 및 이면상에 종래방식으로 백 시일 ( back seal ) 산화물 층이 2000Å 의 두께로 성장된다.
11. 백 시일 질화물 데포지션은 상기 기판의 주요 표면 및 이면상에 1850Å 두께의 질화물 층을 형성한다.
12. 상기 주요 표면상의 백 시일 질화물 층은 블랭킷 에칭된다.
13. 또한 상기 주요 표면상의 백 시일 산화물 층은 블랭킷 에칭된다.
14. 제 1 에피택셜 층은 상기 주요 표면상에 1.5 ㎛ 의 두께로 성장되며, 상기 에피택셜 층내에 존재하는 비소에 기인하여 3.5 ohm cm 의 도전율을 지닌다.
다음 단계 (15 - 27) 는 P 및 N 형 주입에 대한 서로 다른 선량 및 에너지 레벨을 제외하고는 이전 단계 (1 - 13) 를 주로 복제한다. 단계 (15 내지 27)는 분리층을 형성하고 단계 (28) 는 상기 제 1 에피택셜 층상에 제 2 에피택셜 층을 형성한다.
15. 250Å 두께의 제 2 패드 산화물 층은 상기 제 1 에피택셜 층의 표면상에 성장된다.
16. 1, 150Å 두께의 제 2 패드 질화물 층은 상기 제 2 패드 산화물 층상에 데포지트된다.
17. 포토 레지스트를 사용하는 제 2 N 마스킹 단계는 상기 N 분리층의 범위를 한정한다.
18. 상기 제 2 의 패드 질화물 층은 제 2 의 패드 산화물층 에치의 일부분을 노출시키는 것이다.
19. 제 2 의 P 형 주입은 상기 N 분리층에 인접한 P 분리층을 형성하도록 90 kV 에서 2 E 13 의 농도의 붕소로 이루어진다.
20. 제 2 산화물 층은 단계 (6) 에서와 같이 상기 주요 표면상에 2500Å 의 두께로 선택적으로 성장된다.
21. 상기 제 2 패드 질화물 층의 나머지 부분은 벗겨낸다.
22. 제 2 N 층 주입은 N 분리층에 대하여 75 kV 에서 6 E 15 의 농도의 비소로 이루어진다.
23. 상기 제 2 N 층은 20 분동안 1000℃ 에서 확산된다.
24. 제 2 의 백 시일 산화물 층은 2000Å 의 두께로 성장된다.
25. 제 2 의 백 시일 질화물 층은 1850Å 의 두께로 데포지트된다.
26. 상기 주요 표면 질화물 층은 블랭킷 에칭된다.
27. 상기 제 2 의 주요 표면 산화물 층은 블랭킷 에칭된다.
28. 제 2 에피택셜 층은 1.87 ㎛ 의 두께로 상기 제 1 에피택셜 층상에 성장되고, 도전율이 4 ohm cm 이도록 비소로 투여된다.
이하 차후의 단계는 제 2 도, 제 4a 도 및 제 4b 도에 도시된 바와같이 N 및 P 웰을 형성한다.
29. 이중 웰 패드 산화물 충은 상기 주요 표면상에 450Å 의 두께로 성장된다.
30. 이중 질화물 충은 상기 이중 웰 패드 산화물상에 1350Å 의 두께로 데포지트된다.
31. 이중 웰 마스크 단계는 상기 N 및 P 웰의 범위를 한정하는 포토 레지스트를 종래 방식으로 패터닝하도록 암시야 ( dark field ) 마스크를 사용하여 생긴다.
32. 상기 이중 웰 질화물 층은 에칭된다.
33. N 웰 주입은 80 kV 에서 7.3 E 12 의 농도의 인을 주입하면서, 상기 에칭된 질화물 층을 통해 생긴다.
34. 산화물은 상기 주요 표면상에 5600Å 의 두께로 선택적으로 성장된다.
35. 상기 이중 웰 층 질화물의 나머지 부분은 벗겨낸다.
36. P 웰 주입은 50 kV 에서 3.1 E 12 의 농도의 붕소로 이루어진다.
37. 이중 웰 확산 단계는 상기 N 웰 및 P 웰 주입물을 이중 확산시킨다. 이러한 이중 확산은 또한 160Å 두께의 얇은 산화물 층을 성장시키게 한다.
그 결과적인 구조는 제 9 도에 도시되어 있으며, 상기 구조의 비분리된 부분의 하부에 놓인 제 1 의 P 도우핑된 층 (246) 을 포함함으로써 제 2 도 또는 제 4a 도, 제 4b 의 구조와는 다소 상이하다. 기판 (240) 및 제 1 에피택셜 층 (242) 은종래의 사항이다. N 분리층 (244) 및 제 1 의 P 층 (246) 은 상기 구조의 분리 및 비분리 부분의 하부에 각각 놓인다. N 웰 (252a) 은 분리링이며, P 웰 (254a) 은 분리된 P 웰이고, N 웰 (252b) 은 분리된 N 웰이며, P 웰 (254b) 및 N 웰 (252c) 은 분리되어 있지 않다. N 분리층 (248a, 248b, 248c) 은 상부 N 웰 내로의 하부 도우펀트의 외부 확산을 방지하지만, P 분리층 (250a, 250b) 은 상부 P 웰 내로의 하부 도우펀트의 외부 확산을 방지한다. 즉, 상기 P 및 N 도우핑된 분리층은 반대의 도우핑을 제공한다.
나머지 단계 (상세하게 기술되지 않음 )는 트랜지스터의 활성부분을 형성하기 위한 종래의 CMOS 공정이다. 이들 단계는 본 기술에 공지되어 있으며 제 2 도, 제 3 도, 제 4a 도, 제 4b 도 및 제 8 도의 완성된 구조에 비추어 볼때 당업자에게 자명한 것이므로 더이상 기술되어 있지 않다.
상기의 기술 내용은 예시적이지 제한적이지 않으며, 부가적인 변경은 상기의 기술 내용에 비추어 볼때 당업자에게 자명한 것이고 첨부된 특허청구의 범위내에 포함되도록 의도되어 있다.

Claims (6)

  1. 집적 회로에 있어서,
    주요 표면을 지니며 제 1 도전형태를 지니도록 도우핑된 반도체 기판;
    상기 기판 내에, 임의의 전압을 가진 분리된 영역 내에 형성된 복수의 트랜지스터를 포함하며,
    상기 트랜지스터 각각은,
    상기 기판 내에서 이격 배치되어 있으며, 각각이 상기 주요 표면까지 연장되어 있고, 각각이 제 1 도전형태를 지니도록 도우핑되며, 각각이 제 2 도전형태의 웰 영역 내에 형성된 소오스 및 드레인 영역;
    상기 소오스 및 드레인 영역 사이의 주요 표면상에 놓여있는 게이트 전극; 및
    제 2 도전형태를 지니도록 도우핑되고, 상기 기판 내에 형성되며, 상기 소오스, 드레인, 웰 영역, 및 게이트 전극의 하부에 놓여 있으며, 상기 소오스 및 드레인 영역으로부터 및 상기 기판의 이면으로부터 이격 배치되어 있는 분리층을 포함하며,
    상기 트랜지스터들 중 첫 번째의 웰 영역이 +3.3 볼트의 공급 전압에 접속되고, 상기 트랜지스터들 중 두 번째의 웰 영역이 +9 볼트의 공급전압에 접속되며, 상기 기판은 음의 전압 공급원에 접속되는 것을 특징으로 하는 집적 회로.
  2. 제1항에 있어서, 각 트랜지스터의 상기 웰 영역은 상기 주요 표면으로부터 분리층을 향하여 연장되어 있고, 상기 소오스 영역을 측면으로 둘러싸는 것을 특징으로 하는 집적 회로.
  3. 제1항에 있어서, 각 트랜지스터의 상기 웰 영역은 상기 주요 표면으로부터 분리층을 향하여 연장되어 있고, 상기 드레인 영역 및 소오스 영역을 측면으로 둘러싸는 것을 특징으로 하는 집적 회로.
  4. 제3항에 있어서, 상기 트랜지스터들 중의 최소한 하나가, 제 2 도전형태를 지니도록 도우핑되며 상기 분리층 및 상기 웰 영역 사이에 연장되어 있는 분리층을 더 포함하는 것을 특징으로 하는 집적 회로.
  5. 제1항에 있어서, 상기 기판 내에, 임의의 전압을 가진 분리된 영역 내에 형성되고, 약 +6 볼트의 중간 공급 전압에 접속된 제3의 트랜지스터를 더 포함하는 것을 특징으로 하는 집적 회로.
  6. 제1항에 있어서, 상기 음의 공급 전압은 약 -9 볼트인 것을 특징으로 하는 집적 회로.
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