DE19709724A1 - Verfahren zur Erzeugung einer Transistorstruktur - Google Patents

Verfahren zur Erzeugung einer Transistorstruktur

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Description

Die vorliegende Erfindung betrifft ein Verfahren zur Erzeu­ gung einer Transistorstruktur, insbesondere einer MOS- Transistorstruktur, sowie eine Transistorstruktur.
Bei vielen Anwendungen von modernen elektronischen Produkten stellt sich das Problem, daß neben der reinen Verarbeitung von Informationen das elektronische Produkt auch in irgendei­ ner Form auf seine Umgebung einwirken muß. Als ein Beispiel sei hierfür das Steuerungssystem eines Airbags genannt, das einerseits die Meßsignalen eines Beschleunigungssensors aus­ wertet und das andererseits dann, wenn es zu einem Unfall kommt, den Airbag auslöst.
Aus Kostengründen wäre es vorteilhaft, wenn all diese unter­ schiedlichen Funktionen in ein einziges Halbleiterprodukt in­ tegriert werden könnten. Bei der Herstellung von derartigen "Smart-Power" Produkten werden jedoch hohe Anforderungen an den verwendeten Herstellungsprozeß gestellt. So müssen bei­ spielsweise verschiedenartige Bauelementtypen, wie CMOS- Transistoren, DMOS-Leistungstransistoren und Bipolar- Transistoren, mit hoher Packungsdichte auf einem Chip inte­ griert werden. Gleichzeitig sollte der Herstellungsprozeß je­ doch möglichst wenige Dotierstoff-Implantations- und Dotier­ stoff-Diffusionsschritte sowie wenige Maskenebenen aufweisen.
Üblicherweise wird die Anzahl der Dotierstoff-Implantations- und Dotierstoff-Diffusionsschritte verringert, indem ein Do­ tierstoff-Implantations- und Dotierstoff-Diffusionsschritt sowie das sich daraus ergebende Dotierstoffprofil für mehrere verschiedene Bauelemente verwendet wird. Dabei ist jedoch zu berücksichtigen, daß unterschiedliche Bauelemente unter­ schiedliche Anforderungen an das Dotierprofil stellen. NMOS- und DMOS-Transistoren benötigen beispielsweise im Bereich des P-Kanals eine vorgegebene Oberflächenkonzentration des Do­ tierstoffs damit sich eine definierte Einsatzspannung der Transistoren ergibt. Bei JFETs und steuerbaren Widerständen ist es vorteilhaft, wenn ein flaches, niedrig-dotiertes P- Gebiet vorgesehen ist. Hingegen ist es für eine hohe "Latch-up" Festigkeit des NMOS-Transistors erforderlich, eine P- Wanne mit einem geringen Schichtwiderstand auszubilden. Hier­ für wäre ein tiefes Rechteckprofil ideal.
Da diese unterschiedlichen Anforderungen nicht von einem Do­ tierprofil abgedeckt werden können, man jedoch aus Kosten­ gründen nur wenige Dotierstoff-Implantations- und Dotier­ stoff-Diffusionsschritte zur Verfügung hat, konnten bisher nicht die für das jeweilige Bauelement optimalen Dotierpro­ file eingesetzt werden. Insbesondere eine P-Wanne mit einem tiefen Rechteckprofil, wie sie für NMOS-Transistoren günstig wäre, konnte nicht realisiert werden, da dies eine sehr große laterale Ausdiffusion der P-Wannen, insbesondere der P-Wannen anderer Bauelemente, zur Folge hätte.
Es ist daher die Aufgabe der vorliegenden Erfindung ein Ver­ fahren zur Erzeugung einer Transistorstruktur, insbesondere einer MOS-Transistorstruktur, bereitzustellen, das an die Transistorstruktur angepaßte Dotierprofile ohne zusätzliche Maskenebenen und ohne zusätzliche Implantationsschritte ermög­ licht. Weiterhin ist es die Aufgabe der vorliegenden Erfin­ dung eine Transistorstruktur mit angepaßtem Dotierprofil be­ reitzustellen.
Diese Aufgabe wird von dem Verfahren gemäß Patentanspruch 1 sowie der Transistorstruktur gemäß Patentanspruch 12 gelöst. Weitere vorteilhafte Ausführungsformen, Ausgestaltungen und Aspekte der vorliegenden Erfindung ergeben sich aus den Un­ teransprüchen, der Beschreibung und den beiliegenden Zeich­ nungen.
Erfindungsgemäß wird ein Verfahren zur Erzeugung einer Tran­ sistorstruktur, insbesondere einer MOS-Transistorstruktur, bereitgestellt, das die folgenden Schritte umfaßt:
  • a) in einem Halbleitersubstrat wird ein Dotierstoff eines er­ sten Leitfähigkeitstyps eingebracht,
  • b) in das Halbleitersubstrat wird ein Dotierstoff eines zwei­ ten Leitfähigkeitstyps eingebracht,
  • c) auf das Halbleitersubstrat wird eine Epitaxieschicht auf­ gebracht,
  • d) in die Epitaxieschicht wird ein weiterer Dotierstoff des zweiten Leitfähigkeitstyps eingebracht,
  • e) zumindest eine Wärmebehandlung wird durchgeführt, so daß der Dotierstoff des zweiten Leitfähigkeitstyps, der in das Halbleitersubstrat eingebracht wurde, und der Dotierstoff des zweiten Leitfähigkeitstyps, der in die Epitaxieschicht einge­ bracht wurde, ausdiffundieren und einen zusammenhängen Halb­ leiterbereich bilden, und daß der Dotierstoff des ersten Leitfähigkeitstyps, der in das Halbleitersubstrat eingebracht wurde, ausdiffundiert und eine vergrabene Zone bildet,
  • f) auf dem Halbleiterbereich des zweiten Leitfähigkeitstyps wird eine erste Isolierschicht aufgebracht und strukturiert,
  • g) auf die erste Isolierschicht wurden eine leitende Schicht aufgebracht und strukturiert, und
  • h) ein weiterer Dotierstoff des ersten Leitfähigkeitstyps wird in den Halbleiterbereich des zweiten Leitfähigkeitstyps eingebracht und eingetrieben, wobei Zonen des ersten Leitfä­ higkeitstyps in dem Halbleiterbereich des zweiten Leitfähig­ keitstyps gebildet werden.
Weiterhin wird erfindungsgemäß eine Transistorstruktur, mit folgenden Merkmalen bereitgestellt:
einem Halbleitersubstrat,
einer Epitaxieschicht,
einer vergrabenen Zone eines ersten Leitfähigkeitstyps, die an der Grenzfläche zwischen dem Halbleitersubstrat und der Epitaxieschicht in dem Halbleitersubstrat und in der Epita­ xieschicht angeordnet ist,
einem Halbleiterbereich eines zweiten Leitfähigkeitstyps, der in der Epitaxieschicht in Kontakt mit der vergrabenen Zone angeordnet ist
Zonen des ersten Leitfähigkeitstyps, die an der Oberfläche des Halbleiterbereichs angeordnet sind,
einer auf der Oberfläche des Halbleiterbereichs zwischen den Zonen angeordneten ersten Isolierschicht, und
einer auf der ersten Isolierschicht angeordneten leitenden Schicht.
Die Erfindung hat den Vorteil, daß durch die Kombination zweier Dotierprofile zusätzliche Freiheitsgrade für die Opti­ mierung von Bauelementeigenschaften bereitgestellt werden. Die Einsatzspannung der NMOS- bzw. DMOS-Transistoren läßt durch die Prozeßparameter bei der Einbringung und Ausdiffusi­ on des weiteren Dotierstoff vom zweiten Leitfähigkeitstyp un­ abhängig von der Tiefenkonzentration einstellen, da die Do­ tierstoffkonzentration an der Oberfläche unabhängig von der Dotierstoffkonzentration in der Tiefe gewählt werden kann. Der geringe Schichtwiderstand resultiert aus der großen Ein­ dringtiefe des Halbleiterbereichs durch die Kombination der beiden Dotierstoffprofile. Der geringe Schichtwiderstand führt zu einer verminderten Abschnürung des Substratstroms im NMOS-Transistor und zu einer erhöhten "Latch-up"-Festigkeit, ohne im Bereich der Source-/Drain-Diffusionen die Konzentra­ tion der Dotierstoffe wesentlich zu erhöhen und damit die Drain/Bulk Kapazität ungünstig zu beeinflussen. Weiterhin kann die Konzentration des weiteren Dotierstoff vom zweiten Leitfähigkeitstyp niedrig gehalten werden, wodurch ein Halb­ leiterbereich eines zweiten Leitfähigkeitstyps mit geringer lateraler Ausdiffusion erzielt wird. Darüber hinaus ist, bei üblicher Polung der Bauelemente, der Halbleiterbereich durch die vergrabene Zone gegen das P-Substrat isoliert.
Bevorzugt werden am Rand des Halbleiterbereichs Oxidbereiche erzeugt, die eine Isolation der Transistorstruktur gewährlei­ sten. Dabei ist es insbesondere bevorzugt, wenn die Erzeugung der Oxidbereiche durch einen Locosprozeß erfolgt.
Weiterhin ist es bevorzugt, wenn zumindest ein Tiefdiffusi­ onsgebiet erzeugt wird, das die vergrabene Zone kontaktiert. Dabei ist es insbesondere bevorzugt, wenn die Erzeugung des Tiefdiffusionsgebiets durch eine Ofenbelegung und eine Wärme­ behandlung erfolgt.
Ebenso ist es bevorzugt, wenn zumindest ein Isolationsgebiet erzeugt wird. Bevorzugt wird das Isolationsgebiet erzeugt, indem ein Dotierstoff des zweiten Leitfähigkeitstyps, der in das Halbleitersubstrat eingebracht wurde, und ein Dotierstoff des zweiten Leitfähigkeitstyps, der in die Epitaxieschicht eingebracht wurde, ausdiffundieren und das Isolationsgebiet bilden.
Die Erfindung wird nachfolgend anhand von Figuren der Zeich­ nung näher dargestellt. Es zeigen:
Fig. 1 bis 4 eine schematische Darstellungen des erfindungs­ gemäßen Verfahrens,
Fig. 5 den Substratstromverlauf unter dem Drainbereich bei einem herkömmlichen NMOS-Transistor, und
Fig. 6 den Substratstromverlauf unter dem Drainbereich bei einem erfindungsgemäßen NMOS-Transistor,.
Die Erfindung geht von einer Struktur gemäß Fig. 1 aus. In ein P-Substrat 1 wird in den Bereich des noch zu erzeugenden "buried layers" als Dotierstoff eines ersten Leitfähig­ keitstyps der Elektronendonator Antimon implantiert. An­ schließend wird in das P-Substrat 1 als Dotierstoff eines zweiten Leitfähigkeitstyps 15a, 8a der Elektronenakzeptor Bor implantiert. Dabei wird der Dotierstoff Bor sowohl in den Be­ reich des noch zu erzeugenden "buried layers" als auch in den Bereich der noch zuerzeugenden unteren Isolation implantiert. Danach wird eine n-leitende Siliziumschicht 3 epitaktisch aufgebracht und mittels zweier Fototechniken der Dotierstoff Bor, als ein weiterer Dotierstoff des zweiten Leitfähig­ keitstyps 15b, 8b, in den Bereich der späteren P-Wanne 15 (Halbleiterbereich 15) und in den Bereich der späteren oberen Isolation implantiert. Die sich daraus ergebende Situation ist in Fig. 1 dargestellt.
Im Folgenden werden mittels eines Locosprozesses an dem Rand der späteren P-Wanne 15 Locosoxidbereiche 6 erzeugt. Daran anschließend findet im Bereich eines späteren Tiefdiffusions­ gebiets 7 eine Offenbelegung statt, um den Dotierstoff Phos­ phor in die n-leitende Epitaxieschicht 3 einzubringen. Durch eine thermische Behandlung des Halbleiterkörpers diffundieren die verschiedenen Dotierstoffe, die in das P-Substrat 1 bzw. in die Epitaxieschicht 3 eingebracht worden sind, aus. Da­ durch entstehen die P-Wanne 15 (Halbleiterbereich 15), das Tiefdiffusionsgebiet 7 und das Isolationsgebiet 8, das sich aus der zwei Diffusionsgebieten zusammensetzt, nämlich aus dem Diffusionsgebiet des nach unten diffundierenden Dotierstoff 8b, der in die Epitaxieschicht 3 implantiert worden war, und aus dem Diffusionsgebiet des nach oben diffundierenden Do­ tierstoffs 8a, der in das P-Substrat 1 implantiert worden war. Die P-Wanne 15 setzt sich ebenfalls aus zwei Diffusions­ gebieten zusammen, nämlich aus dem Diffusionsgebiet des nach unten diffundierenden Dotierstoff 15b, der in die Epitaxie­ schicht 3 implantiert worden war, und aus dem Diffusionsge­ biet des nach oben diffundierenden Dotierstoffs 15a, der in das P-Substrat 1 implantiert worden war. Dabei nutzt man die Tatsache, daß der Dotierstoff Bor gegenüber dem Dotierstoff Antimon eine höhere Beweglichkeit besitzt und daher der Do­ tierstoff Bor weiter in Richtung der Oberfläche des Halblei­ terkörpers diffundiert als der Dotierstoff Antimon. Somit er­ hält man eine tiefe P-Wanne 15 mit einer geringen lateralen Ausdehnung, die von der vergrabenen Zone 2 ("buried layer") berührt wird. Auf diese Weise ist die P-Wanne 15 bei üblicher Polung der Bauelemente durch die vergrabene Zone 2 gegen das P-Substrat 1 isoliert. Anschließend wird eine Oxidschicht 11 auf die Oberfläche aufgebracht. Die sich ergebende Situation ist in Fig. 2 gezeigt.
Im Folgenden wird eine dotierte Polysiliziumschicht 12 auf die Oberfläche aufgebracht und die dotierte Polysilizium­ schicht 12 strukturiert. Die Oxidschicht 11 bildet das Ga­ teoxid, die dotierte Polysiliziumschicht 12 die Gateelektrode der noch zu erzeugenden Transistorstruktur. Anschließend wird die Oberfläche der Polyschicht 12 oxidiert (Oxidschicht 13).
Mittels einer weiteren Fototechnik erfolgt nun eine Implanta­ tion und eine Eintreibung des Dotierstoffs Arsen unter die Oxidschicht 11 in die P-Wanne 15. Somit entstehen die n⁺- dotierten Zonen 16a, die Source-/Drainbereiche der Transi­ storstruktur, Fig. 3.
Anschließend wird eine weitere Isolationsschicht 17 auf die Oberfläche des Halbleiterkörpers aufgebracht. Mittels einer Fototechnik wird die weitere Isolationsschicht 17 sowie die Oxidschicht 11 und die Oxidschicht 13 durch ein Plasmaätzver­ fahren strukturiert, so daß Kontaktöffnungen zu den n⁺-dotierten Zonen 16 und der dotierten Polysiliziumschicht 12 entstehen. Danach wird eine Metallisierungsschicht 19 auf die Oberfläche des Halbleiterkörpers aufgebracht und struktu­ riert. Die sich daraus ergebende Situation ist Fig. 4 ge­ zeigt.
Die nachfolgenden Schritte zur Herstellung der Halbleiter­ strukturen entsprechen den aus dem Stand der Technik bekann­ ten Schritten. Nach dem Aufbringen und Strukturierung der Me­ tallisierungsschicht wird eine Isolationsschicht, typisch TEOS, abgeschieden, planarisiert und strukturiert. Es folgt ein Aufbringen und Strukturieren einer zweiten leitfähigen Schicht unter Bildung von Kontakten zwischen erster und zwei­ ter leitfähiger Schicht. Danach kann eine weitere Isolations­ schicht abgeschieden und strukturiert werden. Eine weitere Isolationsschicht, typisch ein phosphorhaltiges Oxid wird aufgebracht, über der als Passivierungsschicht eine Silizium­ nitridschicht vorgesehen ist.
Beim Betrieb des so erzeugten NMOS-Transistors wird nun durch Anlegen einer Spannung an die dotierte Polysiliziumschicht 12 ein Elektronenkanal in der P-Wanne 15 unterhalb der Oxid­ schicht 11 gebildet, so daß Elektronen von der linken n⁺-dotierten Zone 16a (Source) zu der rechten n⁺-dotierten Zone 16a (Drain) fließen können. Durch das hohe elektrische Feld im Drainbereich kann es dabei zu der Erzeugung von Elektron- Loch Paaren kommen. Während die so gebildeten Elektronen über das Draingebiet 16a abfließen, müssen die so gebildeten Lö­ cher durch die P-Wanne 15 zu einem P-Wannenanschluß (nicht gezeigt) fließen und führen somit zu einem Substratstrom.
Fig. 5 zeigt den Verlauf dieses Substratstroms unterhalb des Draingebiets bei einem herkömmlichen NMOS-Transistor. Dabei wurde ein P-Wannenanschluß auf der rechten Seite des Drainge­ biets vorgegeben und die Erzeugung der Löcher durch eine Stromquelle auf der linken Seite des Drainbereich simuliert. Fig. 5 zeigt, daß es bei einem herkömmlichen NMOS-Transistor aufgrund des flache Dotierprofils der P-Wanne 15 zu einer Einschnürung des Substratstroms unterhalb des Drainbereichs kommt. Diese Einschnürung führt zu einem erhöhten Spannungs­ abfall in der P-Wanne 15, was dazu führen kann, daß der para­ sitäre NPN-Transistor, der durch Sourcebereich, die P-Wanne und den Drainbereich gebildet wird, eingeschaltet wird. Dies kann zu Fehlfunktionen des Bauelements führen.
Fig. 6 zeigt den Verlauf des Substratstroms unterhalb des Draingebiets bei einem erfindungsgemäßen NMOS-Transistor. Durch die Kombination zweier Dotierstoffprofile besitzt der erfindungsgemäße NMOS-Transistor ein tieferes Summenprofil, so daß eine Einschnürung des Substratstroms unterhalb des Drainbereich 16a vermieden werden kann. Damit ist auch der Spannungsabfall in der P-Wanne 15 deutlich niedriger und der parasitäre NPN-Transistor, der durch Sourcebereich, die P- Wanne und den Drainbereich gebildet wird, kann wirksam unter­ drückt werden.

Claims (13)

1. Verfahren zur Erzeugung eines Transistors, insbesondere eines MOS-Transistors, mit den Schritten:
  • a) in einem Halbleitersubstrat (1) wird ein Dotierstoff eines ersten Leitfähigkeitstyps eingebracht,
  • b) in das Halbleitersubstrat (1) wird ein Dotierstoff eines zweiten Leitfähigkeitstyps (15a) eingebracht,
  • c) auf das Halbleitersubstrat (1) wird eine Epitaxieschicht (3) aufgebracht,
  • d) in die Epitaxieschicht (3) wird ein weiterer Dotierstoff des zweiten Leitfähigkeitstyps (15b) eingebracht,
  • e) zumindest eine Wärmebehandlung wird durchgeführt, so daß der Dotierstoff des zweiten Leitfähigkeitstyps (15a), der in das Halbleitersubstrat (1) eingebracht wurde, und der Dotier­ stoff des zweiten Leitfähigkeitstyps (15b), der in die Epita­ xieschicht (3) eingebracht wurde, ausdiffundieren und einen zusammenhängen Halbleiterbereich (15) bilden, und daß der Do­ tierstoff des ersten Leitfähigkeitstyps, der in das Halblei­ tersubstrat (1) eingebracht wurde, ausdiffundiert und eine vergrabene Zone (2) bildet,
  • f) auf dem Halbleiterbereich (15) des zweiten Leitfähig­ keitstyps wird zumindest eine erste Isolierschicht (11) auf­ gebracht und strukturiert,
  • g) auf die erste Isolierschicht (11) wird zumindest eine lei­ tende Schicht (12) aufgebracht und strukturiert, und
  • h) ein weiterer Dotierstoff des ersten Leitfähigkeitstyps wird in den Halbleiterbereich (15) des zweiten Leitfähig­ keitstyps eingebracht und eingetrieben, wobei Zonen (16a) des ersten Leitfähigkeitstyps in dem Halbleiterbereich (15) des zweiten Leitfähigkeitstyps gebildet werden.
2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß am Rand des Halbleiterbereichs (15) Oxidbereiche (6) erzeugt werden.
3. Verfahren nach Anspruch 2, dadurch gekennzeichnet, daß die Erzeu­ gung der Oxidbereiche (6) durch einen Locosprozeß erfolgt.
4. Verfahren nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß zumindest ein Tiefdiffusionsgebiet (7) erzeugt wird, das die vergrabene Zone (2) kontaktiert.
5. Verfahren nach Anspruch 4, dadurch gekennzeichnet, daß die Erzeu­ gung des Tiefdiffusionsgebiets (7) durch eine Ofenbelegung und eine Wärmebehandlung erfolgt.
6. Verfahren nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, daß zumindest ein Isolationsgebiet (8) erzeugt wird.
7. Verfahren nach Anspruch 6, dadurch gekennzeichnet, daß das Isola­ tionsgebiet (8) erzeugt wird, indem ein Dotierstoff des zwei­ ten Leitfähigkeitstyps (8a), der in das Halbleitersubstrat (1) eingebracht wurde, und ein Dotierstoff des zweiten Leit­ fähigkeitstyps (8b), der in die Epitaxieschicht (3) einge­ bracht wurde, ausdiffundieren und das Isolationsgebiet (8) bilden.
8. Transistorstruktur, insbesondere MOS-Transistorstruktur, mit
einem Halbleitersubstrat (1),
einer Epitaxieschicht (3),
einer vergrabenen Zone (2) eines ersten Leitfähigkeitstyps, die an der Grenzfläche zwischen dem Halbleitersubstrat (1) und der Epitaxieschicht (2) in dem Halbleitersubstrat (1) und in der Epitaxieschicht (2) angeordnet ist,
einem Halbleiterbereich (15) eines zweiten Leitfähig­ keitstyps, der in der Epitaxieschicht (3) in Kontakt mit der vergrabenen Zone (2) angeordnet ist
Zonen (16a) des ersten Leitfähigkeitstyps, die an der Ober­ fläche des Halbleiterbereichs (15) angeordnet sind,
zumindest einer auf der Oberfläche des Halbleiterbereichs (15) zwischen den Zonen (16a) angeordneten ersten Isolier­ schicht (11), und
zumindest einer auf der ersten Isolierschicht (11) angeordne­ ten leitenden Schicht (12).
9. Transistorstruktur nach Anspruch 8, dadurch gekennzeichnet, daß auf der Oberfläche der leitenden Schicht (12) eine weite­ re Isolierschicht (13) vorgesehen ist.
10. Transistorstruktur nach Anspruch 8 oder 9, dadurch gekennzeichnet, daß ein Tiefdiffusionsgebiet (7) vorgesehen ist, das mit der vergrabenen Zone (2) in Kontakt steht.
11. Transistorstruktur nach einem der Ansprüche 8 bis 10, dadurch gekennzeichnet, daß ein Isolationsgebiet (8) vorgesehen ist.
12. Transistorstruktur nach einem der Ansprüche 8 bis 11, dadurch gekennzeichnet, daß an der Oberfläche des Halbleiterbereichs (15) Oxidberei­ che (6) vorgesehen sind.
13. Transistorstruktur nach Anspruch 12, dadurch gekennzeichnet, daß die Oxid­ bereiche (6) Locosoxidbereiche sind.
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