DE102008048832A1 - Halbleitervorrichtung - Google Patents

Halbleitervorrichtung Download PDF

Info

Publication number
DE102008048832A1
DE102008048832A1 DE102008048832A DE102008048832A DE102008048832A1 DE 102008048832 A1 DE102008048832 A1 DE 102008048832A1 DE 102008048832 A DE102008048832 A DE 102008048832A DE 102008048832 A DE102008048832 A DE 102008048832A DE 102008048832 A1 DE102008048832 A1 DE 102008048832A1
Authority
DE
Germany
Prior art keywords
layer
semiconductor substrate
concentration
back surface
depth
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
DE102008048832A
Other languages
English (en)
Other versions
DE102008048832B4 (de
Inventor
Yoshiaki Hisamoto
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Publication of DE102008048832A1 publication Critical patent/DE102008048832A1/de
Application granted granted Critical
Publication of DE102008048832B4 publication Critical patent/DE102008048832B4/de
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H01L29/7395—Vertical transistors, e.g. vertical IGBT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/0619—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a supplementary region doped oppositely to or in rectifying contact with the semiconductor containing or contacting region, e.g. guard rings with PN or Schottky junction
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/083—Anode or cathode regions of thyristors or gated bipolar-mode devices
    • H01L29/0834—Anode regions of thyristors or gated bipolar-mode devices, e.g. supplementary regions surrounding anode regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/36—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the concentration or distribution of impurities in the bulk material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66234—Bipolar junction transistors [BJT]
    • H01L29/66325—Bipolar junction transistors [BJT] controlled by field-effect, e.g. insulated gate bipolar transistors [IGBT]
    • H01L29/66333—Vertical insulated gate bipolar transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/73—Bipolar junction transistors
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S257/00—Active solid-state devices, e.g. transistors, solid-state diodes
    • Y10S257/901—MOSFET substrate bias

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

Eine Halbleitervorrichtung mit einem IGBT als Leistungsvorrichtung mit hoher Spannungsfestigkeit hat an einer Rückseitenoberfläche eine p-Kollektorschicht (4), in die Bor (B) in einer Menge von ungefähr 3x1013/cm2 mit einer Energie von ungefähr 50 keV bis zu einer Tiefe von ungefähr 0,5 µm eingebracht ist, und eine n+-Pufferschicht (5), in die Phosphor (P) mit einer Menge von ungefähr 3x1012/cm2 mit einer Energie von 120 keV bis zu einer Tiefe von ungefähr 20 µm eingebracht ist. Zum Einstellen der Lebensdauer wird ein Halbleitersubstrat (100) an der Rückseitenoberfläche mit Protonen bestrahlt. Optimal wird es mit Protonen mit einer Dosis von ungefähr 1x1011/cm2 bis zu einer Tiefe von ungefähr 32 µm gemessen von der Rückseitenoberfläche bestrahlt. Dadurch kann ein "Snap Back"-Effekt beseitigt werden und ein verbesserter Kompromiss zwischen der niedrigen Sättigungsspannung (Vce/sat)) und der Offset-Spannung (Eoff) kann erreicht werden.

Description

  • Die vorliegende Erfindung bezieht sich allgemein auf Halbleitervorrichtungen und insbesondere auf Strukturen von Halbleitervorrichtungen, die es ermöglichen, dass ein Bipolartransistor mit isoliertem Gate (IGBT), welches eine Leistungsvorrichtung mit hoher Spannungsfestigkeit ist, eine verbesserte elektrische Eigenschaft aufweist, indem eine Rückseiten-Oberflächenstruktur abgeflacht wird und Protonen einer optimierten Menge ausgesetzt wird zum Verbessern des Kompromisses zwischen niedriger Sättigungsspannung (Vce(sat)) und der Offset-Spannung (Eoff), so dass es ermöglicht wird, dass eine Halbleitervorrichtung, welche den IGBT als Leistungsvorrichtung mit hoher Spannungsfestigkeit für die elektrische Leistung aufweist, eine stabilisierte Eigenschaft aufweist und die Robustheit gegenüber einer Zerstörung aufrechterhalten wird.
  • Für Anwendungen bei elektrischen Eisenbahnen werden Wechselrichter und Wandler dadurch gesteuert, dass Halbleitervorrichtungen für die elektrische Leistung verwendet werden, die als IGBT-Modul realisiert sind. Für Anwendungen bei elektrischen Eisenbahnen werden hauptsächlich IGBTs mit hoher Spannungsfestigkeit von 3,3 kV und 6,5 kV verwendet.
  • Eine kürzliche neue Spezifikation für Anwendungen bei elektrischen Eisenbahnen soll einen Betrieb bei einer niedrigen Temperatur von –55°C gewährleisten. Bei einer bekannten Spezifikation ist für –55°C die Kennlinie der niedrigen Sättigungsspannung (Vc(sat)) eine Kennlinie mit einer negativen Temperaturcharakteristik. Weiterhin zeigen Strom- und Spannungskennlinien ebenfalls eine negative Temperaturcharakteristik.
  • Wenn ein n–-Typ-Halbleitersubstrat einer großen Menge von Protonen ausgesetzt wird, hat es eine vergrößerte Defektschicht. Die vergrößerte Defektschicht bedeutet, dass mehr Rekombinationszentren vorhanden sind. Dies resultiert in einer verringerten Lebensdauer. Man beachte, dass die Minoritätsladungsträger, welche erzeugt werden oder verbleiben, mit Majoritätsladungsträgern rekombinieren und dadurch verschwinden. Eine durchschnittliche Zeit, die vergeht, bevor sie verschwinden, wird als Lebensdauer bezeichnet. Korrekter wird sie als eine Minoritätsladungsträger-Lebensdauer bezeichnet.
  • Die Lebensdauer zeigt eine positive Temperaturcharakteristik. Folglich wird für eine niedrigere Temperatur die Lebensdauer weiter verringert und ein Umschlageffekt (snap back-Phänomen) wird verstärkt. Mit anderen Worten, wenn ein n–-Typ-Halbleitersubstrat einer großen Anzahl von Protonen ausgesetzt wird, wird sich ein Phänomen ähnlich der Verkürzung der Lebensdauer mit der Temperatur manifestieren.
  • Das Umschlagphänomen wird bestimmt durch ein Produkt aus der Injektionseffizienz mit dem Transportfaktor. Wenn das Produkt klein ist, tritt ein großes Umschlagphänomen auf. Die Injektionseffizienz wird bestimmt durch eine Differenz in der Tempera tur eines pn-Übergangs einer Rückseitenoberfläche des Halbleitersubstrats. Der Transportfaktor wird bestimmt durch die Lebensdauer, die Dicke einer n–-Schicht, die inhärente Verunreinigungskonzentration des Halbleitersubstrats und dergleichen.
  • Wenn die Dicke der n–-Schicht groß ist und die inhärente Verunreinigungskonzentration des Halbleitersubstrates klein ist, ist ein Transportfaktor kleiner. Wenn ein IGBT als Leistungsvorrichtung mit hoher Spannungsfestigkeit mit solch einem kleinen Transportfaktor eine Rückseitenoberfläche aufweist, welche eine verringerte Verunreinigungskonzentration aufweist, tritt das Umschlagphänomen leichter auf. Folglich ist es wichtig, das Halbleitersubstrat an der Rückseitenoberfläche Protonen in einer Menge zum Steuern der Lebensdauer (oder des Transportfaktors) auszusetzen.
  • Im Gegensatz dazu ist für eine erhöhte Temperatur die Lebensdauer erhöht. Dies liegt daran, dass eine hohe Temperatur eine vergrößerte Wahrscheinlichkeit dafür liefert, dass Minoritätsladungsträger, welche einmal rekombinierten und dadurch verschwanden, durch thermische Energie wieder erzeugt werden, was in einer Erhöhung der erzeugten Ladungsträger resultiert. Folglich steigen die Restladungsträger an und es zeigt sich ein Phänomen ähnlich zu einer effektiv erhöhten Lebensdauer. Die japanische Patentoffenlegungsschrift Nr. 2002-299623 offenbart einen IGBT als Leistungsvorrichtung mit hoher Spannungsfestigkeit.
  • Ein Problem, dem durch die vorliegende Erfindung begegnet werden soll, liegt darin, dass ein bekannter IGBT als Leistungsvorrichtung mit hoher Spannungsfestigkeit das Steuern der Menge der von einer p-Typ-Kollektorregion injizierten Löcher erfordert, was für einen Betrieb einer MOS(Metall-Oxid-Halbleiter)-Einheits zelle, welche an einer Hauptoberfläche desselben ausgebildet ist, erforderlich ist.
  • Das Problem wird gelöst durch eine Halbleitervorrichtung nach Anspruch 1.
  • Weiterbildungen der Erfindung sind in den Unteransprüchen beschrieben.
  • Die vorliegende Erfindung liefert deshalb eine Halbleitervorrichtung mit einem IGBT als Leistungsvorrichtung mit hoher Spannungsfestigkeit mit einem Aufbau, der einen verbesserten Kompromiss erzielen kann und die Widerstandsfähigkeit gegenüber einer Zerstörung, wobei die Zerstörung möglicherweise dem Einfluss von unerwünschten Ladungsträgern zugeschrieben werden kann, aufrechterhalten und verbessern kann, indem in geeigneter Weise die Menge an Löchern, die von einer p-Typ-Kollektorregion injiziert werden, gesteuert wird.
  • Die vorliegende Erfindung liefert ebenfalls eine Halbleitervorrichtung mit einem Aufbau, der eine Schwankung in der niedrigen Sättigungsspannung (Vce(sat)) verhindern kann und ein Umschlagphänomen bei einer niedrigen Temperatur von –55°C verringern oder verhindern kann, indem ein Halbleitersubstrat an einer Ruckseitenoberfläche Protonen einer optimierten Menge ausgesetzt wird.
  • Ein so gestaltetes Halbleitersubstrat beinhaltet: eine Halbleiterelementregion, die an einer vorderen Oberfläche eines Halbleitersubstrats eines ersten Leitungstyps vorgesehen ist, und eine Kollektorregion eines zweiten Leitungstyps und eine Pufferschicht des ersten Leitungstyps, die in dem Halbleitersubstrat in einer Tiefenrichtung des Halbleitersubstrats gesehen von einer Rückseitenoberfläche des Halbleitersubstrats vorgesehen sind. Die Kollektorschicht beinhaltet eine Region mit Verunreinigungen des zweiten Leitungstyps in dem Halbleitersubstrat in einem Bereich, der in einer Tiefe von ungefähr 0,5 μm von der Rückseitenoberfläche angeordnet ist, wobei die Verunreinigungen des zweiten Leitungstyps eine Konzentration mit einem Maximalwert von ungefähr 2 × 1016/cm3 aufweisen. Die Pufferschicht enthält Verunreinigungen des ersten Leitungstyps in dem Halbleitersubstrat in einem Bereich, der in einer Tiefe von ungefähr 0,5 μm bis ungefähr 20 μm gemessen von der Rückseitenoberfläche des Halbleitersubstrates angeordnet ist, wobei die Verunreinigungen des ersten Leitungstyps eine Konzentration mit einem Maximalwert von ungefähr 3 × 1015/cm3 aufweisen. Es ist eine Donorschicht einschließlich einer Defektschicht in dem Halbleitersubstrat in einem Bereich vorgesehen, der in einer Tiefe von ungefähr 32 μm gemessen von der Rückseitenoberfläche angeordnet ist.
  • Die vorliegende Erfindung kann ein Halbleitersubstrat liefern, bei dem die entsprechenden Konzentrationen und Tiefen einer Kollektorschicht und einer Pufferschicht und eine Donorschicht einer Defektschicht, welche Verunreinigungen mit einer Konzentration eines angestrebten Profils aufweist, kombiniert werden können zum Liefern eines IGBT als Leistungsvorrichtung mit hoher Spannungsfestigkeit mit einem verbesserten Kompromiss (tradeoff characteristic) zwischen einer niedrigen Sättigungsspannung (Vce(sat)) und einer Offset-Spannung (Eoff).
  • Weiterhin kann ein planarer 3.3 kV-IGBT bereitgestellt werden, der ein Halbleitersubstrat mit einer Rückseitenoberfläche aufweist, welche eine pn-Struktur aufweist, die Verunreinigungen enthält, deren Konzentration gesteuert ist und deren Diffusion bis zu einer Tiefe gesteuert ist und die Protonen einer kontrollierten Menge ausgesetzt wird zum Beseitigen eines Umschlag-Phänomens der niedrigen Sättigungsspannung Vce(sat) für einen Betrieb bei einer niedrigen Temperatur von –55°C zum Verringern der Schwankung der niedrigen Sättigungsspannung Vce(sat) und zum Stabilisieren eines Verlustes bei einem Schaltverhalten.
  • Weiterhin kann ebenfalls die Widerstandsfähigkeit gegenüber einer Zerstörung eines IGBT-Moduls bei einem individuellen Betrieb verbessert werden. Dadurch kann ein Halbleitersubstrat eine Rückseitenoberfläche aufweisen, die eine p-Typ-Kollektorschicht und eine n-Typ-Pufferschicht aufweist, deren entsprechende Verunreinigungen hinsichtlich der Konzentration und Tiefe kontrolliert sind und die Protonen in einer kontrollierten Menge ausgesetzt wird für eine Donorschicht zum Liefern eines IGBT als Leistungsvorrichtung mit hoher Spannungsfestigkeit als ein Produkt, dessen Anwendung von niedrigen zu hohen Geschwindigkeiten reicht.
  • Weitere Merkmale und Zweckmäßigkeiten der Erfindung ergeben sich aus der Beschreibung von Ausführungsbeispielen unter Bezugnahme auf die Figuren.
  • 1 zeigt einen Querschnittsaufbau eines IGBT als Leistungsvorrichtung mit hoher Spannungsfestigkeit in einer Ausführungsform der vorliegenden Erfindung, welche einen MOS-Zellbereich in der Mitte enthält und einen Guard-Ringbereich in einem Randbereich.
  • 2 zeigt eine Beziehung bei dem IGBT als Leistungsvorrichtung mit hoher Spannungsfestigkeit zwischen der Tiefe von seiner Rückseitenoberfläche (μm) und der Verunreinigungskonzentration an der Rückseitenoberfläche (Ionen/cm3).
  • 3 zeigt eine Beziehung bei dem IGBT als Leistungsvorrichtung mit hoher Spannungsfestigkeit zwischen der Größe eines Umschlags (snap back) (V) und einer Protonendosis bei der Bestrahlung (Ionen/cm2).
  • 4 zeigt eine Beziehung für den IGBT als Leistungsvorrichtung mit hoher Spannungsfestigkeit zwischen der Tiefe von seiner Rückseitenoberfläche (μm) und einer p-Typ-Konzentration (Ns) (Ionen/cm3) des Kollektors.
  • 5 zeigt ein Umschlagphänomen bei einer Ausführungsform der vorliegenden Erfindung.
  • 6 zeigt einen Kompromiss zwischen einer niedrigen Sättigungsspannung (Vce(sat)) und einer Offset-Spannung (Eoff) bei einer Ausführungsform der vorliegenden Erfindung.
  • 7A und 7B bis 24A und 24B sind Querschnitte, welche einen ersten bis achtzehnten Schritt eines Verfahrens zum Herstellen eines IGBT als Leistungsvorrichtung mit hoher Spannungsfestigkeit bei einer Ausführungsform der vorliegenden Erfindung zeigen, wobei in jeder Figur ein Bezugszeichen A einen MOS-Zellbereich bezeichnet und ein Bezugszeichen B einen Guard-Ringbereich bezeichnet.
  • Erste Ausführungsform
  • Mit Bezug auf 1 stellt die vorliegende Ausführungsform einen IGBT als Leistungsvorrichtung mit hoher Spannungsfestigkeit bereit, wie im Folgenden beschrieben wird.
  • Ein n–-Typ-Halbleitersubstrat 100 hat eine Rückseitenoberfläche, die mit einer p-Typ-Kollektorschicht 4 und einer n+-Typ-Pufferschicht 5 versehen ist. Das n–-Typ-Halbleitersubstrat 100 hat eine vordere Oberfläche, die in ihrer Mitte mit einem MOS-Zellbereich 1 versehen ist. Der MOS-Zellbereich 1 liegt unter einer Gateelektrode 110 mit einem dazwischengefügten Gateisolationsfilm (nicht gezeigt).
  • Weiterhin ist der MOS-Zellbereich 1 durch einen Guard-Ringbereich 2 umgeben. Spezieller hat das n–-Typ-Halbleitersubstrat 100 eine vordere Oberfläche, die mit einer Mehrzahl von p-Typ-Wannen 3 versehen ist, welche ringförmige Guardringe ausbilden zum Umgeben des MOS-Zellbereichs 1. Eine p-Typ-Wanne 3 liegt unter einem Feldoxidfilm 310 und einer Zwischenlagen-Isolationsschicht 320.
  • Das Aufrechterhalten der Spannungsfestigkeit eines IGBT als Leistungsvorrichtung mit hoher Spannungsfestigkeit erfordert eine Optimierung des n–-Typ-Halbleitersubstrats 100 in der Dicke und in dem spezifischen Widerstand. Die vorliegende Ausführungsform verwendet einen IGBT als 3,3 kV-Leistungsvorrichtung mit hoher Spannungsfestigkeit, welche realisiert wird durch einen Float Zone(FZ)-Wafer mit einem n–-Typ-Halbleitersubstrat 100 mit einer Dicke von ungefähr 320 μm bis ungefähr 380 μm und einem spezifischen Widerstand von ungefähr 220 Ωcm bis ungefähr 280 Ωcm.
  • Der an einer Hauptoberfläche des n–-Typ-Halbleitersubstrates 100 vorgesehene MOS-Zellbereich 1 verwendet einen bekannten Flach typ-DMOS(doppeldiffundierter Metall-Oxid-Halbleiter)-Aufbau. Der Guard-Ringbereich 2, der die MOS-Zellregion 1 umgibt, weist p-Typ-Wannen 3 auf, die ringartig so ausgebildet sind, dass sie den Bereich des Chips mit dem MOS-Zellbereich 1 umgeben, sowie eine Feldoxidschicht 310 und eine Zwischenlagen-Isolationsschicht 320, wie zuvor beschrieben, die einen mehrlagigen Aufbau bilden, der als eine Schutzschicht dient. Jede p-Typ-Wanne 3 dient dazu, eine Spannungsfestigkeit von ungefähr 200 V aufrecht zu erhalten. Für eine höhere Spannungsfestigkeit sind mehr p-Typ-Wannen 3 vorgesehen.
  • Bei der vorliegenden Ausführungsform ist der Rückseitenoberflächenaufbau des IGBT als Leistungsvorrichtung mit hoher Spannungsfestigkeit wichtig. Bei einem Herstellungsverfahren eines bekannten IGBT wird ein Rückseitenoberflächenaufbau (p+/n+/n–-Aufbau) vor dem MOS-Aufbau einer Hauptoberfläche ausgebildet. Nachdem der Rückseitenoberflächenaufbau ausgebildet ist, wird die Hauptoberfläche poliert und eine gebrochene Schicht entfernt und ein MOS-Zellbereich und ein Guard-Ringbereich werden ausgebildet. Weiterhin weist ein bekannter IGBT eine p+-Kollektorschicht mit Verunreinigungen einer hohen Konzentration auf, wobei die Verunreinigungen tief eindiffundiert sind. Weiterhin weist eine n+-Typ-Pufferschicht ebenfalls Verunreinigungen einer hohen Konzentration auf.
  • Spezieller weist ein bekannter Rückseitenoberflächenaufbau eine p+-Kollektorschicht auf, in die Bor (B) eingebracht wurde mit einer Dosis von ungefähr 4,0 × 1015/cm2 und einer Energie von ungefähr 50 keV bis zu einer Tiefe von ungefähr 5,0 μm, sowie eine n+-Typ-Pufferschicht, in die Phosphor (P) mit einer Dosis von ungefähr 3,3 × 1014/cm2 und einer Energie von ungefähr 2,80 keV bis zu einer Tiefe von ungefähr 20 μm eingebracht wurde, wobei die bekannte Rückseitenoberfläche mit Protonen einer Dosis von ungefähr 3 × 1011/cm2 bis ungefähr 5 × 1011/cm2 bestrahlt wird.
  • Bei der vorliegenden Ausführungsform wird in bekannter Weise eine n+-Typ-Pufferschicht des Rückseitenoberflächenaufbaus vor der Hauptoberfläche einer MOS-Struktur ausgebildet. Der Rückseitenoberflächenaufbau weist jedoch eine p-Typ-Kollektorschicht auf, die in einem späteren Vorgang ausgebildet wird und flach ist. Dieses Herstellungsverfahren hat ein Merkmal, das später beschrieben werden wird.
  • Bei der vorliegenden Ausführungsform hat die Rückseitenoberfläche eine p-Typ-Kollektorschicht 4, in die Bor (B) mit einer Dosis von ungefähr 3 × 1013/cm2 und einer Energie von ungefähr 50 keV bis zu einer Tiefe von ungefähr 0,5 μm eingebracht wurde, sowie eine n+-Typ-Pufferschicht, in die Phosphor (P) mit einer Dosis von ungefähr 3 × 1012/cm2 und einer Energie von ungefähr 120 keV bis zu einer Tiefe von ungefähr 20 μm eingebracht wurde.
  • Zum Steuern der Lebensdauer wird weiterhin das Halbleitersubstrat mit Protonen bestrahlt. In optimaler Weise wird das Halbleitersubstrat Protonen einer Dosis von ungefähr 1 × 1011/cm2 bis zu einer Tiefe von ungefähr 32 μm ausgehend von der Rückseitenoberfläche ausgesetzt. Dies kann ein Umschlagphänomen verhindern und einen verbesserten Kompromiss zwischen einer niedrigen Sättigungsspannung (Vce(sat)) und einer Offsetspannung (Eoff) erzielen.
  • Bei einem bekannten IGBT ist es nicht erforderlich, einen Betrieb bei niedriger Temperatur sicherzustellen. Daher wurde nicht entdeckt, dass eine Schwankung in der niedrigen Sättigungsspannung Vce(sat) durch ein Umschlagphänomen verursacht wird. Folglich wird bei der vorliegenden Ausführungsform bemerkt, dass eine Ursache der Schwankung der niedrigen Sättigungsspannung Vce(sat) das Umschlagphänomen verursacht und ein IGBT als Leistungsvorrichtung mit hoher Spannungsfestigkeit kann bereitgestellt werden, welcher eine Rückseitenoberfläche aufweist, deren Aufbau optimiert ist und die mit Protonen einer optimierten Dosis bestrahlt wurde zum Minimieren des Umschlagphänomens und zum Liefern eines verbesserten Kompromisses zwischen einer niedrigen Sättigungsspannung (Vce(sat)) und einer Offsetspannung (Eoff).
  • Wie in 1 und 2 gezeigt liefert die vorliegende Ausführungsform einen IGBT als Leistungsvorrichtung mit hoher Spannungsfestigkeit, der einen Rückseitenoberflächenaufbau aufweist, welcher eine p-Typ-Kollektorschicht 4 mit einer p-Typ-Verunreinigungsregion aufweist, die in einem Bereich des n–-Typ-Halbleitersubstrats 100 angeordnet ist, welcher seinerseits ausgehend von der Rückseitenoberfläche bis zu einer Tiefe von ungefähr 0,5 μm angeordnet ist, was um ungefähr 1/10 dünner ist als konventionell und die ein Verunreinigungskonzentrationsprofil mit p-Typ-Verunreinigungen einer Konzentration mit einem Maximalwert von ungefähr 2 × 1016/cm3 aufweist. Weiterhin weist der IGBT eine n+-Typ-Pufferschicht 5 auf, welche n-Typ-Verunreinigungen in einem Bereich des n–-Typ-Halbleitersubstrats 100 in einer Tiefe von ungefähr 0,5 μm bis ungefähr 20 μm gemessen von der Rückseitenoberfläche aufweist und ein Verunreinigungskonzentrationsprofil, bei dem die n-Typ-Verunreinigungskonzentration einen Maximalwert von ungefähr 3 × 1015/cm3 aufweist.
  • Durch diesen Aufbau wurde bei einem IGBT mit einer Spezifikation von 3,3 kV Spannungsfestigkeit ein heißer Leckstrom von ungefähr 100 μA/cm2 realisiert. Da die p-Typ-Kollektorschicht 4 gegenüber einem bekannten IGBT um ungefähr 40 μm bis ungefähr 350 μm in der Dicke verringert ist, ist ebenfalls die niedrige Sättigungsspannung Vce(sat) verringert. Das n–-Typ-Halbleitersubstrat 100 mit darin mit einer optimierten Dosis eingebrachten Löchern kann weiterhin Protonen einer optimierten Menge ausgesetzt werden zum Erhalt eines IGBT als Leistungsvorrichtung mit hoher Spannungsfestigkeit, welcher einen stabilisierten Kompromiss zwischen einer niedrigen Sättigungsspannung Vce(sat) und einer Offsetspannung (Eoff) erzielen kann.
  • 2 zeigt eine Beziehung zwischen der Tiefe ausgehend von der Rückseitenoberfläche (μm) und der Verunreinigungskonzentration an der Rückseitenoberfläche (Ionen/cm3). Für einen IGBT als Leistungsvorrichtung mit hoher Spannungsfestigkeit der vorliegenden Ausführungsform, der in 1 gezeigt ist, ist ein Ergebnis für verschiedene Dosen von Protonen für die Bestrahlung für eine optimale Spezifikation der p-Typ-Kollektorschicht 4 und der n+-Typ-Pufferschicht 5 gezeigt. Die Nummern 01-1, 05-1 und 07-1 zeigen Verunreinigungskonzentrationsprofile der Rückseitenoberfläche des Substrates gegen die Tiefe ausgehend von der Rückseitenoberfläche für Protonendosen von ungefähr 5 × 1010/cm2, ungefähr 2 × 1011/cm2 und ungefähr 3 × 1011/cm2 für die Bestrahlung.
  • Wie in 2 gezeigt, gehen die durch die Nummern 01-1, 05-1 und 07-1 bezeichneten Verunreinigungskonzentrationsprofile nach oben, wenn eine Defektschicht zu einer Donorschicht wird in der Nähe einer Tiefe von ungefähr 32 μm (oder einer projizierten Reichweite (Rp)) ausgehend von der Rückseitenoberfläche des n–-Typ-Halbleitersubstrats 100 durch Bestrahlung mit Protonen. Die mit den Nummern 01-1, 05-1, und 07-1 bezeichneten Verunreinigungskonzentrationsprofile zeigen ein Profil für eine Protonen dosis für die Bestrahlung bei einem oberen Grenzwert, das gestattet, dass eine Temperaturcharakteristik bei –55°C und eine Charakteristik der niedrigen Sättigungsspannung Vce(sat) negative Temperaturcharakteristiken sind. Es wurde gefunden, dass höchstens für die Dosis Nr. 05-1 an Protonen für die Bestrahlung das Umschlagphänomen bei einer niedrigen Temperatur von –55°C nicht auftritt.
  • Wenn beispielsweise basierend auf dem Konzentrationsprofil, das in 2 mit Nr. 05-1 bezeichnet ist, Protonen in das n–-Typ-Halbleitersubstrat 1 mit einer Menge von höchstens 2 × 1011/cm2 für die Bestrahlung eingebracht werden, wird die Donorschicht 6 eine Konzentration von höchstens 7,5 × 1013/cm3 aufweisen.
  • Die Bestrahlung des Halbleitersubstrates 100 in einem Driftbereich der Protonen, wie in 2 gezeigt, bildet weiterhin eine Defektschicht aus, die Verunreinigungen einer Konzentration enthält, deren projiziertes Profil eine Halbwertsbreite von ungefähr 10 μm bis ungefähr 5 μm aufweist.
  • Weiterhin lieferte eine Protonendosis von ungefähr 2 × 1011/cm2 für die Bestrahlung und eine projizierte Reichweite (Rp) der Protonen, die auf die Tiefe der Pufferschicht 5 plus ungefähr 10 μm (Rp = 42 μm) gesetzt wurde, ebenfalls eine Defektschicht, die Verunreinigungen mit einer Konzentration aufwies, deren projiziertes Profil eine Halbwertsbreite von ungefähr 10 μm hatte.
  • Dadurch kann ein IGBT als Leistungsvorrichtung mit hoher Spannungsfestigkeit bereitgestellt werden, der einen stabilisierten Kompromiss zwischen einer niedrigen Sättigungsspannung Vce(sat) und einer Offsetspannung (Eoff) zeigt.
  • 3 zeigt eine Beziehung zwischen der Größe eines Umschlags (V) und einer Protonendosis für die Bestrahlung (in Ionen/cm2). 3 ist ein Diagramm, das die Größe des Umschlags bei –55°C quantifiziert. Die y-Achse (oder vertikale Achse) stellt einen Vcc-Bereich einer in 5 gezeigten I-V-Kennlinie bei einer Umschlagkurve dar, die verursacht wird, wenn die niedrige Sättigungsspannung Vce(sat) des IGBT gemessen wird. Er wird in Volt dargestellt. Die x-Achse (oder horizontale Achse) stellt eine Protonendosis für die Bestrahlung in [x1 × 1011/cm2] dar.
  • Anhand eines experimentellen Ergebnisses wird festgelegt, dass der Vcc-Bereich so eingestellt wird, dass er annähernd bei höchstens 2 V ist und dass eine Protonendosis für die Bestrahlung bis zu ungefähr 2 × 1011/cm2 eingestellt wird. Wenn die p-Typ-Kollektorschicht 4 eine Konzentration (oder Menge an eingebrachtem Bor (B)) von ungefähr 1 × 1013/cm2 aufweist [Spezifikation B], tritt ein Umschlagphänomen für eine Protonendosis für die Bestrahlung auf, die äquivalent zu ungefähr 1 × 1011/cm2 ist.
  • Wenn die p-Typ-Kollektorschicht 4 eine Konzentration (oder Menge an eingebrachtem Bor (B)) von ungefähr 5 × 1013/cm2 aufweist [eine Spezifikation C], tritt ein Umschlagphänomen für eine Protonendosis für die Bestrahlung auf, welche äquivalent zu ungefähr 5 × 1011/cm2 ist. Dadurch kann eine Protonendosis für die Bestrahlung in einem Bereich von ungefähr 1 × 1011/cm2 bis ungefähr 5 × 1011/cm2 eingestellt werden. Wenn die p-Typ-Kollektorschicht 4 eine Konzentration (oder eingebrachte Menge an Bor (B)) von ungefähr 3 × 1013/cm2 aufweist [eine Spezifikation A], tritt ein Umschlagphänomen für eine Protonendosis für die Bestrahlung auf, welche äquivalent zu ungefähr 3 × 1011/cm2 ist.
  • Somit kann für die obige Spezifikation C eine Protonendosis für die Bestrahlung in einem weiten Bereich von ungefähr 1 × 1011/cm2 bis ungefähr 5 × 1011/cm2 eingestellt werden. Ein n–-Typ-Halbleitersubstrat 100 mit einer Rückseitenoberfläche, die eine p-Typ-Kollektorschicht 4 aufweist, deren Aufbau kontrolliert wird, und die mit Protonen in einer eingestellten Menge bestrahlt wird, gestattet es daher einem IGBT als Leistungsvorrichtung mit hoher Spannungsfestigkeit einen stabilen Kompromiss zwischen einer niedrigen Sättigungsspannung Vce(sat) und einer Offset-Spannung (Eoff) zu zeigen, wie es durch die Kunden gewünscht wird.
  • 4 zeigt eine Beziehung zwischen einer Tiefe ausgehend von der Rückseitenoberfläche (μm) und der Konzentration im p-Typ-Kollektor (Ns) (Ionen/cm3). In dieser Figur hat das n–-Typ-Halbleitersubstrat 100 eine Rückseitenoberfläche mit einem pn-Aufbau, wie auch die Struktur von 1, wobei die Dicke eines Al-Absorbers variiert wird und die Rückseitenoberfläche unterschiedlichen Mengen an Protonen ausgesetzt wird und ein Protonen-Regelbereich gezeigt ist, der die gleiche (Spannungsfestigkeits- oder IGBT-)Eigenschaft liefert, ist gezeigt.
  • Ein Beispiel mit einem Al-Absorber von ungefähr 135 μm Dicke, einer projizierten Reichweite (Rp) der Protonen von ungefähr 32 μm und einer Protonendosis von ungefähr 1 × 1011/cm2 für die Bestrahlung und ein Beispiel mit einem Al-Absorber von ungefähr 115 μm Dicke, einer projizierten Reichweite (Rp) der Protonen von ungefähr 52 μm und einer Protonendosis von ungefähr 5 × 1010/cm2 für die Bestrahlung liefern äquivalente (Spannungsfestigkeits- oder IGBT-)Eigenschaften. Anhand dieses Ergebnisses wird ein Einstellbereich für –55°C eingestellt, der das Umschlagsphänomen vermeidet.
  • Man beachte, dass die Donorschicht 6, wie in 4 gezeigt, eine Defektschicht dergestalt aufweist, dass die Protonendosis für die Bestrahlung ungefähr 1 × 1011/cm2 ist und die projizierte Reichweite (Rp) der Protonen auf die Position der Tiefe der Pufferschicht 5 plus ungefähr 20 μm eingestellt ist (Rp = 52 μm) und diese Defektschicht eine Donorkonzentration von ungefähr höchstens 3,5 × 1013/cm3 aufweist und ebenfalls ungefähr zwei- bis dreimal der Konzentration des Halbleitersubstrates ist.
  • In 4 wird ein gestrichelter Bereich, der eine Region zwischen den Spitzenkonzentrationen von "Nr. 05-1 (Protonendosis der Bestrahlung: 2 × 1011/cm2 und Konzentration, bei der die Defektschicht donorartig wird: ungefähr 7 × 1013/cm3)" und "für Rp = 52 μm (Protonendosis für die Bestrahlung: ungefähr 1 × 1011/cm2 und Konzentration, bei der die Defektschicht donorartig wird: ungefähr 3,5 × 1013/cm3)" als Regelbereich für die Protonen gewählt, der eine Kompromisseigenschaft aufrecht erhält.
  • 5 zeigt ein Umschlagphänomen bei der vorliegenden Ausführungsform. Die Figur zeigt, wie eine Eigenschaft des Ausgangs variiert für einen Bereich von –55°C bis 125°C (–55°C, –40°C, –20°C, 25°C, 125°C) für eine Protonendosis von ungefähr 7 × 1011/cm2 für die Bestrahlung, eine Beschleunigungsspannung von ungefähr 4,2 MeV und einen Al-Absorber mit einer Dicke von ungefähr 135 μm. Der Vcc-Bereich wird als "Snap Back"-Größe definiert.
  • Die projizierte Reichweite (Rp) der Protonen entspricht einer Position der Bestrahlung, die in der vorliegenden Ausführungsform vorgeschlagen wird. Es ist eine Position ungefähr 32 μm in der Tiefe gemessen von der Rückseitenoberfläche. Für 25°C (Raum temperatur) und 125°C wird der "Snap Back"-Effekt nicht beobachtet und eine Schwankung in der niedrigen Sättigungsspannung Vce wird nicht wahrgenommen. Bei der vorliegenden Ausführungsform wird die Optimierung ebenfalls vorgenommen, um den "Snap Back"-Effekt für –55°C zu verhindern.
  • 6 zeigt einen Kompromiss zwischen der niedrigen Sättigungsspannung Vce(sat) und der Offset-Spannung (Eoff) bei der vorliegenden Ausführungsform. In 6 bezeichnet ein Symbol "+" (F5#23-3 ref) ein IGBT-Produkt als Leistungsvorrichtung mit hoher Spannungsfestigkeit mit einer Rückseitenoberfläche, die eine p-Typ-Kollektorschicht aufweist, in die Bor (B) in einer Menge von ungefähr 3 × 1013/cm2 eingebracht wurde, sowie eine n-Typ-Pufferschicht, in die Phosphor (P) mit einer Menge von ungefähr 3 × 1012/cm2 eingebracht wurde, und die nicht mit Protonen bestrahlt wurde.
  • Ein F5#01-11-IGBT als Leistungsvorrichtung mit hoher Spannnungsfestigkeit erhielt eine Protonendosis von ungefähr 5 × 1010/cm2 bei der Bestrahlung. Ein F5#03-11-IGBT als Leistungsvorrichtung mit hoher Spannungsfestigkeit erhielt eine Protonendosis von ungefähr 1 × 1011/cm2 bei der Bestrahlung. Ein F5#05-11-IGBT als Leistungsvorrichtung mit hoher Spannungsfestigkeit erhielt eine Protonendosis von ungefähr 2 × 1011/cm2 bei der Bestrahlung. Ein F5#07-11-IGBT als Leistungsvorrichtung mit hoher Spannungsfestigkeit erhielt eine Protonendosis von ungefähr 3 × 1011/cm2 für die Bestrahlung. Ein F5#09-11-IGBT als Leistungsvorrichtung mit hoher Spannungsfestigkeit erhielt eine Protonendosis von ungefähr 5 × 1011/cm2 bei der Bestrahlung. Ein F5#11-11-IGBT als Leistungsvorrichtung mit hoher Spannungsfestigkeit erhielt eine Protonendosis von ungefähr 7 × 1011/cm2 bei der Bestrahlung. Mit solch unterschiedlichen Protonendosen für die Bestrahlung zeigte der Kompromiss zwischen niedriger Sättigungsspannung Vce(sat) und Offset-Spannung (Eoff) eine in 6 gezeigte Beziehung.
  • Mit Bezug auf 6 tritt ein "Snap Back"-Effekt zunächst für F5#07-11 (3 × 1011/cm2) auf, was mit einem Kreis gekennzeichnet ist. Zwischen F5#05-11 (2 × 1011/cm2) und F5#07-11 (3 × 1011/cm2) gibt es einen Verzweigungspunkt, an dem die Kompromisseigenschaft variiert.
  • Somit liefert die vorliegende Ausführungsform einen IGBT als Leistungsvorrichtung mit hoher Spannungsfestigkeit, wie in 1 gezeigt, der eine Rückseitenoberfläche mit einer p-Typ-Kollektorschicht 4 mit einer Oberfläche, die Verunreinigungen einer Konzentration von ungefähr 2 × 1016/cm3 bis zu einer Tiefe von ungefähr 0,5 μm enthält, und einer n-Typ-Pufferschicht 5 mit einer Oberfläche, die Verunreinigungen einer Konzentration von ungefähr 3 × 1015/cm3 bis zu einer Tiefe von ungefähr höchstens 20 μm enthält, sowie ein n–-Typ-Halbleitersubstrat mit einer Konzentration von 2 × 1013/cm3. Weiterhin ist eine Donorschicht 6 an einer Position vorgesehen, die einer Protonendosis von ungefähr höchstens 2 × 1011/cm2 ausgesetzt ist und eine Tiefe von ungefähr 32 μm (Rp) aufweist.
  • Somit kann die Kombination aus einer pn-Konzentration und einer Tiefe und einer Donorschicht 6, die in einer Defektschicht ausgebildet ist und Verunreinigungen einer Konzentration mit einem projizierten Profil aufweist, einen IGBT als Leistungsvorrichtung mit hoher Spannungsfestigkeit liefern, der einen verbesserten Kompromiss zwischen niedriger Sättigungsspannung (Vce(sat)) und einer Offset-Spannung (Eoff) liefert. Weiterhin kann ein 3,3 kV-Planar-IGBT, der ein Halbleitersubstrat mit einer Rückseitenoberfläche aufweist, die einen pn-Übergang aufweist, der Verunreinigungen enthält, deren Konzentration und Tiefe eingestellt ist und die Protonen einer kontrollierten Menge ausgesetzt wird, einen "Snap Back"-Effekt der niedrigen Sättigungsspannung Vce(sat) für den Betrieb bei einer niedrigen Temperatur von –55°C verhindern und dadurch die Schwankung in der niedrigen Sättigungsspannung Vce(sat) verringern und einen Verlust bei einer Schalteigenschaft stabilisieren.
  • Herstellungsverfahren
  • Ein Halbleiterelement, das ein 3,3 kV-IGBT (Bipolartransistor mit isoliertem Gate insbesondere) als Leistungsvorrichtung mit hoher Spannungsfestigkeit für die elektrische Leistung ist und den Aufbau von 1 hat, wird durch ein Verfahren hergestellt, das im Folgenden unter Bezugnahme auf 7A und 7B bis 24A und 24B beschrieben wird, wobei die Figuren einen Aufbau im Querschnitt zeigen.
  • Der IGBT als Leistungsvorrichtung mit hoher Spannungsfestigkeit, der als Stand der Technik beschrieben wurde, wird in einem Verfahren hergestellt, das im Allgemeinen aufweist: Losbildung, einen Rückseitenoberflächen-n-Typ-Puffer-Diffusionsschritt, einen Rückseitenoberflächen-p-Typ-Kollektor-Diffusionsschritt, einen p-Typ-Wannenausbildungsschritt, einen Gate(1)-Ausbildungs-Schritt, einen Gate(2)-Ausbildungs-Schritt, einen Kanaldotierungsschritt, einen p+-Typ-Verunreinigungsdiffusionsschritt, einen Sourceausbildungsschritt, einen Kontakt(1)-Ausbildungs-Schritt, einen Aluminium-Zwischenverbindungs(1)-Schritt, einen Glasbedeckungsschritt, einen 4-Lagen-Aufdampf(Al/Mo/Ni/Au)-Schritt, einen Lebensdauersteuerungsschritt (eines Hochgeschwindigkeitstyps) und einen Annealing(Ausheil)-Schritt.
  • Im Gegensatz dazu liefert die vorliegende Ausführungsform einen IGBT als Leistungsvorrichtung mit hoher Spannungsfestigkeit, der durch ein Verfahren hergestellt wird, das sich von dem Verfahren unterscheidet, welches beim Stand der Technik verwendet wird. Spezieller bildet das letztere Verfahren die p+-Typ-Kollektorschicht/n+-Typ-Pufferschicht der Rückseitenoberfläche durch thermische Diffusion aus, während das erstere Verfahren mit einem p-Typ-Wannen-Ausbildungsschritt beginnt und bei einem Glasbedeckungsschritt und den folgenden Schritten die n-Typ-Puffer- und p-Typ-Kollektorschicht-Ausbildungsschritte eines Verfahrens für die Rückseitenoberfläche anwendet.
  • Beispielsweise enthält es die Losbildung, einen Rückseitenoberflächen-n-Typ-Puffer-Diffusionsschritt (Erhalten einer niedrigen Konzentration), einen p-Typ-Wannen-Ausbildungsschritt, einen Gate(1)-Ausbildungsschritt, einen Gate(2)-Ausbildungsschritt, einen Kanaldotierungsschritt, einen p+-Typ-Verunreinigungsdiffusionsschritt, einen Source-Ausbildungsschritt, einen Rückseitenoberflächen-p-Typ-Kollektor-Diffusionsschritt (Abflachen und Erhalten einer niedrigen Konzentration), einen Kontakt(1)-Ausbildungsschritt, einen Aluminium-Zwischenverbindungs(1)-Schritt, einen Glasbedeckungsschritt, eine 4-Lagen-Aufdampf(Al/Mo/Ni/Au)-Schritt und einen Lebensdauersteuerschritt (Einstellung einer niedrigen Lebensdauer).
  • Hier im Folgenden wird Bezug genommen auf 7A und 7B bis 24A und 24B, die einen Aufbau im Querschnitt zeigen zum Beschreiben eines Verfahrens zum Herstellen eines IGBT als Leistungsvorrichtung mit hoher Spannungsfestigkeit bei der vorliegenden Ausführungsform.
  • Mit Bezug auf 7A und 7B wird ein n–-Typ-Halbleitersubstrat 100 mit einer Siliziumdicke (eine n–-Schicht) und einem spezifischen Widerstand vorgesehen, welche erforderlich sind zum Aufrechterhalten einer Spannungsfestigkeit des IGBT als Leistungsvorrichtung mit hoher Spannungsfestigkeit. Für eine Spezifikation von 3,3 kV des IGBT als Leistungsvorrichtung mit hoher Spannungsfestigkeit werden ein spezifischer Widerstand von ungefähr 250 Ωcm bis ungefähr 300 Ωcm und ein n–-Typ-Halbleitersubstrat 100 mit einer Dicke von ungefähr 400 μm bevorzugt. Als n–-Typ-Halbleitersubstrat 100 wird ein Produkt mit einer spezifizierten hohen Spannungsfestigkeit mit gegenüberliegenden Oberflächen mit einer Poly-Rückseitenversiegelung (PBS, Poly-Back-Seal) darauf ausgebildet zum Entfernen von Schwermetallverunreinigungen aus dem Silizium. Für FZ-Wafer (Float Zone-Wafer bzw. Zonenschmelzwafer) für IGBTs mit hoher Spannungsfestigkeit und Spezifikationen von 3,3 kV und 6,5 kV liefern andere Hersteller ebenfalls ähnliche Spezifikationen. Das n–-Typ-Halbleitersubstrat 100 enthält Verunreinigungen mit einer Konzentration von ungefähr 3 × 1012/cm2.
  • Die gesamte Oberfläche des n–-Typ-Halbleitersubstrates 100 wird einem Oxidationsschritt unterzogen und ausgehend von der Rückseitenoberfläche wird Phosphor eingebracht. Dies bildet ausgehend von der Oberfläche des Substrates die n+-Typ-Pufferschicht 5 bis zu einer Tiefe von einigen Zehn μm aus. Bei der vorliegenden Ausführungsform wird Phosphor (P) in einer Menge von ungefähr 3 × 1012/cm2 mit einer Energie von ungefähr 120 keV bis zu einer Tiefe von ungefähr 20 μm eingebracht zum Ausbilden der n+-Typ-Pufferschicht 5.
  • Mit Bezug auf 8A und 8B wird die vordere Oberfläche über ungefähr 100 μm poliert zum Erhalt einer Bruchschicht. Nachfol gend wird eine Oxidschicht 51 aus SiO2 abgeschieden. Nachfolgend wird auf der Oxidschicht 51 eine Resistschicht 52 abgeschieden und eine Fotolithographie wird angewendet zum selektiven Ausbilden einer Öffnung 52a. Nachfolgend wird unter Verwendung der Resistschicht 52 als Ätzmaske die Oxidschicht 51 selektiv entfernt zum Ausbilden einer Öffnung 51a, welche das n–-Typ-Halbleitersubstrat 100 freilegt.
  • Mit Bezug auf 9A und 9B wird unter Verwendung der Resistschicht 52 und der Oxidschicht 51 als Maske durch die Öffnungen 51a, 52a Bor in eine Oberfläche des n–-Typ-Halbleitersubstrates 100 in dem Guard-Ringbereich 2 eingebracht. Mit Bezug auf 10A und 10B wird dann in einem MOS-Zellbereich 1 selektiv die Oxidschicht 51 mit einer Öffnung 51b versehen und nachfolgend wird Bor durch die Öffnungen 51a und 51b in eine Oberfläche des n–-Typ-Halbleitersubstrates 100 eingebracht. Nachfolgend wird das n–-Typ-Halbleitersubstrat 100 aufgeheizt zum Diffundieren des Bors. Dadurch wird der MOS-Zellbereich 1 mit einer p-Typ-Diffusionsregion 11 versehen und der Guard-Ringbereich 2 wird mit einer p-Typ-Wanne 3 versehen.
  • Dann wird mit Bezug auf 11A und 11B auf der Oxidschicht 51 eine Resistschicht 53 abgeschieden und nachfolgend eine Fotolithographie angewendet zum selektiven Ausbilden einer Öffnung 53a in dem MOS-Zellbereich 1 und dem Guard-Ringbereich 2. Nachfolgend wird die in der Öffnung 53a freiliegende Oxidschicht 51 geätzt. Mit Bezug auf 12A und 12B wird dann die Resistschicht 53 entfernt und nachfolgend vor dem Einbringen von Verunreinigungen eine Oberfläche des n–-Typ-Halbleitersubstrates 100 oxidiert.
  • Nachfolgend wird eine Resistschicht 54 auf dem n–Typ-Halbleitersubstrat 100 abgeschieden und eine Fotolithographie durchgeführt zum selektiven Ausbilden einer Öffnung 54a in dem MOS-Zellbereich 1. Nachfolgend wird durch die Öffnung 54a Phosphor in den MOS-Zellbereich 1 an einer Oberfläche des n–Typ-Halbleitersubstrates 100 in einen flachen Bereich eingebracht. Nachfolgend wird das n–-Typ-Halbleitersubstrat 100 aufgeheizt zum Diffundieren des Phosphors. Dadurch wird der MOS-Zellbereich 1 mit einer n-Typ-Wanne 12 versehen.
  • Mit Bezug auf 13A und 13B wird dann an dem n–Typ-Halbleitersubstrat 100 die aufliegende Oxidschicht entfernt und nachfolgend wird das n–-Typ-Halbleitersubstrat 100 mit Gateoxidschichten 55a, 55b an der vorderseitigen und rückseitigen Oberfläche versehen. Nachfolgend wird auf den Gateoxidschichten 55a, 55b PolySilizium 56a, 56b so abgeschieden, dass es eine Dicke von ungefähr 4.500 Å (450 nm) aufweist. Mit Bezug auf 14A und 14B wird dann an der vorderseitigen Oberfläche auf dem PolySilizium 56a das n–Typ-Halbleitersubstrat 100 mit einer Resistschicht 57 versehen und eine Fotolithographie durchgeführt zum selektiven Ausbilden einer Öffnung 57a in dem MOS-Zellbereich 1 und dem Guard-Ringbereich 2. Nachfolgend wird die Resistschicht 57 mit der Öffnung 57a als Maske verwendet und dadurch das PolySilizium 56a geätzt.
  • Mit Bezug auf 15A und 15B wird dann eine Resistschicht 58 in dem Guard-Ringbereich 2 abgeschieden zum Bedecken der Öffnung 57a der Resistschicht 57. Nachfolgend wird durch die Öffnung 57a der Resistschicht 57 Bor in den MOS-Zellbereich 1 eingebracht und thermisch diffundiert zum Ausbilden einer Kanaldotierungsregion 13.
  • Mit Bezug auf 16A und 16B wird dann die Resistschicht 58 entfernt und nachfolgend in dem MOS-Zellbereich 1 eine Resistschicht 59 mit einer vorbestimmten Öffnung 59a abgeschieden. Nachfolgend wird die Resistschicht 59 mit der Öffnung 59a als Maske verwendet und dadurch Phosphor eingebracht und thermisch diffundiert zum Ausbilden einer p+-Typ-Diffusionsregion 14.
  • Mit Bezug auf 17A und 17B wird dann die Resistschicht 59 entfernt und nachfolgend auf dem MOS-Zellbereich 1 und dem Guard-Ringbereich 2 eine Resistschicht 60 mit einer vorbestimmten Öffnung 60a abgeschieden. Nachfolgend wird die Resistschicht 60 mit der Öffnung 60a als Maske verwendet und dadurch Arsen eingebracht und thermisch diffundiert zum Ausbilden der Sourceregion 15.
  • Mit Bezug auf 18A und 18B wird dann die Resistschicht 60 entfernt und nachfolgend auf dem n–-Typ-Halbleitersubstrat 100 an der vorderen Oberfläche eine PSG(Phosphor-Silikat-Glas)-Schicht 61 abgeschieden mit einer von ungefähr 1 μm. Weiterhin werden an der Rückseitenoberfläche die Oxidschicht 55b und die PolySiliziumschicht 56b mit einem Verascher entfernt. Nachfolgend wird ein PBS-Getter-Annealing-Verfahren vollständig durchgeführt zum Entfernen der PBS-Schicht. Nachfolgend wird die Rückseitenoberfläche ausreichend gegettert und nachfolgend eine p+-Kollektorschicht 4 so ausgebildet, dass sie flach ist.
  • Mit Bezug auf 19A und 19B wird dann in dem MOS-Zellbereich 1 und dem Guard-Ringbereich 2 eine Resistschicht 61 mit einer vorbestimmten Öffnung 61a abgeschieden. Nachfolgend wird die Resistschicht 61 mit der Öffnung 61a als eine Maske verwendet und Kontaktlöcher CH1, CH2 werden dadurch ausgebildet. Man beachte, dass die Kontaktlöcher CH1, CH2 in einem Verfahren ausgestaltet werden, welches nicht die Oberfläche des PolySiliziums beschädigt. Spezieller wird ein Nassätzen durchgeführt und nachfolgend ein Trockenätzen durchgeführt.
  • Mit Bezug auf 20A und 20B wird dann das n–-Typ-Halbleitersubstrat 100 an der vorderen Oberfläche mit einer Aluminium-Zwischenverbindungsschicht darauf versehen mittels Aluminiumaufdampfung. Nachfolgend wird eine Resistschicht 64 mit einem vorbestimmten Öffnungsmuster abgeschieden und unter Verwendung der Resistschicht 64 als Maske wird die Aluminiumzwischenverbindungsschicht geätzt zum Ausbilden einer Aluminiumelektrode 63 in dem MOS-Zellbereich 1 und dem Guardringbereich 2 an einer erforderlichen Position.
  • Mit Bezug auf 21A und 21B wird dann die Resistschicht 64 entfernt und nachfolgend in dem Guard-Ringbereich 2 eine Glasbedeckungsschicht 65 abgeschieden zum Schützen der Aluminiumelektrode 63. Mit Bezug auf 23A und 23B wird dann zum Schützen der Glasbedeckungsschicht 65 eine Polyimid-Bedeckungsschicht 66 abgeschieden. Mit Bezug auf 23A und 23B wird dann das n–-Typ-Halbleitersubstrat 100 an der Rückseitenoberfläche mit einer 4-lagigen Al-Mo-Ni-Au-Struktur darauf versehen, welche eine Rückseitenoberflächenelektrode 67 bildet.
  • Mit Bezug auf 24A und 24B wird dann eine Lebensdauereinstellung durchgeführt. Spezieller wird das n–-Typ-Halbleitersubstrat 100 Protonen mit einer Dosis von ungefähr höchstens 2 × 1011/cm2 ausgesetzt zum Erhalt einer Donorschicht 6 in der Rückseitenoberfläche in einer Tiefe von ungefähr 32 μm (Rp). Man beachte, dass der IGBT als Leistungsvorrichtung mit hoher Spannungsfestigkeit, der bei dem obigen Prozess hergestellt wird, eine p-Typ-Kollektorschicht 4 mit einem Verunreinigungskonzent rationsprofil mit einer p-Typ-Verunreinigungskonzentration mit einem Maximalwert von ungefähr 2 × 1016/cm3 in einem Bereich des n–-Typ-Halbleitersubstrates 100 aufweist, der ausgehend von der Rückseitenoberfläche in einer Tiefe von ungefähr 0,5 μm angesiedelt ist, und eine n+-Typ-Pufferschicht 5 mit einem Verunreinigungskonzentrationsprofil mit einer n-Typ-Verunreinigungskonzentration mit einem Maximalwert von ungefähr 3 × 1015/cm3 in einem Bereich des n–-Typ-Halbleitersubstrates 100, der in einer Tiefe von ungefähr 0,5 μm bis ungefähr 20 μm gemessen von der Rückseitenoberfläche angesiedelt ist. Weiterhin hat die Pufferschicht 5 einen maximalen Konzentrationswert, der ungefähr hundertfünfzigmal der Konzentration des n–-Typ-Halbleitersubstrates 100 ist und die Kollektorschicht 4 hat einen maximalen Konzentrationswert, der ungefähr tausendmal der Konzentration des Halbleitersubstrates 100 ist.
  • Dadurch kann eine Kombination aus einer pn-Konzentration und einer Tiefe und einer Donorschicht 6 einer Defektschicht, welche Verunreinigungen mit einer Konzentration mit einem projizierten Profil aufweist, einen IGBT als Leistungsvorrichtung mit hoher Spannungsfestigkeit liefern, der einen verbesserten Kompromiss bei der niedrigen Sättigungsspannung (Vce(sat)) und der Offset-Spannung (Eoff) zeigt. Weiterhin kann ein 3,3 kV-Planar-IGBT, der ein Halbleitersubstrat mit einer Rückseitenoberfläche aufweist, die einen pn-Übergang aufweist, der Verunreinigungen enthält, deren Konzentration und Tiefe eingestellt ist und die Protonen einer kontrollierten Menge ausgesetzt wurde, einen "Snap Back"-Effekt der niedrigen Sättigungsspannung Vce(sat) für einen Betrieb bei einer niedrigen Temperatur von –55°C beseitigen und dadurch eine Schwankung in der niedrigen Sättigungsspannung Vce(sat) verringern und einen Verlust bei einer Schalteigenschaft stabilisieren.
  • Man beachte, dass bei der obigen Ausführungsform die Rückseitenoberflächen-Elektroden-p+-Kollektorschicht 4 und die n+-Typ-Pufferschicht 5 eine feste Konzentration in ihren Verunreinigungen aufweisen und eine Lebensdauereinstellschicht so gewählt wird, dass sie einen variablen Kompromiss gestattet zum Anpassen an mehrere Anwendungen. Alternativ kann die Variation der Konzentration der p+-Kollektorschicht 4 ebenfalls einen äquivalenten Kompromiss liefern.
  • Weiterhin wurde ein Getter-Verfahren vorgestellt, das für verschiedene Wafer gemeinsam entwickelt werden kann als ein Managementverfahren, das verhindert, dass ein Unterschied zwischen Siliziummaterialien und ein Unterschied zwischen Prozessen hinsichtlich des Kontaminationsniveaus eine Eigenschaft bzw. Kennlinie beeinflusst. Herkömmlicherweise konnte der Rückseitenoberflächenaufbau nicht eine p-Typ-Kollektor-Konzentration und einer n-Typ-Pufferschicht aufweisen, deren Profil eingestellt ist. Das Verfahren erlaubt solch eine Einstellung und Löcher können in einer optimierten Menge eingebracht werden.
  • Die Schicht zum Einstellen einer niedrigen Lebensdauer, die hinzugefügt wurde, hat den Kompromiss mit mehr Optionen versehen. Die Schaltverlustverringerung und ein Kompromiss zwischen einem Verlust beim Abschalten (Abschaltverlust) (Eoff) und einer AN-Spannung (Vce(sat)) kann wie beabsichtigt wiederholt werden. Die Löchermenge, die optimiert wurde, hat ebenfalls die Spannungsfestigkeit verbessert.
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
  • Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
  • Zitierte Patentliteratur
    • - JP 2002-299623 [0008]

Claims (9)

  1. Halbleitervorrichtung mit: einem Halbleiterelementbereich (1, 2), der an einer vorderen Oberfläche eines Halbleitersubstrates (100) eines ersten Leitungstyps vorgesehen ist, und einer Kollektorschicht (4) eines zweiten Leitungstyps und einer Pufferschicht (5) des ersten Leitungstyps, die in dem Halbleitersubstrat (100) in einer Tiefenrichtung des Halbleitersubstrates (100) gesehen von einer Rückseitenoberfläche des Halbleitersubstrates (100) vorgesehen sind, wobei die Kollektorschicht (4) eine Region mit Verunreinigungen des zweiten Leitungstyps in dem Halbleitersubstrat in einem Bereich beinhaltet, der ausgehend von der Rückseitenoberfläche bis zu einer Tiefe von ungefähr 0,5 μm angesiedelt ist, wobei die Verunreinigungen des zweiten Leitungstyps eine Konzentration mit einem Maximalwert von ungefähr 2 × 1016/cm3 aufweisen, die Pufferschicht (5) Verunreinigungen des ersten Leitungstyps in dem Halbleitersubstrat (100) in einem Bereich enthält, der in einer Tiefe von ungefähr 0,5 μm bis ungefähr 20 μm gemessen von der Rückseitenoberfläche des Halbleitersubstrates (100) angesiedelt ist, wobei die Verunreinigungen des ersten Leitungstyps eine Konzentration mit einem Maximalwert von ungefähr 3 × 1015/cm3 aufweisen und eine Donorschicht (6), die eine Defektschicht enthält, in dem Halbleitersubstrat (100) in einem Bereich vorgesehen ist, der in einer Tiefe von ungefähr 32 μm gemessen von der Rückseitenoberfläche angesiedelt ist.
  2. Halbleitervorrichtung nach Anspruch 1, bei der der Maximalwert der Konzentration der Pufferschicht (5) ungefähr hundertfünfzigmal einer Konzentration des Halbleitersubstrates (100) ist, und der Maximalwert der Konzentration der Kollektorschicht (4) ungefähr tausendmal der Konzentration des Halbleitersubstrates (100) ist.
  3. Halbleitervorrichtung nach Anspruch 1 oder 2, bei der die Donorschicht (6) eine Defektschicht aufweist, welche mit Protonen bestrahlt wird, die mit einer Dosis von ungefähr höchstens 2 × 1011/cm2 in das Halbleitersubstrat (10) an der Rückseitenoberfläche mit der Pufferschicht (5) und der Kollektorschicht (4) eingebracht werden, wobei die Donorschicht (6) eine Konzentration von ungefähr höchstens 7,5 × 1013/cm3 aufweist.
  4. Halbleitervorrichtung nach Anspruch 1 oder 2, bei der die Donorschicht (6) eine Defektschicht enthält, welche Verunreinigungen mit einer Konzentration mit einem projizierten Profil mit einer Halbwertsbreite von ungefähr 10 μm aufweist, die ausgebildet ist, durch Bestrahlen des Halbleitersubstrates (100) an der Rückseitenoberfläche mit der Pufferschicht (5) und der Kollektorschicht (4) mit Protonen einer Dosis von ungefähr 2 × 1011/cm2 mit einer projizierten Reichweite (Rp) der Protonen, die so gewählt ist, dass sie an einer Position in einer Tiefe der Pufferschicht (5) plus ungefähr 10 μm (Rp = 42 μm) liegt.
  5. Halbleitervorrichtung nach Anspruch 1 oder 2, bei der die Donorschicht (6) eine Defektschicht enthält, die ausgebildet ist durch Bestrahlen des Halbleitersubstrates (100) an der Rückseitenoberfläche mit der Pufferschicht (5) und der Kollektorschicht (4) mit Protonen einer Dosis von ungefähr 1 × 1011/cm2, wobei die projizierte Reichweite (Rp) der Protonen auf eine Position in einer Tiefe der Pufferschicht (5) plus ungefähr 20 μm (Rp = 52 μm) gesetzt ist und die Defektschicht eine Donorkonzentration von ungefähr höchstens 3,5 × 1013/cm3 aufweist, die ungefähr zwei- bis ungefähr dreimal jener des Halbleitersubstrates ist.
  6. Halbleitervorrichtung nach Anspruch 1 oder 2, bei der die Donorschicht (6) eine Defektschicht enthält, die Verunreinigungen einer Konzentration mit einem projizierten Profil mit einer Halbwertsbreite von ungefähr 10 μm bis ungefähr 5 μm aufweist, die ausgebildet ist durch Bestrahlen des Halbleitersubstrates (100) in einer Driftregion mit Protonen.
  7. Halbleitervorrichtung nach Anspruch 1 oder 2, bei der: die Kollektorschicht (4) eine Verunreinigungsregion mit Verunreinigungen des zweiten Leitungstyps ist, welche in einer Menge von ungefähr 1 × 1013/cm2 eingebracht sind, und die Donorschicht (6) eine Defektschicht enthält, die mit einer Protonendosis von ungefähr höchstens 1 × 1011/cm2 für die Bestrahlung ausgebildet ist.
  8. Halbleitervorrichtung nach Anspruch 1 oder 2, bei der: die Kollektorschicht (4) eine Verunreinigungsregion mit Verunreinigungen des zweiten Leitungstyps ist, die in einer Menge von ungefähr 5 × 1013/cm2 eingebracht sind, und die Donorschicht (6) eine Defektschicht enthält, die ausgebildet ist mit einer Protonendosis von ungefähr höchstens 5 × 1011/cm2 für die Bestrahlung.
  9. Halbleitervorrichtung nach einem der Ansprüche 1 bis 8, bei der die Donorschicht (6) eine Defektschicht enthält, die in dem Halbleitersubstrat (100) in einer vorbestimmten Tiefe ausgehend von der Rückseitenoberflächenschicht ausgebildet ist und Verun reinigungen einer Konzentration mit einem projizierten Profil aufweist, bei dem ein Al-Absorber einer vorbestimmten Dicke zwischen eine Protonenquelle für die Bestrahlung und das Halbleitersubstrat (100) eingeführt wird, um als ein Zwischenmaterial zu dienen.
DE102008048832.1A 2008-01-23 2008-09-25 Halbleitervorrichtung Active DE102008048832B4 (de)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2008012743A JP5150953B2 (ja) 2008-01-23 2008-01-23 半導体装置
JP2008-012743 2008-01-23

Publications (2)

Publication Number Publication Date
DE102008048832A1 true DE102008048832A1 (de) 2009-08-06
DE102008048832B4 DE102008048832B4 (de) 2015-02-12

Family

ID=40822280

Family Applications (1)

Application Number Title Priority Date Filing Date
DE102008048832.1A Active DE102008048832B4 (de) 2008-01-23 2008-09-25 Halbleitervorrichtung

Country Status (5)

Country Link
US (2) US8017974B2 (de)
JP (1) JP5150953B2 (de)
KR (1) KR101015460B1 (de)
CN (1) CN101494238B (de)
DE (1) DE102008048832B4 (de)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10497801B2 (en) 2014-01-28 2019-12-03 Infineon Technologies Ag Method of manufacturing a semiconductor device having an undulated profile of net doping in a drift zone

Families Citing this family (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP2045844A1 (de) * 2007-10-03 2009-04-08 ABB Technology AG Halbleitermodul
JP4544313B2 (ja) * 2008-02-19 2010-09-15 トヨタ自動車株式会社 Ｉｇｂｔとその製造方法
JP2011204935A (ja) * 2010-03-26 2011-10-13 Mitsubishi Electric Corp 半導体装置とその製造方法
CN102983060B (zh) * 2011-09-07 2017-06-16 中芯国际集成电路制造(北京)有限公司 能够改善等离子体诱导损伤的半导体器件及其制造方法
JP2013074181A (ja) * 2011-09-28 2013-04-22 Toyota Motor Corp 半導体装置とその製造方法
CN103578983A (zh) * 2012-08-01 2014-02-12 无锡华润上华半导体有限公司 场中止型绝缘栅型双极晶体管及其制造方法
CN103578982A (zh) * 2012-08-01 2014-02-12 无锡华润上华半导体有限公司 场中止型绝缘栅型双极晶体管及其制造方法
WO2014030457A1 (ja) * 2012-08-22 2014-02-27 富士電機株式会社 半導体装置および半導体装置の製造方法
JP2014056881A (ja) * 2012-09-11 2014-03-27 Mitsubishi Electric Corp 半導体装置および半導体装置の製造方法
CN104285298A (zh) * 2012-09-13 2015-01-14 富士电机株式会社 半导体装置及半导体装置的制造方法
CN103839805B (zh) * 2012-11-23 2018-09-11 中国科学院微电子研究所 一种功率器件的制备方法
CN102931223B (zh) * 2012-11-28 2015-11-04 江苏物联网研究发展中心 Igbt集电极结构
US9590083B2 (en) 2012-12-06 2017-03-07 Institute of Microelectronics, Chinese Academy of Sciences ITC-IGBT and manufacturing method therefor
JP6265594B2 (ja) 2012-12-21 2018-01-24 ラピスセミコンダクタ株式会社 半導体装置の製造方法、及び半導体装置
US8907374B2 (en) * 2013-01-30 2014-12-09 Hauwei Technologies Co., Ltd. Insulated gate bipolar transistor
CN103117302A (zh) * 2013-03-06 2013-05-22 江苏物联网研究发展中心 Fs型igbt器件的背面结构
CN104425245B (zh) * 2013-08-23 2017-11-07 无锡华润上华科技有限公司 反向导通绝缘栅双极型晶体管制造方法
JP6611532B2 (ja) * 2015-09-17 2019-11-27 ローム株式会社 半導体装置および半導体装置の製造方法
DE102016118012A1 (de) * 2016-09-23 2018-03-29 Infineon Technologies Ag Halbleiterbauelement und Verfahren zum Bilden eines Halbleiterbauelements
JP6784148B2 (ja) 2016-11-10 2020-11-11 三菱電機株式会社 半導体装置、絶縁ゲート型バイポーラトランジスタ、絶縁ゲート型バイポーラトランジスタの製造方法
JP6820738B2 (ja) 2016-12-27 2021-01-27 三菱電機株式会社 半導体装置、電力変換装置および半導体装置の製造方法
JP6661575B2 (ja) 2017-06-20 2020-03-11 三菱電機株式会社 半導体装置およびその製造方法
JP6987015B2 (ja) * 2018-04-26 2021-12-22 三菱電機株式会社 半導体装置
JP7181520B2 (ja) * 2018-06-25 2022-12-01 国立研究開発法人産業技術総合研究所 炭化珪素半導体装置および炭化珪素半導体装置の製造方法
US20200105874A1 (en) 2018-10-01 2020-04-02 Ipower Semiconductor Back side dopant activation in field stop igbt
WO2020149354A1 (ja) * 2019-01-18 2020-07-23 富士電機株式会社 半導体装置および半導体装置の製造方法
KR102455217B1 (ko) * 2020-11-24 2022-10-18 한국원자력연구원 GaN계 전력 소자의 제조 방법 및 이에 따라 제조된 GaN계 전력 소자

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002299623A (ja) 2001-03-30 2002-10-11 Toshiba Corp 高耐圧半導体装置

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3182262B2 (ja) * 1993-07-12 2001-07-03 株式会社東芝 半導体装置
JP3085037B2 (ja) * 1993-08-18 2000-09-04 富士電機株式会社 絶縁ゲートバイポーラトランジスタ
JPH09121052A (ja) * 1995-08-21 1997-05-06 Fuji Electric Co Ltd 半導体装置およびその製造方法
US5872028A (en) 1996-09-05 1999-02-16 Harris Corporation Method of forming power semiconductor devices with controllable integrated buffer
KR19980067237A (ko) 1997-01-31 1998-10-15 김광호 반도체 소자의 제조 방법
KR100483579B1 (ko) 1997-05-30 2005-08-29 페어차일드코리아반도체 주식회사 실리콘기판디렉트본딩을이용한절연게이트바이폴라트랜지스터용반도체장치의제조방법
KR100505562B1 (ko) 1998-08-10 2005-10-26 페어차일드코리아반도체 주식회사 다층 버퍼 구조를 갖는 절연게이트 바이폴라 트랜지스터 및 그제조방법
JP3695249B2 (ja) * 1999-09-30 2005-09-14 株式会社日立製作所 半導体装置及びそれを用いた電力変換装置
US6482681B1 (en) * 2000-05-05 2002-11-19 International Rectifier Corporation Hydrogen implant for buffer zone of punch-through non epi IGBT
US7485920B2 (en) * 2000-06-14 2009-02-03 International Rectifier Corporation Process to create buried heavy metal at selected depth
TWI305927B (en) 2001-03-29 2009-02-01 Toshiba Kk Semiconductor device and method of making the same
US6777747B2 (en) 2002-01-18 2004-08-17 Fairchild Semiconductor Corporation Thick buffer region design to improve IGBT self-clamped inductive switching (SCIS) energy density and device manufacturability
JP3907174B2 (ja) * 2002-02-26 2007-04-18 新電元工業株式会社 半導体装置
JP2004247593A (ja) 2003-02-14 2004-09-02 Toshiba Corp 半導体装置及びその製造方法
JP4166102B2 (ja) * 2003-02-26 2008-10-15 トヨタ自動車株式会社 高耐圧電界効果型半導体装置
DE102004030268B4 (de) * 2003-06-24 2013-02-21 Fuji Electric Co., Ltd Verfahren zum Herstellen eines Halbleiterelements
JP2005158804A (ja) * 2003-11-20 2005-06-16 Sanken Electric Co Ltd 絶縁ゲート型バイポーラトランジスタおよびその製造方法
JP2005354031A (ja) 2004-05-13 2005-12-22 Mitsubishi Electric Corp 半導体装置
JP4919700B2 (ja) * 2005-05-20 2012-04-18 トヨタ自動車株式会社 半導体装置及びその製造方法
JP5104314B2 (ja) * 2005-11-14 2012-12-19 富士電機株式会社 半導体装置およびその製造方法
JP2008042013A (ja) * 2006-08-08 2008-02-21 Sanyo Electric Co Ltd 半導体装置の製造方法
US7989888B2 (en) * 2006-08-31 2011-08-02 Infineon Technologies Autria AG Semiconductor device with a field stop zone and process of producing the same

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002299623A (ja) 2001-03-30 2002-10-11 Toshiba Corp 高耐圧半導体装置

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10497801B2 (en) 2014-01-28 2019-12-03 Infineon Technologies Ag Method of manufacturing a semiconductor device having an undulated profile of net doping in a drift zone
DE102015101124B4 (de) 2014-01-28 2024-02-01 Infineon Technologies Ag Halbleitervorrichtung mit wellenförmigem profil der nettodotierung in einer driftzone und verfahren zu deren herstellung

Also Published As

Publication number Publication date
US20110227128A1 (en) 2011-09-22
US20090184338A1 (en) 2009-07-23
CN101494238B (zh) 2012-05-30
CN101494238A (zh) 2009-07-29
US8274095B2 (en) 2012-09-25
KR20090081312A (ko) 2009-07-28
US8017974B2 (en) 2011-09-13
DE102008048832B4 (de) 2015-02-12
KR101015460B1 (ko) 2011-02-18
JP5150953B2 (ja) 2013-02-27
JP2009176882A (ja) 2009-08-06

Similar Documents

Publication Publication Date Title
DE102008048832B4 (de) Halbleitervorrichtung
DE102007043341B4 (de) Halbleitervorrichtung und Verfahren zu ihrer Herstellung
DE102007026387B4 (de) Verfahren zur Herstellung einer Halbleiteranordnung
DE102018215731B4 (de) Halbleitervorrichtung und Verfahren zum Herstellen derselben
DE102017222805A1 (de) Halbleitervorrichtung, Leistungswandlungsvorrichtung und Verfahren einer Fertigung einer Halbleitervorrichtung
DE112010005443T5 (de) Halbleitervorrichtung mit einem Halbleitersubstrat mit einem Diodenbereich und einem IGBT-Bereich
DE102009002944A1 (de) Halbleitervorrichtung
DE112011105826B4 (de) Halbleitervorrichtung und Verfahren zur Herstellung selbiger
DE112010004241T5 (de) Halbleiterbauelement und Verfahren zur Herstellung des Halbleiterbauelements
DE112015000610T5 (de) Halbleitervorrichtung und Verfahren zum Herstellen einer Halbleitervorrichtung
DE112005003720T5 (de) SOI-Trench-Lateral-IGBT
DE102007015304A1 (de) Rückwärtsleitender (RC-) IGBT mit senkrecht angeordneter Ladungsträgerlebensdaueranpassung
DE112013002751B4 (de) Leistungshalbleitervorrichtung vom Typ mit hochspannungsisoliertem Gate und Verfahren zum Herstellen derselben
EP1307923B1 (de) Hochvolt-diode und verfahren zu deren herstellung
DE102005039564B4 (de) Verfahren zum Herstellen eines Halbleiterbauteils
DE112015006631T5 (de) Verfahren zur Herstellung einer Halbleitervorrichtung
DE112006001791T5 (de) Nicht-Punch-Through Hochspannungs-IGBT für Schaltnetzteile
DE102018205274A1 (de) Halbleitervorrichtung und verfahren zu deren herstellung
DE102004017723B4 (de) In Rückwärtsrichtung sperrendes Halbleiterbauteil und Verfahren zu seiner Herstellung
DE112021002169T5 (de) Halbleitervorrichtung
DE102016102861B3 (de) Halbleiterbauelemente und Verfahren zum Bilden eines Halbleiterbauelements
DE102021122335A1 (de) Halbleitervorrichtung und Verfahren zum Herstellen einer Halbleitervorrichtung
DE102020114595A1 (de) Halbleitervorrichtung
DE112017008011T5 (de) Halbleitervorrichtung
DE102017204385A1 (de) Halbleitervorrichtung und Verfahren für eine Fertigung derselben

Legal Events

Date Code Title Description
OP8 Request for examination as to paragraph 44 patent law
R018 Grant decision by examination section/examining division
R084 Declaration of willingness to licence
R020 Patent grant now final