KR19980067237A - 반도체 소자의 제조 방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 제조 방법에 관한 것으로서, 제 1 도전형의 반도체 기판과, 상기 제 1 도전형의 반도체 기판 위에 고농도 및 저농도의 이중 층으로 형성된 제 2 도전형의 불순물층과, 상기 저농도의 불순물층에 다수의 셀로 형성된 제 1 도전형의 웰 영역과, 상기 웰 영역 내에 각 각 형성된 제 2 도전형의 고농도 에미터 영역과, 상기 에미터 영역 위에 각 각 형성된 에미터 전극과, 게이트 산화막 위에 형성된 게이트 전극으로 구비된 반도체 소자에 있어서, 상기 제 2 도전형의 불순물층 중 고농도의 불순물층은 포스포러스 프리 디포지션(Phosphorus Pre deposition)법을 이용하여 형성시키는 것을 특징으로 한다.
따라서, 본 발명에 의하면, 종래의 기술보다 더욱 고농도의 버퍼층을 형성하게 됨으로써 정공의 주입을 더욱 억제할 수 있으므로 스위칭 속도를 더욱 향상시킬 수 있는 효과가 있다.
Description
본 발명은 반도체 소자의 제조 방법에 관한 것으로서, 보다 상세하게는 절연 게이트 바이폴라 트랜지스터(Insulated Gate Bipolar Transistor : IGBT)의 N+ 형 버퍼(Buffer)층의 형성 방법에 관한 것이다.
일반적으로 반도체 소자 중에서, 예를 들어 절연 게이트 바이폴라 트랜지스터(IGBT)의 기본 구조는, 도 1 에서 나타낸 바와 같이, 전력 모스 트랜지스터(Power MOSFFET)의 기본 구조에서 콜렉터측의 N+ 층(12)과 인접하게 P+ 층(11)을 추가하여 PN 접합을 하나의 형태로 구성한다.
즉, 상기 소자의 기본이되는 반도체 기판은 3 가의 이온이 고농도로 도핑된 P+ 실리콘 기판(11) 위에 5 가의 N 형 이온이 고농도로 도핑된 N+ 에피층(12)과 저농도로 도핑된 N- 에피층(13)을 이중 에피 성장법을 이용하여 위로부터 N-, N+ 층의 이중 에피 구조를 갖도록 되어 있다.
이와 같은 구조를 갖는 절연 게이트 바이폴라 트랜지스터(IGBT)에서는 턴 온시에 P+ 기판(11)으로부터 N+ 버퍼층(12)을 지나 N- 층(13)으로 주입된 정공은 전도도 변조 효과를 유발하여 전자를 끌어 당기므로 N- 층(13)의 전자 밀도가 증가하고, N- 층(13)의 저항을 낮춰준다.
즉, N+ 버퍼층(12)의 농도에 따라 P+ 기판(11)으로부터 주입되는 정공의 양이 조절되는 데, N+ 농도가 높으면 정공 주입량이 줄고 N+ 농도가 낮으면 정공 주입량이 많아진다.
그러므로, 정공의 주입량에 따라 소자의 특성이 달라져 이의 주입량이 많으면 콜렉터-에미터간 포화 전압이 낮아지고 스위칭 시간이 길어지는 반면, 주입량이 적으면 콜렉터-에미터간 포화 전압이 커지고 스위칭 타임이 짧아진다. 응용 세트(SET)에 따라서 포화 전압이 낮아야 하는 경우와 스위칭 속도가 빨라야 하는 경우가 있는 데, 특히 스위칭 속도가 빨라야 하는 경우에는 N+ 버퍼의 농도를 높여 정공의 주입을 억제하는 방법이 필요하다.
그러나, 종래의 에피 성장 방법으로는 N+ 버퍼의 농도를 높이는 데에는 한계가 있으므로 단지 버퍼 농도의 조절에 의하여 스위칭 속도를 일정치 이상으로 빠르게 하기는 불가능한 문제점을 내포한다.
따라서, 본 발명은 상술한 문제점을 해소하기 위하여 창작된 것으로서, 본 발명의 목적은 N+버퍼층의 형성 방법을 에피 성장법으로 하지 않고 포스포러스 프리 디포지션(Phosphorus Pre deposition) 방법을 이용하여 형성시키는 반도체 소자의 제조 방법을 제공하는 데 있다.
이와 같은 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 제조 방법은, 제 1 도전형의 반도체 기판과, 상기 제 1 도전형의 반도체 기판 위에 고농도 및 저농도의 이중 층으로 형성된 제 2 도전형의 불순물층과, 상기 저농도의 불순물층에 다수의 셀로 형성된 제 1 도전형의 웰 영역과, 상기 웰 영역 내에 각 각 형성된 제 2 도전형의 고농도 에미터 영역과, 상기 에미터 영역 위에 각 각 형성된 에미터 전극과, 게이트 산화막 위에 형성된 게이트 전극으로 구비된 반도체 소자에 있어서, 상기 제 2 도전형의 불순물층 중 고농도의 불순물층은 포스포러스 프리 디포지션(Phosphorus Pre deposition)법을 이용하여 형성시키는 것을 특징으로 한다.
도 1 은 종래의 실시예에 따른 반도체 소자의 구조를 나타낸 단면도.
도 2 는 도 1 의 수직 단면을 따라 주입된 불순물의 농도 분포 및 기울기를 나타낸 도표.
도 3 은 본 발명에 의하여 제조된 반도체 소자의 구조를 나타낸 단면도.
* 도면의 주요 부분에 대한 부호의 설명 *
11 : P+ 형 반도체기판, 12 : N+ 형 버퍼층,
13 : N- 형 에피층, 14 : P 형 웰 영역,
15 : N+ 형 에미터 영역, 16 : 게이트 산화막,
17 : 게이트 전극, 18 : 에미터 전극 .
이하, 본 발명의 바람직한 실시예를 첨부된 도면에 의하여 더욱 상세히 설명한다.
도 3 은 본 발명에 의하여 제조된 반도체 소자의 구조를 나타낸 단면도이다.
상기 도면에서, P+ 형의 반도체 기판(11) 위에 고농도 및 저농도의 이중 층의 불순물층인 N+ 형의 버퍼층(12) 및 N- 형의 에피층(13)이 형성된다.
특히, 고농도의 불순물층인 N+ 형의 버퍼층(12)은 종래의 에피 성장법과는 달리 포스포러스 프리 디포지션(Phosphorus Pre deposition)법을 이용하여 형성된다.
여기서, 상기 포스포러스 프리 디포지션 온도는 900℃ ∼ 1150 ℃범위 내로 하면 바람직하다. 또한 고농도 불순물층의 두께는 5 ∼ 20 ㎛, 그 피크(peak) 농도는 1×E17 ∼ 1×E19/㎤ 로하면 더욱 바람직하다.
그리고, 상기 저농도의 불순물층인 N- 형의 에피층(13)에 다수의 셀로 형성된 P 형의 웰(Well) 영역(14)이 형성되고, 상기 웰 영역(14) 내에 각 각 N+ 형의 에미터 영역(15)이 형성된다.
상기 에미터 영역(15) 위에는 에미터 전극(17)이 형성되고, 게이트 산화막(16) 위에는 게이트 전극(18)이 형성된다.
상술한 본 발명에 의하면, 종래의 기술보다 더욱 고농도의 버퍼층을 형성하게 됨으로써 정공의 주입을 더욱 억제할 수 있으므로 스위칭 속도를 더욱 향상시킬 수 있는 효과가 있다.
Claims (4)
- 제 1 도전형의 반도체 기판과, 상기 제 1 도전형의 반도체 기판 위에 고농도 및 저농도의 이중 층으로 형성된 제 2 도전형의 불순물층과, 상기 저농도의 불순물층에 다수의 셀로 형성된 제 1 도전형의 웰 영역과, 상기 웰 영역 내에 각 각 형성된 제 2 도전형의 고농도 에미터 영역과, 상기 에미터 영역 위에 각 각 형성된 에미터 전극과, 게이트 산화막 위에 형성된 게이트 전극으로 구비된 반도체 소자에 있어서, 상기 제 2 도전형의 불순물층 중 고농도의 불순물층은 포스포러스 프리 디포지션(Phosphorus Pre deposition)법을 이용하여 형성시키는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서, 상기 포스포러스 프리 디포지션 온도는 900℃ ∼ 1150 ℃범위 내인 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서, 상기 고농도 불순물층의 두께는 5 ∼ 20 ㎛ 인 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서, 상기 고농도 불순물층의 피크(peak) 농도는 1×E17 ∼ 1×E19/㎤인 것을 특징으로 하는 반도체 소자의 제조 방법.
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| KR1019970003153A KR19980067237A (ko) | 1997-01-31 | 1997-01-31 | 반도체 소자의 제조 방법 |
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Publications (1)
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| KR19980067237A true KR19980067237A (ko) | 1998-10-15 |
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Country Status (1)
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| KR (1) | KR19980067237A (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8017974B2 (en) | 2008-01-23 | 2011-09-13 | Mitsubishi Electric Corporation | Semiconductor device with increased withstand voltage |
-
1997
- 1997-01-31 KR KR1019970003153A patent/KR19980067237A/ko not_active Application Discontinuation
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
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| US8017974B2 (en) | 2008-01-23 | 2011-09-13 | Mitsubishi Electric Corporation | Semiconductor device with increased withstand voltage |
| US8274095B2 (en) | 2008-01-23 | 2012-09-25 | Mitsubishi Electric Corporation | Semiconductor device |
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