JP5805756B2 - パワー半導体デバイス - Google Patents

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Description

本発明は、パワー半導体デバイスの分野に関する。それは請求項1の前提部分に係る異なる導電型の層（layers）を有するパワー半導体デバイスに関する。
図１には、従来技術の逆導通絶縁ゲートバイポーラトランジスタ（ＲＣ−ＩＧＢＴ）が示されており、それはビルトインフリーホイーリング（bult-in freewheeling）ダイオードを有する絶縁ゲート型バイポーラトランジスタを１つのウエハ１０内に具備している。このような逆導通半導体装置１５０は、集積化されたＩＧＢＴのエミッタ側１である第１のメイン側、および前記ＩＧＢＴのコレクタ側１５で、かつエミッタ側１１の反対側である第２のメイン側を有する第１のｎ型ドリフト層３を具備している。ｐドープベース層４はエミッタ側１に配置されている。ベース層４上には、ドリフト層３よりも高ドーピングのｎドープトソース領域６が配置されている。
電気絶縁層７８は、エミッタ側１上に配置されており、そして、ベース層４およびドリフト層３をカバーしており、そして、ソース領域６を部分的にカバーしている。導電性のプレーナゲート電極７は絶縁層７８内に完全に埋め込まれている。ベース層４の中央部より上にはソース領域または電気絶縁層は配置されていない。
エミッタ電極２は、ベース層４のこの中央部に配置されており、それはまた絶縁層７８をカバーしている。エミッタ電極２は、コンタクト領域２２内のソース領域６およびベース層４に直接電気的にコンタクトしているが、さらなる絶縁層７８２によってプレーナゲート電極７からは電気的に絶縁されている。
コレクタ側１５では、バッファ層９がドリフト層３上に配置されている。ドリフト層３と反対側のバッファ層９上には、交互しているｎ型の第１の領域８１とｐドープト第２の領域８５を伴って第１の層８が配置されている。バッファ層９と同様に第１の領域８１は、ドリフト層３よりも高いドーピング濃度を有する。
コレクタ電極２５はコレクタ側１５に配置されており、そして、それは第１および第２の領域８１,８５をカバーし、そして、それらに直接電気的にコンタクトしている。
このような従来技術の半導体装置１５０では、コレクタ電極２５であってその一部がダイオード内でカソード電極を形成するコレクタ電極２５、ダイオード内でカソード領域を形成するｎ型第１の領域８１、ドリフト層３であってその一部がダイオードドリフト層を形成するドリフト層３、ｐ型ベース層４であってその一部がダイオード内でアノード領域を形成するｐ型ベース層４、および、ダイオード内でアノードを形成するエミッタ電極２の間には、フリーホイールダイオードが形成される。
絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）は、コレクタ電極２５であってその一部がＩＧＢＴコレクタ電極を形成するコレクタ電極２５、ＩＧＢＴ内のコレクタ層を形成するｐ型第２の領域８５、ドリフト層３であってその一部がＩＧＢＴドリフト層を形成するドリフト層３、ベース層４であってその一部がＩＧＢＴ内のｐベース層を形成するベース層４、ｎ型ＩＧＢＴソース領域を形成するソース領域３、および、エミッタ電極２の間に形成される。ＩＧＢＴのオン状態の間に電気的に導電性のチャネルは、ｎ−ドリフト層３に向かって、エミッタ電極２、ソース領域６およびｐベース層４の間に形成される。
このような従来技術の逆導通（ＲＣ）−ＩＧＢＴデバイスにおいて、デバイスがダイオードモードのとき、ＩＧＢＴセルのｐ−ベース層４は、内部ダイオードのアノードとしても利用される。しかし、ｐ−ベース層４は、ＭＯＳチャネルを介してドリフト層３に接続される可能性がある、Ｎ−ソース領域６に短絡される。もしチャネルが開いていると、電子電流は、チャネルを介して流れ、そして、ｐ−ベース層４とドリフト層３との間のｐｎ接合を短絡する。その結果、ｐ型ベース層４とドリフト層３との間のｐｎ接合が順方向にバイアスされず、そして、ホール注入が防止される。電流は、チャネルを介して流れる単極の電子電流によって維持される。電位差が接合のビルトイン電圧に達したときに、接合はついに注入を開始するが、前記コンタクトでの電圧は非常に高くなる可能性がある。ホール注入が開始すると、ドリフト層３の導電性（conductivity）は変調され、そして、電圧降下は低減される。したがって、ゲート電圧に応じて、ダイオードは、Ｉ−Ｖ特性において特性ＭＯＳ制御負性抵抗領域（スナップバック電圧）を示す。しきい値を超えるゲート電圧を使用すると、スナップバックは最大となり、一方、しきい値未満または負の電圧を使用すると、チャネルが閉じられ、そして、スナップバックは完全になくなる。
加えて、ＭＯＳチャネルは、内部ダイオード導通中は、ｐ−ベース層４下のプラズマ濃度を制御している。しきい値を超えるゲート電圧を印加することにより、プラズマは誘導されたチャネルを介して引き出され、したがって、ｐ型ベース層４下のプラズマが減少することになり、これは、ゲート・エミッタ間電圧がしきい値未満または負の時の状況に比べて、より大きなオン状態の損失をもたらす。
様々なアプリケーションにおいて、ダイオードモード中のゲート制御は、自由に選択することはできず、それでデバイスは正のゲート電圧が印加される時に良好な特性を提供することができるはずである。
米国５７０２９６１はＩＧＢＴを示しており、それは交互様式のベース層およびｐドープトアノード層、そして、コレクタ側には厳密に整列された前記アノード層への投影内のｎベース層と前記ベー層への投影内のｎドープトとを具備している。この交互配置は、しかし、ＩＧＢＴの性能に惡影響を与える。
ＵＳ２００５／００７３００４ Ａ１は、デバイスの周辺上に高濃度にｐドープされたガードリング終端を有する従来のＭＯＳＦＥＴデバイスを記述している。
ＵＳ２００５／０４５９６０ Ａ１は、トレンチゲート電極を有する逆導通ＩＧＢＴを記述している。二つのトレンチゲートは、ＩＧＢＴアクティブセルを形成している。このような２つのアクティブセルの間にはアノード層が配置されており、それはベース層よりも薄くｐドープされ、かつ、ベース層よりも浅い。このデバイスもまた、ベース層と同じ方向に（ベース層に整列して）配置され、そして、エミッタ電極へのアノード電極の大きなコンタクト面積を形成している、ｐ層に悩まされており、これから高ＩＧＢＴオン状態損失がもたらされる。
ＵＳ２００７／０１０８４６８ Ａ１は別の逆導通ＩＧＢＴを記述しており、そこではＩＧＢＴアクティブセルは領域を交互し、そこではｐドープ層が配置され、そして、ここにおいて、ｐドープ層トレンチはエミッタ電位に置かれている。ｐドープト層はエミッタ電極に広くコンタクトしている。したがって、このデバイスは上記と同様の問題を有する。
改善されたダイオードモードでのデバイスの特性を有する逆導通パワー半導体デバイスを提供するのが発明の目的である。
前記問題は請求項１の特徴を有する半導体デバイスによって解決される。発明のパワー半導体デバイスは、ウェハ内に異なる導電型の層（layers）を具備しており、前記層は、エミッタ側のエミッタ電極と、前記エミッタ側とは反対側に配置されたコレクタ側のコレクタ電極との間に配置されている。
前記デバイスは以下の層を具備する：
− 第１導電型のドリフト層、それは前記エミッタ側と前記コレクタ側との間に配置されている、
− 第１の層、それは前記第１導電型の第１の領域および前記ドリフト層よりも高ドーピング濃度を具備しており、前記第１の層は前記ドリフト層とコレクタ電極との間に配置されている、
− 第２導電型のベース層、それは前記ドリフト層と前記エミッタ電極との間に配置されており、前記ベース層は前記エミッタ電極に直接的電気的にコンタクトしている、
− 前記第１導電型のソース領域、それは前記エミッタ側に配置され前記ベース層内に埋め込まれ、そして、前記エミッタ電極にコンタクトし、前記ソース領域は前記ドリフト層よりも高いドーピング濃度を有する、
− ゲート電極、それは絶縁層によって前記ベース層、前記ソース領域および前記ドリフト層から電気的に絶縁されている。
前記エミッタ電極はコンタクト領域を具備しており、そこでは前記エミッタ電極は前記ベース層および前記ソース領域にコンタクトする。アクティブ半導体セルは、ウェハ内に形成されており、それは層（layers）または層（layers）の一部を含み、それは前記エミッタ電極の前記コンタクト領域の前記エミッタ側に関して正射影に横たわり（line in）、それに前記ソース領域はコンタクトし、前記ソース領域、および前記ベース層のそのような部分、そこでは導電性のチャネルが形成されることができる。前記アクティブ領域はこのように含んでおり、そして、前記アクティブ領域はこれらの層／領域または前記コレクタ電極に向かうこのような層の部分の正射影の間に配置されている。すなわち、前記アクティブ領域はまた前記第１の層および前記ドリフト層の部分を含んでいる。
前記デバイスは、さらに、前記第２導電型のウェルを具備しており、それは前記ベース層と同様に同じ面内に配置されており、前記面は前記エミッタ側に平行であり、ここにおいて、前記ウェルは、前記アクティブセルの外側に配置され、そして、少なくとも直接的にまたはベース層を介してのどちらかで前記エミッタ電極に電気的に接続さている。
ダイオードの順方向導通中のＭＯＳチャネルの影響は低減されるので、前記ウェルはダイオードモードに改善をもたらし、そして、ゲートについてしきい値を超えるゲートエミッタ電圧が印加された時の低電流での電圧スナップバックもまた低減される。ダイオードについてのゲート制御の影響は、本発明の構成によって低減される。
前記ウェルの導入によって、前記ＭＯＳチャネルから切り離された（decoupled）、追加のダイオードエミッタ領域が導入される。ウェルは、ＰＩＮフォトダイオード領域内のセルの間に配置されように、アクティブセルの外側に置かれ、そしてそれ故に、ＩＧＢＴモードでのデバイスの特性に影響を与えず、そして、セル設計パラメータ（例えば、ピッチ）に影響を与えない。その結果、ウェルはＭＯＳ制御を組み込まない。ウェルまたはウェルゾーン（well zones）は、ベース層とは異なるドーピング、深さ、ライフタイムキリングスキーム（lifetime killing scheme）を有することができる。望まれる追加のｐウェル所望の領域からの最適な注入に応じて、ウェルは、（ベース層を介してエミッタ電極にウェルをコンタクトすることによって）部分的にフローティングになるように設計することができ、または、非フローティング（ウェルがエミッタ電極に直接コンタクトすること）になるように設計することができる。
デバイス領域に比べて小さな領域を有する単一のウェルまたは複数のウェルゾーンをエミッタ側に平行な平面内に持つことによって、ＩＧＢＴモードでの特性はより影響を受けない。このようにしてダイオード特性は、最適なダイオードモード損失およびＳＯＡのために制御されたオン状態プラズマ濃度およびＩＧＢＴおよびスナップバックから独立して最適化することができる。
本発明に係るさらなる利点は、従属請求項から明らかであろう。
本発明の主題は、添付図面を参照して次の本文で詳細に説明される。
図１は、従来技術によるプレーナゲート電極を有するＲＣ−ＩＧＢＴを示す。 図２は、図３の線Ｄ−Ｄに沿った面内のｐ−ベース層およびｐ−ウェルの第１の例示的な配置の平面図を示す。 図３は、図２のＡ−Ａ切断に沿った発明のプレーナゲート電極を有するＲＣ−ＩＧＢＴの断面図を示す。 図４は、図２のＢ−Ｂ切断に沿った発明のＲＣ−ＩＧＢＴの実施形態の断面図を示す。 図５は、図２のＢ−Ｂ切断に沿った発明のプレーナゲート電極を有するＲＣ−ＩＧＢＴの実施形態の断面図の変形を示し、ここにおいて、ウェルはベース層を介してエミッタ電極に接続されている。 図６は、図２のＡ−Ａ切断に沿った発明のプレーナゲート電極を有するＲＣ−ＩＧＢＴの実施形態の断面図の変形を示し、ここにおいて、ウェルはベース層を介してエミッタ電極に接続されている。 図７は、図６のＣ−Ｃ切断に沿った発明のプレーナゲート電極を有するＲＣ−ＩＧＢＴの実施形態の断面図を示す。 図８は、図２のＡ−Ａ切断に沿った発明のプレーナゲート電極を有するＲＣ−ＩＧＢＴの実施形態の断面図の変形を示し、ここにおいて、ウェルはミッタ電極に直接的に接続されている。 図９は、図８のＣ’−Ｃ’切断に沿った発明のプレーナゲート電極を有するＲＣ−ＩＧＢＴの実施形態の断面図を示す。 図１０は、図３の線Ｄ−Ｄに沿った面内における発明に係るＲＣ−ＩＧＢＴに対してのｐ−ベース層およびｐ−ウェルの例示的な配置の変形の平面図を示す。 図１１は、図３の線Ｄ−Ｄに沿った面内における発明に係るＲＣ−ＩＧＢＴに対してのｐ−ベース層およびｐ−ウェルの例示的な配置の変形の平面図を示す。 図１２は、図３の線Ｄ−Ｄに沿った面内における発明に係るＲＣ−ＩＧＢＴに対してのｐ−ベース層およびｐ−ウェルの例示的な配置の変形の平面図を示す。 図１３は、図３の線Ｄ−Ｄに沿った面内における発明に係るＲＣ−ＩＧＢＴに対してのｐ−ベース層およびｐ−ウェルの例示的な配置の変形の平面図を示す。 図１４は、図３の線Ｄ−Ｄに沿った面内における発明に係るＲＣ−ＩＧＢＴに対してのｐ−ベース層およびｐ−ウェルの例示的な配置の変形の平面図を示す。 図１５は、図２のＡ−Ａ切断に沿った発明のトレンチゲート電極を有するＲＣ−ＩＧＢＴの別の実施形態の断面図を示す。 図１６は、図２のＡ−Ａ切断に沿った発明のトレンチゲート電極およびエンハンスメント（enhancement layer）層を有するＲＣ−ＩＧＢＴの別の実施形態の断面図の変形を示す。 図１７は、図２のＡ−Ａ切断に沿った発明のトレンチゲート電極を有するＭＯＳＦＥＴの別の実施形態の断面図を示す。 図１８は、図３の線Ｄ−Ｄに沿った面内における層（layers）の異なる例示的な配置の平面図を示す。 図１９は、図３の線Ｄ−Ｄに沿った面内における層（layers）の異なる例示的な配置の平面図を示す。 図２０は、図３の線Ｄ−Ｄに沿った面内における層（layers）の異なる例示的な配置の平面図を示す。 図２１は、図３の線Ｄ−Ｄに沿った面内における層（layers）の異なる例示的な配置の平面図を示す。 図２２は、図３の線Ｄ−Ｄに沿った面内における層（layers）の異なる例示的な配置の平面図を示す。 図２３は、アクティブセル内のＭＯＳチャネルまでの距離に変化を与えている、ベース層に隣接するｐウェル（wells）を示す。 図２４は、図２３の実施形態の電流対順方向バイアス電圧を示す。
複数の図に用いられた複数の参照記号およびそれらの意味は参照記号のリストに要約されている。一般に、同様または同様に機能する部分には同じ参照記号が与えられている。説明される実施形態は例として示され、本発明を制限するものではない。
図３は、ウェハ１０を伴う逆導通パワー半導体デバイスの形の発明の半導体デバイスを示す。前記デバイスは、エミッタ側１１のエミッタ電極２と、エミッタ側１１とは反対側に配置されるコレクタ側１５のコレクタ電極２５との間に配置されている、異なる導電型の層（layers）を具備している。
前記デバイスは、
− （ｎ−）ドープトドリフト層３、それはエミッタ側１１とコレクタ側１５との間に配置されている、
− 第１の層８、それは、ドリフト層３よりも高ドーピング濃度を有する少なくとも一つのｎドープト第１の領域８１、および、少なくとも一つのｐドープト第２の領域８５を具備しており、第１の層８はドリフト層３とコレクタ電極２５との間に配置されている、
− 複数のｐドープトベース層４、それらはドリフト層３とエミッタ電極２との間に配置され、ベース層４はエミッタ電極２に直接に電気的にコンタクトしている、
− 複数のｎドープトソース領域６、それらはエミッタ側１１に配置されベース層４内に埋め込まれ、そして、エミッタ電極２にコンタクトし、ソース領域６はドリフト層３よりも高いドーピング濃度を有する、
− 複数のゲート電極７、それらの各々は絶縁層７８によってベース層（layers）４、ソース領域（regions）６およびドリフト層（layer）３から電気的に絶縁されている。
を具備している。
エミッタ電極２は、複数のベース層コンタクト領域２２を具備し、そこではエミッタ電極２は、ベース層４およびソース領域６にコンタクトする。
図３に示されるような逆導通パワー半導体デバイスに対しては、第１の層８は、さらに、ｐドープト第２の領域８５を具備しており、それは第１の領域８１に隣接して配置されている。前記デバイスは、二つ以上の第１および／または第２の領域を具備しても構わなく、それらは交互に隣接して配置される。例示的な実施形態では、前記デバイスは、複数の小さな第２の領域８５の他に、欧州特許出願第１０１５７３９２．１号に開示されているような、一つまたは複数の大きな試験的な（pilot）第２の領域を具備しており、それはまだ公開されていないので、それは参照によって本文の一部に組み込まれる。
図３において、前記デバイスは、プレーナゲート電極デザインを具備している。プレーナゲート電極７は、絶縁層７８によってベース層４、ソース領域６およびドリフト層３から絶縁されてエミッタ側１１の上面（top）に配置されている。一般的には、さらなる絶縁層７８２がプレーナゲート電極７とエミッタ電極２との間に配置される。
アクティブ半導体セル１８はウェハ１０内に形成されており、それはエミッタ電極の複数のベース層コンタクト領域２２の一つのエミッタ側１１に関して正射影に横たわる（lie in orthogonal projection）ような層（layers）またはそのような層の部分を含み、それにソース領域の一つがコンタクトしており、前記ソース領域６および前記複数のベース層４のそのような部分の一つに導電性のチャネルを形成することができる。チャンネルは“電子”と記された矢印で図に示されている。図３の断面図には、アクティブセルだけが示されている（同じことは図１５−１７にも当てはまる）。
クラスタは、複数のこのようなアクティブセルで、特に、少なくとも１０個のアクティブセルによって形成される。“クラスタに属するセルは、エミッタ側（１１）に一方向に互いに直接隣接して配置され、そして、アクティブセルはセルピッチで配置され、方向”とは、図２に示されるように直線方向（ＡからＡに）、図３に示されるように円形方向（circular direction）を含むが、エミッタ側に平行な平面内の任意の他の方向も含み、そこでは複数のセルは正弦曲線方向（sinusoidal direction）のように直接隣接されている。セルピッチは二つの隣接したセルの繰り返し距離である。
半導体デバイスは、単一のウェル５１という形のｐドープトウェル５を具備しても構わなく、または、前記デバイスは、代替的に、複数のウェルゾーン５２のように、つまり、二つ以上のウェルゾーン５２のようにを具備しても構わない。たとえ図には一つのウェルだけしか示されていなくて説明に別途記載されていない場合でも、前記デバイスはまた、図に示された構造の連続として、複数のそのようなウェルを具備しても構わない。ウェルは表面領域を有し、それはエミッタ側の平面内のウェルの領域である。
ウェルは、複数のｐドープト層とは混ざり合うべきではなく、それらは、例えばガードリングとしての終端領域内のエミッタ電極またはデバイスの境界（border）／周辺上に配置される。このような高濃度にｐドープされた、電気的に制御できない層（layers）は、半導体デバイスの境界上に現われる。ウェル（ｓ）は、デバイスのアクティブ領域内に配置されるべきであり、その中にＩＧＢＴセルのクラスタ（clusters）およびウェル（ｓ）は現われ、そして、互いに交互／囲みあう。前記アクティブＩＧＢＴの前記セル（cells）を有することによって、デバイスの良好なＩＧＢＴ特性が保証されるのに対し、このようなクラスタ間に弱くコンタクトされたウェルを導入することによって、低いオン状態損失が達成され、そして、高いＳＯＡが維持される。
ｐドープトウェル５はベース層４と同様に同一面内に配置されており、その面はエミッタ側１１と平行であり、ここにおいて、ウェル５はアクティブセル１８の外側に配置され、そして、エミッタ電極２に電気的に接続されている。この接続は、エミッタ側１１でのウェルの表面領域の部分を直接的に用いることによってまたはベース層４を介して達成されても構わないし、または同じデバイス内で両方の接続が実現される。ウェル５とエミッタ電極２との間のコンタクトはウェルコンタトクト領域で達成され、それは多くてもウェル５の最大領域（maximum area）の１０％である。
ウェル５は前記方向とは別の方向に配置されており、その中には前記複数のアクティブセルが配置されている。例示的には、ウェル５は前記方向に垂直に配置されており、その中にアクティブセルは（それでもやはりエミッタ側に平行な同一面内に）配置さている。
図２は、本発明の第１の実施形態に係る複数のベース層４およびウェルゾーン（zones）５２の形のウェル５の配置（arrangement）を示している。図２には複数のベース層４が示されており、代表的はアクティブセルに対してである。図２のベース層４は一方向つまり、二つ（またはより多くの）列（ラインＡ−Ａ）に配置されている。もちろん、一つだけの列のベース層の配置もまた可能である。前記複数のセルは、例示的には少なくとも１０個のセルの列に、クラスタとして配置される。複数のベース層４はストライプ（stripes）として設計することができ、ここにおいて、複数のベース層４は前記ストライプの長辺に沿って平行な列に配置される（図２）。前記ストライプは、一方向に他の方向（以下、端部（end section）と呼ぶ）より長い伸長（extension）を有する複数の層として理解されるべきである。一列に配置され、そして、同じ側に調整されている、それらのストライプの端部（end sections）は、ウェル５にコンタクトし、それは複数のベース層４の端部に沿って、つまり、複数のベース層４の長辺に垂直に配置されている。図２において、前記ストライプの反対側の複数のベース層の端部もまた別のウェルゾーン５２にコンタクトしている。
図３は、図２の線Ａ−Ａを通る切断であり、そして、図４は、線Ａ−Ａに垂直な線Ｂ−Ｂを通る切断である。図４には、隣接しうるベース層４およびウェル５が示されており、そしてそれによって、ベース層４を介してウェル５とエミッタ電極２との間にコンタクトを作成する。さらにこの図には、直接コンタクト（direct contact）としてのウェル５のエミッタ電極２へのさらなる電気コンタクトが示されている。図４に示されるようにウェル５の全表面領域にウェル５をコンタクトさせるのではなくてつまりベース層４を介することによって、ウェル５からの注入は低い値に調整することができる。加えて、それはＩＧＢＴフロント側の設計には有意には干渉せず、そして、最適なＩＧＢＴ特性の設計に対してより多くのオプションを与える。
図５は、別の発明の実施形態を示しており、それは図の右側にウェルゾーン５２を有し、それはエミッタ電極２に直接にはコンタクトしないが、ウェルゾーン５２はベース層４に隣接し、それはエミッタ電極２にコンタクトし、つまり、コンタクトは部分的にフローティングである。
図の左側のウェルゾーン５２は、エミッタ電極２への弱いコンタクト（半フローティング）を達成するために、絶縁層によって覆われている。
別の例示的な実施形態では、ウェル層５の表面に伝導チャネルはまったく形成されない。これは、プレーナゲート電極設計に対しては、例えば、十分に大きい厚さを有する絶縁層７８または十分に高いドーピング濃度を有するウェル５によって、または、電気的チャネルが形成されないような両方の組合せによって、達成される。
代替的には、プレーナゲート電極（７）はアクティブセル１８の境界で終端することができ（例えば、図８に示されるように）、または、チャネルを形成することができるところではソース領域は全く存在せず（図６）、または、存在するエミッタ電極２が全くない（図５の右側）。
図６はそのような本発明の実施形態を示し、こここでは、ベース層４およびウェル５は互いにコンタクトして配置され、そして、隣接しているが、ウェル５は絶縁層７８によってエミッタ電極２から絶縁されている。この図の中のアクティブセル１８は、ソース領域６がコンタクトしている、エミッタ電極のコンタクト領域２２のエミッタ側１１に関して正射影にある、ウェハ１０の領域に制限されており、それに前記ソース領域がコンタクトしており、ソース領域６、およびベース層４またはベース層４の一部に導電性のチャネルを形成することができる。それは、図６に示されたデバイスに対しては、セル１８はコンタクト領域２２の右側の境界で終わることを意味しており、何故なら、デバイスの右側のエミッタ電極２２のコンタクト領域２２はソース領域にコンタクトしておらず、そして、したがって、右側のウェルゾーン５にはチャネルは全く形成されないからである。
図６では、アクティブセル１８は、ベース層４、ソース領域６、そして、第１の領域８１、第２の領域８５およびドリフト層３の一部分を具備している。ウェル５およびベース層４は、したがって、少なくともｐドープト層の配置がアクティブセル１８の内側または外側かによって異なる。それは、エミッタ側１１のｐドープ層がアクティブセル１８内かどうかでその位置によってウェル５としてまたはベース層４としてはっきりと分類できること、つまり、それによってベース層４を規定するか、またはアクティブＩＧＢＴセル１８、つまり、それによってウェル５を規定することを意味する。
図６には、デバイスが示されており、ここで、ウェル５はドリフト層３への接合を有しており、それはドリフト層３へのベース層４の接合よりもウェハ１０中に深く延びている。代替的に、ウェル５はまた、ドリフト層３へのベース層４の接合と同じか、または、それよりも浅い接合を有していても構わない。ウェル５のドーピング濃度もまた、ベース層４のドーピング濃度よりも高いか、同じか、または、低くても構わない。高い／同じ／低いドーピング濃度と、高い／同じまたは浅い接合との任意の組合せがもちろん可能である。
図７は、図６の線Ｃ−Ｃに沿った切断である。この図に示されるウェル５はそれに隣接するベース層４の辺（side）を投影しているが、ウェル５はまた隣接するベース層４の辺と同じ長さまたは短くても構わない。
図８は、エミッタ電極２へのウェルコンタクト領域を形成するウェルの表面領域の制限された部分でウェル５とエミッタ電極２との間に直接的な電気的コンタクトを有する別の発明のデバイスを示している。ウェルコンタクト領域は、中央部分（図８に示される）またはウェルの境界／コーナー（図５）のように、ウェル表面の任意の適切な部分に配置されても構わないが、もちろんコンタクト領域の任意の別の位置もまたこの発明によってカバーされるべきである。
図９は、再び、図８の線Ｃ’−Ｃ’に沿った切断を示す。ウェル５がエミッタ電極２にコンタクトする領域は、図９中の灰色の縞模様の領域で示されている。この領域は、ベース層コンタクト領域２２とは異なっており、そして、容易に識別可能であり、何故かというと、この灰色の縞模様の領域にはソース領域６は全くコンタクトしておらず、その中ではウェル５はエミッタ電極２にコンタクトしているからである。したがって、チャネルはまったく形成されず、そして、この領域は、アクティブセル１８には寄与しない。ウェル５をエミッタ電極２に直接的にコンタクトすることによって、ウェル５からの高注入は保証される。追加の適応性（flexibility）は、エミッタ電極２とウェル層５との間のコンタクト領域を調整することによって達成することができる。
図１０は、図３の線Ｄ−Ｄに対応する面での断面での発明の半導体デバイスの別の実施形態を示しており、ここでは、前記デバイスは、ドリフト層４によって互いに電気的に分離されたように配置された複数のウェルゾーン５２を具備している。図１０に示されたケースでは、各ウェルゾーン５２は複数のベース層４にコンタクトしており（図１０では、ベース層（base layers）の一方の側での端部（end sections）はストライプ（stripes）として形成されている）、つまり、ウェルゾーン５２とエミッタ電極２との間の電気的コンタクトはベース層４を介して行われる。この配置は、ＩＧＢＴの設計を大きく変更することなく、エミッタ電極２とウェル層５との間の良好なコンタクトを提供するという利点を有する。
図１０では、ウェルゾーン５２は前記列に垂直な列に配置されており、その中に（ベース層４で示される）セルは配置されている。ウェルゾーンはウェルピッチに対応する距離で配置されている。ウェルピッチは、例示的には、セルピッチの少なくとも３倍またはさらに４倍よりも大きい。ウェルピッチの例示的な値は少なくとも５００μｍである。
図１１は、ウェルゾーン５２がドリフト層３によってベース層４から分離された、デバイスを示している。この場合、エミッタ電極２へのウェル５２の電気的コンタクトは（例えば図８に示すように）直接的に行われる。
図１２に示されるような別の代替では、各ベース層４は、二つのウェルゾーン５２にコンタクトしており、それらはベース層４の端部の両側（opposite sides）に配置されており、つまりは、ベース層４は、二つのウェルゾーン５２間の配置されてている。そのようなウェルゾーン（zones）５２はまたｐドープト接続ウェルゾーン５５を介して互いに接続されても構わなく、それはベース層と同じ方向のさらなるｐドープト領域ではあるが、ソース領域とともには埋め込まれていない、つまり、アクティブセルの一部ではない。もしウェル５が接続ウェルゾーン５５を具備していると、エミッタ電極２へのウェル５の電気的コンタクトは、ウェルゾーン５２またはウェル接続ゾーン５５からエミッタ電極２へと行うことができる。例えば、接続ウェルゾーン５５は、ウェルゾーン５２を介してもエミッタ電極２に接続することができる（ウェルゾーン５２はそれでエミッタ電極２に直接的にまたはベース層４を介して接続することができる）。
図１３および１４は変形であり、ここでは、ベース層４は、円形状の単一のウェル５１またはウェルゾーン５２の周りに広がっているストライプ（stripes）として円状方向に配置されている。この配置に加えて、図１４は、ストライプ状のベース層４が内側の円形状のウェルゾーン５２だけではなく外側のリング状のウェル５２にも接続されるように、リング状の別のウェルゾーン５２によってさらに囲まれるようなストライプを示している。これらの実施形態に対しては、セルピッチは二つの直接的に隣接するアクティブＩＧＢＴセルの最小距離、つまり、内側のウェルゾーン５２でのセル間の距離であると理解されるべきである。
複数のベース層４はベース層表面領域を有する。ベース層表面領域はベース層４のトータルの表面の領域である。
もしウェル５がベース層４を介してエミッタ電極２に電気的に接続されているならば、接続は接続領域内で確立される。この接続領域は、その中で前記ウェル５（またはウェルゾーン５２）がベース層４に隣接する領域である。別の例示的な実施形態では、ベース層４は接続領域内でウェル／ウェルゾーン５１,５２にコンタクトし、それは前記ベース層表面領域の１％未満である。もしベース層４が一つよりも多くの、一般には、二つのウェルゾーン５２にコンタクトし、各接続領域は例示的な実施形態ではそれぞれ１％よりも小さい。もし、ウエル層５上にエミッタ電極２を置くことによって、ウエル層５が直接的にエミッタ電極２に電気的に接続されているならば、接続領域は調整することができる。エミッタ電極２は、前記ウェル層表面領域の１％未満である前記領域内で、ウェル５にコンタクトしても構わない。
プレーナゲート電極設計の代替的に、デバイスは図１５に示されるトレンチ設計を具備しても構わなく、ここでは、トレンチゲート電極７５は絶縁層７８によってベース層４、ソース領域６およびドリフト層３から絶縁されている。トレンチゲート電極７５は、同じ面（その面はエミッタ側１１に平行に配置される）内に配置されており、かつ、ベース層４の横にあり、かつ、ベース層４よりもドリフト層３中に深く延びている。一般的に、さらなる絶縁層７８２がート電極７とエミッタ電極２との間に配置される。
図１６は別の例示的な実施形態を示しており、ここでは、本発明のデバイスはさらに、ドリフト層３よりも高いドーピング濃度を有する、ｎドープトエンハンスメント（enhancement layer）層９５を具備している。エンハンスメント層９５はドリフト層３とベース層４との間に配置され、それによってドリフト層３とベース層４とは分離される。エンハンスメント層９５はまたウェル５とドリフト層３との間にも配置することができる。もちろん、エンハンスメント層９５は、任意の種類の、つまり、トレンチおよびプレーナゲート電極設計を伴うデバイスに適用することができる。
各ウェル／ウェルゾーン５１,５２はウェル／ウェルゾーン領域を有し、そして、ドリフト層３はエミッタ側１１に平行な面内にドリフト層領域を有する。トータルの最大ウェル領域（つまり、面内の全てのウェルゾーンの領域）は、前記面内のドリフト層領域の０．１から１０％の間で構わない（それは一般には最大デバイス領域に対応する）。
別の例示的な実施形態では、ウェル層５は１から１５μｍの接合深さを有し、ドーピング密度は１＊１０16原子／ｃｍ3 よりも高い。
図１８−２２は、図３の線Ｄ−Ｄに沿った面に対応する切断での単一のウェル５１またはウェルゾーン５２の配置の変形を示す。図１８では、ソース領域６およびベース層４は、エミッタ側１１に平行な面内の二つの対向側（opposite sides）上のエミッタ電極２のコンタクト領域２２を囲む。同一面内のこれらの側と垂直に、複数のウェルゾーン５２が連続的なストライプとして配置されており、それらは複数のアクティブセル１８に沿って延びている。ベース層４およびベース層コンタクト領域２２はウェルゾーン５２に延びることができ、故にウエル層５とエミッタ電極２との間により大きなコンタクト領域を提供することになる。
代替的には、図１９に示されるように、ウェルゾーン５２はアクティブセルの境界上に配置されても構わないが、それはサイズが制限されるかまたはアクティブセル１８のサイズさえも小さくなるように制限され、つまり、それはアクティブセル１８の境界に隣接する。多くのアプリケーションでは、デバイス内にウェルゾーンを均一に分配することは有利であるが、それでもデバイスのオン状態の間に、アクティブセルを伴うウェルゾーンとの最小の相互作用を有する。これは、ウェルゾーン間の距離が、通常は１００μｍと２０００μｍとの間の値を取る両極性拡散係数よりも大きい場合である。したがって、もしウェルゾーン５２が１００から２０００μｍだけ隔てられていれば、良好な特性は達成される。単一のウェル５１の寸法は１から２００μｍの間で構わない。寸法は、エミッタ側１１に平行な面内で、そして、クラスタの方向と垂直で、その面内での単一のウェル５１の最大の伸長として、測定されるべきである。
図２０および２１は変形を示しており、ここでは、ベース層４およびウェルゾーン５２は、図６に示された配置と同様の仕方で配置されている。セル１８は、セルの二つの対向側（opposite sides）上に配置されたソース領域６およびベース層４を有するが、ウェルゾーン５２は、ソース領域６およびベース層４に垂直な同じ面内に配置されている。ウェルゾーン５２は、ウェルゾーン５２に沿って配置された複数のそのようなセルを接続しても構わない（図２０）。
図２２では、十字状のベース層４はリング状のウェルゾーン５２によって囲まれている。ベース層４のほかにソース領域６も十字の同じデザインを示す。
図２３では、ベース層４に接続されているウェル５を有する別の発明のデバイスが示されている。図２３ Ａ）はウェルがない従来のデバイスを示している。ウェル５がエミッタ電極２により近く配置されるほど（図２３ Ｂ）ないしＥ））、ダイオード特性へのチャネルの影響は小さくなる。図２４ Ａ)は、ｐウェル５がないデバイスは強いスナップバック効果が現れることを示している。スナップバックは、ウェル５とエミッタ電極２との間の距離が小さくなるほど減少する（図２４ Ｂ）ないしＥ））。
アクティブセル１８の外側にウェル５がある本発明の構造はまたＭＯＳＦＥＴｓにも適用できる。このようなＭＯＳＦＥＴｓ（図１７）に対しては、第１の層８は、ウェハ１０の全面上の連続的、均質的な層の形の第１の領域８１のみからなる。ドリフト層とコレクタ電極２５との間の平面内には、ｐドープ第２の領域はまったく配置されていない。
これらの例は本発明の範囲を限定するものではない。上述の設計および配置は、単に、ベース層（ｓ）およびウェル（ゾーン（zones））に対しての任意の種類の可能な設計および配置の例である。
別の実施形態では、導電型は交代することができる、つまり、第１導電型の全ての層はｐ型（例えば、ドリフト層３、ソース領域６）および第２導電型の全ての層はｎ型（例えば、ベース層４、コレクタ層８５）である。
用語“具備すること（comprising）”は他の要素またはステップを除外はせず、そして、不定冠詞“ａ”または“ａn”は複数を除外しないことに留意すべきである。また、異なる実施形態に関連して説明された要素を組み合わせてもよい。特許請求の範囲中の参照符号は、特許請求の範囲を限定するものとして解釈されるべきではないことにも留意すべきである。
本発明は、その精神または主要な特徴から逸脱することなく、他の特定の形態で実施できることは、当業者には理解されるであろう。開示された実施形態は、したがって、すべての点において例示的であると考慮され、そして、制限されない。本発明の範囲は、前述の説明よりむしろ添付の特許請求の範囲によって示され、その意味および範囲および均等物内に入る全ての変更はその中に含まれると意図されている。
［付記１］
エミッタ側（１１）上のエミッタ電極（２）と前記エミッタ側（１１）の反対側に配置されたコレクタ側（１５）上のコレクタ電極（２５）との間に配置された異なる導電型の層（layers）を具備するウェハ（１０）を有するパワー半導体デバイスであって、
− 前記エミッタ側（１１）と前記コレクタ側（１５）との間に配置されている、第１導電型のドリフト層（３）、
− 第１導電型の第１の領域（８１）および前記ドリフト層（３）よりも高ドーピング濃度を具備する第１の層（８）であって、前記ドリフト層（３）と前記コレクタ電極（２５）との間に配置されている前記第１の層（８）、
− 前記ドリフト層（３）と前記エミッタ電極（２）との間に配置されている複数の第２導電型のベース層（４）であって、前記エミッタ電極（２）に直接的に電気的にコンタクトしている前記ベース層（４）、
− 前記エミッタ側（１１）に配置され前記ベース層（４）内に埋め込まれ、そして、前記エミッタ電極（２）にコンタクトする複数の前記第１導電型のソース領域（６）であって、前記ドリフト層（３）よりも高いドーピング濃度を有する前記ソース領域（６）、
− 複数のゲート電極であって、その各々が絶縁層（７８）によって前記ベース層（４）、前記ソース領域（６）および前記ドリフト層（３）から電気的に絶縁されている前記複数のゲート電極
を具備してなり、
前記エミッタ電極（２）は複数のベース層コンタクト領域（２２）を具備しており、そこにおいて、前記エミッタ電極（２）は前記ベース層（４）および前記ソース領域（６）と接続し、
前記ウエハ（１０）内には、前記複数のソース領域（６）の一つがコンタクトする前記複数のベース層コンタクト領域（２２）の一つのエミッタ側１１に関して直交投影（orthogonal projection）に位置する複数の層またはそのような複数の層の一部（parts）を含む、アクティブ半導体セル（１８）が形成されており、前記ソース領域（６）および前記複数のベース層の一つのそのような部分（part）には電気的に導電性のチャネルを形成することができる、
複数のそのようなアクティブセルによって、特に少なくとも１０個のアクティブセルによって形成され、前記エミッタ側（１１）上に一方向に互いに直接的に隣接して配置されているクラスタ、そして、前記複数のアクティブセルはあるセルピッチ（a cell pitch）でもって配列されているパワー半導体デバイスにおいて、
前記デバイスは、前記エミッタ側（１１）に平行な面内に配置された第２導電型のウェル（５）をさらに具備してなり、そして、前記面内には前記複数のベース層が配置されており、
ここにおいて、前記ウェル（５）は表面領域を有し、および、ここにおいて、前記ウェル（５）は、前記複数のアクティブセル（１８）の外側に配置され、そして、前記ウェル（５）は、前記複数のベース層（４）の一つを少なくとも介して前記エミッタ電極（２）に電気的に接続され、または、最大で前記ウェル（５）の最大領域（the maximum area）の１０％であるウェルコンタクト領域にてエミッタ電極（２）に直接的に電気的に接続され、ここにおいて、前記ウェル（５）は、前記複数のアクティブセルが配置される前記方向とは別の方向に、特に前記方向に垂直な方向に配置されることを特徴とする。
［付記２］
付記１のデバイスにおいて、前記ウェル（５）は、前記ドリフト層（３）への前記ベース層（４）の接合よりも深く前記ウエハ（１０）中に延びる、前記ドリフト層（３）への少なくとも一つの接合、または、前記ベース層（４）のドーピング濃度よりも高いドーピング濃度を有することを特徴とする。
［付記３］
付記１または２のいずれかのデバイスにおいて、前記ウェル（５）は、単一のウェル（５１）として形成されるか、または、複数のウェルゾーン（５２）として形成されることを特徴とする。
［付記４］
付記３のデバイスにおいて、前記複数のウェルゾーン（５２）の一部または全ては互いに接続されているか、または、前記複数のウェルゾーン（５２）は互いに分離されていることを特徴とする。
［付記５］
付記３のいずれかのデバイスにおいて、前記複数のベース層（４）は、前記単一のウェル（５１）、または、前記ウェルゾーン（５２）の少なくとも一つに接続されていることを特徴とする。
［付記６］
付記１ないし５のいずれかのデバイスにおいて、前記複数のウェル（５）は前記ベース層（４）を介して前記エミッタ電極（２）にコンタクトし、そして、少なくとも一つのまたはそれぞれのベース層（４）はベース層表面領域を有し、そして、少なくとも一つのベース層（４）は、前記ベース層表面領域の１％よりも小さいコンタクト領域内で、前記ウェル（５）にコンタクトすることを特徴とする。
［付記７］
付記１ないし６のいずれかのデバイスにおいて、前記複数のウェルゾーン（５２）は前記セルピッチの少なくとも３倍、特に４倍よりも大きいウェルピッチで配置されていることを特徴とする。
［付記８］
付記１ないし７のいずれかのデバイスにおいて、前記デバイスは、逆導通絶縁パワー半導体デバイスであり、そして、前記第１の層（８）は、前記第１の領域（８１）に隣接して配置された前記第２導電型の第２の領域（８５）をさらに具備してなることを特徴とする。
［付記９］
付記１ないし７のいずれかのデバイスにおいて、前記デバイスはＭＯＳＦＥＴであり、そして、前記第１の層（８）は、前記ウエハ（１０）の全面上において連続的な層の形の第１の領域（８１）からなる。
［付記１０］
付記３のいずれかのデバイスにおいて、前記エミッタ側（１１）に平行な面内の前記単一のウェル（５１）または前記少なくとも一つのウェルゾーン（５２）の最大ウェル領域（area）は、前記面内のドリフト層領域（area）の０．１％ないし２０％の間であることを特徴とする。
［付記１１］
付記３のデバイスにおいて、前記複数のウェルゾーン（５２）は、少なくとも５００μｍ、特に最大で２０００μｍのウェルピッチで配置されることを特徴とする。
［付記１２］
付記３のデバイスにおいて、前記エミッタ側（１１）に平行な面内における前記単一のウェル（５１）の寸法は、１と２００μｍの間である。
［付記１３］
１０までの付記のいずれかのデバイスにおいて、前記デバイスは、前記ウェル（５）の上方の領域に延びる、複数のプレーナゲート電極（７）を具備してなり、そして、十分に大きな厚さを有する絶縁層（７８）または十分に高いドーピング濃度を有する前記ウェル（５）の少なくとも一方によって、前記ウェル（５）には導電性のチャネルは形成されないことを特徴とする。
［付記１４］
付記１ないし１３のいずれかのデバイスにおいて、前記ベース層（４）は、前記ドリフト層（３）よりも高いドーピング濃度を有する前記第１導電型のエンハンスメント層（enhancement layer）（９５）によって、前記ドリフト層（３）から分離されていることを特徴とする。
［付記１５］
付記１ないし１４のいずれかのデバイスにおいて、前記セルピッチは、最大で１５０μｍであり、特に最大で１２０μｍかつ特に少なくとも５０μｍであることを特徴する。
１…逆導通パワー半導体デバイス、１０…ウェハ、１１…エミッタ側、１５…コレクタ側、１８…アクティブセル、１００…ＭＯＳＦＥＴ、１５０…従来技術の逆導通パワー半導体デバイス、２…エミッタ電極、２２…コンタクト領域、２５…コレクタ電極、３…ドリフト層、４…ベース層、５…ウェル、５１…単一のウェル、５２…ウェルゾーン、５５…接続ウェルゾーン、６…ソース領域、７…プレーナゲート電極、７５…トレンチゲート電極、７８…絶縁層、７８１…第１の絶縁層、７８２…第２の絶縁層、８…第１の層、８１…第１の領域、８５…第２の領域、９…バッファ層、９５…エンハンスメント層。

Claims (14)

  1. エミッタ側（１１）上のエミッタ電極（２）と前記エミッタ側（１１）の反対側に配置されたコレクタ側（１５）上のコレクタ電極（２５）との間に配置された異なる導電型の複数の層を具備するウェハ（１０）を有する逆導通パワー半導体デバイスであって、
    − 前記エミッタ側（１１）と前記コレクタ側（１５）との間に配置されている、第１導電型のドリフト層（３）と、
    − 第１導電型かつ前記ドリフト層（３）よりも高いドーピング濃度の第１の領域（８１）および前記第１の領域（８１）に隣り合って配置されている第２導電型の第２の領域（８５）を具備する第１の層（８）であって、前記ドリフト層（３）と前記コレクタ電極（２５）との間に配置されている、第１の層（８）と、
    − 前記ドリフト層（３）と前記エミッタ電極（２）との間に配置されている第２導電型の複数のベース層（４）であって、前記エミッタ電極（２）に直接的に電気的にコンタクトしている、複数のベース層（４）と、
    − 前記エミッタ側（１１）に配置され、前記複数のベース層（４）内に埋め込まれ、そして、前記エミッタ電極（２）にコンタクトする第１導電型の複数のソース領域（６）であって、前記ドリフト層（３）よりも高いドーピング濃度を有する、複数のソース領域（６）と、
    − 複数のゲート電極（７）であって、その各々が絶縁層（７８）によって前記複数のベース層（４）、前記複数のソース領域（６）および前記ドリフト層（３）から電気的に絶縁されている、複数のゲート電極（７）と、
    を具備してなり、
    前記エミッタ電極（２）は複数のベース層コンタクト領域（２２）を具備しており、そこにおいて、前記エミッタ電極（２）は前記複数のベース層（４）および前記複数のソース領域（６）とコンタクトし、
    前記ウェハ（１０）内には、前記複数のソース領域（６）のうちの一つがコンタクトする、前記複数のベース層コンタクト領域（２２）のうちの一つのベース層コンタクト領域（２２）のエミッタ側１１に関して正射影に位置する複数の層を含む、ＩＧＢＴ半導体セル（１８）が形成されており、前記ソース領域（６）および前記ベース層（４）の一部に電気的に導電性のチャネルを形成することができる、
    複数のそのようなＩＧＢＴセル、特に、前記エミッタ側（１１）上に一方向に互いに隣り合って配置されている少なくとも１０個のＩＧＢＴセルによって、クラスタが形成され、そして、前記複数のＩＧＢＴセルはあるセルピッチでもって配列されており、
    前記デバイスは、前記エミッタ側（１１）に平行な面内に配置された第２導電型のウェル（５）をさらに具備してなり、そして、前記平行な面内には前記複数のベース層（４）が配置されており、
    ここにおいて、前記ウェル（５）は表面領域を有し、および、ここにおいて、前記ウェル（５）は、前記複数のＩＧＢＴセル（１８）の外側に配置され、そして、前記ウェル（５）は、前記複数のベース層（４）のうちの少なくとも一つを介して前記エミッタ電極（２）に電気的に接続され、または、前記ウェル（５）の最大領域の最大で１０％であるウェルコンタクト領域にて前記エミッタ電極（２）に直接的に接続されることを特徴とする。
  2. 請求項１のデバイスにおいて、前記ウェル（５）は、
    前記ドリフト層（３）への前記ベース層（４）の接合よりも深く前記ウェハ（１０）中に延びる、前記ドリフト層（３）への接合、または、
    前記ベース層（４）のドーピング濃度よりも高いドーピング濃度、
    のうちの少なくとも一方を有することを特徴とする。
  3. 請求項１または２のいずれかのデバイスにおいて、前記ウェル（５）は、単一のウェル（５１）として形成されるか、または、複数のウェルゾーン（５２）からなるウェルとして形成されることを特徴とする。
  4. 請求項３のデバイスにおいて、前記複数のウェルゾーン（５２）のうちの少なくとも二つまたは全ては互いに接続されているか、または、前記複数のウェルゾーン（５２）は互いに分離されていることを特徴とする。
  5. 請求項３のデバイスにおいて、前記複数のベース層（４）は、前記単一のウェル（５１）、または、前記複数のウェルゾーン（５２）のうちの少なくとも一つに接続されていることを特徴とする。
  6. 請求項１ないし５のいずれかのデバイスにおいて、前記ウェル（５）は前記複数のベース層（４）を介して前記エミッタ電極（２）にコンタクトし、そして、少なくとも一つのまたはそれぞれのベース層（４）はベース層表面領域を有し、そして、少なくとも一つのベース層（４）は、前記ベース層表面領域の１％よりも小さいコンタクト領域内で、前記ウェル（５）にコンタクトすることを特徴とする。
  7. 請求項１ないし６のいずれかのデバイスにおいて、前記複数のウェルゾーン（５２）はＩＧＢＴセルピッチの少なくとも３倍、特に４倍よりも大きいウェルピッチで配置されていることを特徴とする。
  8. 請求項１ないし７のいずれかのデバイスにおいて、前記ウェル（５）は前記複数のＩＧＢＴセル（１８）が配置されている方向に垂直に配置されていることを特徴とする。
  9. 請求項３のデバイスにおいて、前記エミッタ側（１１）に平行な面内の前記単一のウェル（５１）または少なくとも一つのウェルゾーン（５２）の最大ウェル領域は、前記面内のドリフト層領域の０．１％ないし２０％の間であることを特徴とする。
  10. 請求項３のデバイスにおいて、前記複数のウェルゾーン（５２）は、少なくとも５００μｍ、特に最大で２０００μｍのウェルピッチで配置されることを特徴とする。
  11. 請求項３のデバイスにおいて、前記エミッタ側（１１）に平行な面内における前記単一のウェル（５１）の寸法は、１μｍと２００μｍの間である。
  12. 請求項１ないし１０のいずれかのデバイスにおいて、前記デバイスは、前記ウェル（５）の上方の領域に延びる、複数のプレーナゲート電極（７）を具備してなり、そして、十分に大きな厚さを有する絶縁層（７８）または十分に高いドーピング濃度を有する前記ウェル（５）の少なくとも一方によって、前記ウェル（５）には導電性のチャネルは形成されないことを特徴とする。
  13. 請求項１ないし１２のいずれかのデバイスにおいて、前記複数のベース層（４）は、前記ドリフト層（３）よりも高いドーピング濃度を有する第１導電型のエンハンスメント層（９５）によって、前記ドリフト層（３）から分離されていることを特徴とする。
  14. 請求項１ないし１３のいずれかのデバイスにおいて、前記ＩＧＢＴのセルピッチは、最大で１５０μｍであり、特に最大で１２０μｍかつ特に少なくとも５０μｍであることを特徴する。
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Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9111989B2 (en) 2013-03-26 2015-08-18 Infineon Technologies Austria Ag Insulated gate bipolar transistor including emitter short regions
WO2015154908A1 (en) * 2014-04-10 2015-10-15 Abb Technology Ag Turn-off power semiconductor device with improved centering and fixing of a gate ring, and method for manufacturing the same
EP3238260B1 (en) 2014-12-23 2020-03-25 ABB Power Grids Switzerland AG Reverse-conducting semiconductor device
EP3073530B1 (en) * 2015-03-23 2017-05-03 ABB Schweiz AG Reverse conducting power semiconductor device
KR101977957B1 (ko) * 2017-10-30 2019-05-13 현대오트론 주식회사 전력 반도체 소자 및 그 제조방법
JP7222758B2 (ja) * 2019-03-11 2023-02-15 株式会社東芝 半導体装置
JP7204544B2 (ja) * 2019-03-14 2023-01-16 株式会社東芝 半導体装置
JP7084558B2 (ja) * 2019-03-22 2022-06-14 ヒタチ・エナジー・スウィツァーランド・アクチェンゲゼルシャフト 導通損失の少ない逆導通絶縁ゲートパワー半導体デバイス
EP3712961A1 (en) 2019-03-22 2020-09-23 ABB Schweiz AG Reverse conducting insulated gate power semiconductor device having low conduction losses
GB2585696B (en) * 2019-07-12 2021-12-15 Mqsemi Ag Semiconductor device and method for producing same
GB2592032A (en) * 2020-02-13 2021-08-18 Mqsemi Ag Trench planar MOS cell for transistors
CN114335157B (zh) * 2021-12-17 2024-01-19 贵州振华风光半导体股份有限公司 一种纵向双极结型晶体管版图结构

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05152574A (ja) 1991-11-29 1993-06-18 Fuji Electric Co Ltd 半導体装置
KR970054363A (ko) 1995-12-30 1997-07-31 김광호 다이오드를 내장한 절연게이트 바이폴라 트랜지스터 및 그 제조방법
US6024189A (en) 1997-08-20 2000-02-15 Heuser; Stephen G. Noise attenuating apparatus
US20020179968A1 (en) * 2001-05-30 2002-12-05 Frank Pfirsch Power semiconductor component, compensation component, power transistor, and method for producing power semiconductor components
DE10250575B4 (de) 2002-10-30 2010-04-15 Infineon Technologies Ag IGBT mit monolithisch integrierter antiparalleler Diode
JP4799829B2 (ja) * 2003-08-27 2011-10-26 三菱電機株式会社 絶縁ゲート型トランジスタ及びインバータ回路
JP2005101334A (ja) 2003-09-25 2005-04-14 Sanyo Electric Co Ltd 半導体装置およびその製造方法
EP1531497A1 (en) * 2003-11-17 2005-05-18 ABB Technology AG IGBT cathode design with improved safe operating area capability
JP4765000B2 (ja) 2003-11-20 2011-09-07 富士電機株式会社 絶縁ゲート型半導体装置
JP4843253B2 (ja) * 2005-05-23 2011-12-21 株式会社東芝 電力用半導体装置
WO2006125330A1 (en) * 2005-05-24 2006-11-30 Abb Schweiz Ag Cathode cell design
JP2007103770A (ja) * 2005-10-06 2007-04-19 Sanken Electric Co Ltd 絶縁ゲート型バイポーラトランジスタ
JP2007134625A (ja) 2005-11-14 2007-05-31 Mitsubishi Electric Corp 半導体装置およびその製造方法
JP5048273B2 (ja) * 2006-05-10 2012-10-17 オンセミコンダクター・トレーディング・リミテッド 絶縁ゲート型半導体装置
EP1909332A1 (en) * 2006-10-05 2008-04-09 ABB Technology AG Power Semiconductor device
TW200941710A (en) * 2008-03-20 2009-10-01 Amic Technology Corp Closed cell array structure capable of decreasing junction area of non-well regions
JP5561922B2 (ja) * 2008-05-20 2014-07-30 三菱電機株式会社 パワー半導体装置
JP5477681B2 (ja) * 2008-07-29 2014-04-23 三菱電機株式会社 半導体装置
DE602008006579D1 (de) * 2008-12-12 2011-06-09 Abb Technology Ag Herstellungsverfahren eines Leistungshalbleiterbauelements
JP5045733B2 (ja) * 2008-12-24 2012-10-10 株式会社デンソー 半導体装置
TWI404205B (zh) * 2009-10-06 2013-08-01 Anpec Electronics Corp 絕緣閘雙極電晶體與快速逆向恢復時間整流器之整合結構及其製作方法

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