CN102934231B - 功率半导体器件 - Google Patents

功率半导体器件 Download PDF

Info

Publication number
CN102934231B
CN102934231B CN201180029814.2A CN201180029814A CN102934231B CN 102934231 B CN102934231 B CN 102934231B CN 201180029814 A CN201180029814 A CN 201180029814A CN 102934231 B CN102934231 B CN 102934231B
Authority
CN
China
Prior art keywords
trap
base layer
layer
emitter
emitter electrode
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201180029814.2A
Other languages
English (en)
Other versions
CN102934231A (zh
Inventor
L·施托拉施塔
A·科普塔
M·拉希莫
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hitachi Energy Co ltd
Original Assignee
ABB T&D Technology AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by ABB T&D Technology AG filed Critical ABB T&D Technology AG
Publication of CN102934231A publication Critical patent/CN102934231A/zh
Application granted granted Critical
Publication of CN102934231B publication Critical patent/CN102934231B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H01L29/0692Surface layout
    • H01L29/0696Surface layout of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/08Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1095Body region, i.e. base region, of DMOS transistors or IGBTs
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70Bipolar devices
    • H01L29/72Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H01L29/7395Vertical transistors, e.g. vertical IGBT
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70Bipolar devices
    • H01L29/72Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H01L29/7395Vertical transistors, e.g. vertical IGBT
    • H01L29/7396Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions

Abstract

提供具有晶圆(10)的功率半导体器件,其包括在发射极侧(11)上的发射极电极(2)与集电极侧(15)上的集电极电极(25)之间的下列层:-(n-)掺杂漂移层(3),-n掺杂第一区(81),其设置在漂移层(3)与集电极电极(25)之间,-p掺杂基极层(4),其设置在漂移层(3)与发射极电极(2)之间,该基极层(4)与发射极电极(2)直接电接触,-n掺杂源区(6),其设置在发射极侧(11)且嵌入基极层(4)内并且接触发射极电极(2),-栅电极(7),其与基极层(4)、源区(6)和漂移层(3)电绝缘。发射极电极(2)在接触区域(22)内接触基极层(4)和源区(6)。有源半导体单元(18)在晶圆(10)内形成,有源半导体单元(18)包括层或这样的层的部分:其位于关于与源区接触的发射极电极的接触区域(22)的发射极侧(11)、所述源区(6)和基极层(4)的该处能够形成导电沟道的这样的部分的正交投影中。器件进一步包括p掺杂阱(5),其设置在与基极层(4)相同的平面中,但在有源单元(18)的外部。阱(5)直接或经由基极层(4)至少其中之一方式电连接到发射极电极(2)。

Description

功率半导体器件
技术领域
本发明涉及功率半导体器件的领域。它涉及具有不同传导类型的层的功率半导体器件。
背景技术
现有技术的反向导通绝缘栅双极晶体管(RC-IGBT)在图1中示出,其在一个晶圆10内包括绝缘栅双极晶体管,其中具有内建续流二极管。这样的反向导通半导体器件150包括n型漂移层3,其具有第一主侧和第二主侧,该第一主侧是集成IGBT的发射极侧11,该第二主侧是IGBT的集电极侧15并且其位于该发射极侧11的相对侧。p掺杂基极层4设置在该发射极侧11上。在该基极层4上设置具有比漂移层3更高掺杂的n掺杂源区6。
电绝缘层78设置在发射极侧11上并且覆盖基极层4和漂移层3并且部分覆盖源区6。导电的平面栅电极7完全嵌入绝缘层78中。在基极层4的中心部分的上方没有设置源区或电绝缘层。
发射极电极2设置在基极层4的该中心部分上,其还覆盖绝缘层78。该发射极电极2在接触区域22内与源区6和基极层4直接电接触,但由另外的绝缘层782而与平面栅电极7电绝缘。
在集电极侧15上,缓冲层9设置在漂移层3上。在与漂移层3相对的侧上的缓冲层9上,设置具有交替的n型第一区81和p掺杂第二区85的第一层8。第一区81以及缓冲层9具有比漂移层3更高的掺杂浓度。
集电极电极25设置在集电极侧15上并且它覆盖第一和第二区81、85并且与它们直接电接触。
在这样的现有技术的反向导通半导体器件150中,续流二极管在集电极电极25(其的一部分在二极管中形成阴极电极)、n型第一区81(其在二极管中形成阴极区)、漂移层3(其的一部分形成二极管漂移层)、p型基极层4(其的一部分在二极管中形成阳极区)和发射极电极2(其在二极管中形成阳极)之间形成。
绝缘栅双极晶体管(IGBT)在集电极电极25(其的一部分形成IGBT集电极电极)、p型第二区85(其在IGBT中形成集电极层)、漂移层3(其的一部分形成IGBT漂移层)、基极层4(其的一部分在IGBT中形成p基极层)、源区3(其形成n型IGBT源区)和发射极电极2之间形成。在IGBT的导通期间,在发射极电极2、源区6和p基极层4之间朝n漂移层3形成导电沟道。
在这样的现有技术的反向导通(RC)IGBT器件中,当器件处于二极管模式时,IGBT单元的p基极层4还用作内部二极管的阳极。然而,p基极层4短接到n源区6,其可经由MOS沟道而与漂移层3连接。如果沟道打开,电子电流流过沟道并且使p基极层4和漂移层3之间的p-n结短路。因此,p型基极层4和漂移层3之间的该p-n结没有正向偏置并且空穴注入被阻止。电流由流过沟道的单级电子电流维持。结最终在势差达到结的内建电压时开始注入,然而,接点处的电压可能更加高得多。当空穴注入开始时,调整漂移层3的传导率并且电压降减小。因此,根据栅极电压,二极管在I-V特性中展现出特有的MOS控制负电阻区(电压快速返回)。随着栅极电压在阈值之上,该快速返回最大,而随着电压在阈值之下或是负的,沟道关闭并且完全没有快速返回。
另外,MOS沟道在内部二极管传导期间使等离子体浓度控制在p基极层4之下。通过施加在阈值之上的栅极电压,等离子体通过引起的沟道被提取,因此使等离子体降到p型基极层4之下,这导致与栅极发射极电压在阈值水平之下或是负的时的情形相比更高的导通态损耗。
在各种应用中,无法自由选择二极管模式期间的栅极控制,因此,器件应该能够在施加正的栅极电压时提供良好的性能。
US5,702,961示出IGBT,其包括采用交替方式的基极层和p掺杂阳极层,并且在集电极侧上具有在对阳极层的投影方向上的严格对齐的n层以及在对基极层的投影方向上的严格对齐的n掺杂层。然而,该交替设置负面地影响IGBT性能。
US2005/0073004A1描述了现有技术的MOSFET器件,其在器件的外围上具有高的p掺杂的保护环终端。
US2005/045960A1描述了具有沟槽栅电极的反向导通IGBT。两个沟槽栅极形成IGBT有源单元。在两个这样的有源单元之间,设置阳极层,其比基极层具有更少的p掺杂和更少的深度。该器件还需要将p层设置在与基极层相同方向上(与基极层排成一行)并且具有阳极层与发射极电极的大的接触区域,由此造成高的IGBT导通态损耗。
US2007/0108468A1描述了另一个反向导通IGBT,其中IGBT有源单元与其中设置p掺杂层的区域交替,并且其中在这些p掺杂层中沟槽置于发射极势上。p掺杂层在很大程度上与发射极电极接触。因此,该器件具有与上文提到的相同的劣势。
发明内容
本发明的目的是提供反向导通功率半导体器件,其具有提高的采用二极管模式的器件的性能。
问题由具有本申请的特性的半导体器件解决。发明性的功率半导体器件包括在晶圆中不同的传导类型的层,这些层设置在发射极侧上的发射极电极与集电极侧上的集电极电极之间,该集电极侧设置在该发射极侧的相对侧。
器件包括下列层:
-第一传导类型的漂移层,其设置在发射极侧与集电极侧之间,
-第一层,其包括第一传导类型的且具有比漂移层更高的掺杂浓度的第一区,该第一层设置在漂移层与集电极电极之间,
-第二传导类型的基极层,其设置在漂移层与发射极电极之间,该基极层与发射极电极直接电接触,
-第一传导类型的源区,其设置在嵌入基极层内的发射极侧并且与发射极电极接触,该源区具有比漂移层更高的掺杂浓度,
-栅电极,其由绝缘层而与基极层、源区和漂移层电绝缘。
发射极电极包括接触区域,在接触区域,发射极电极接触基极层和源区。有源半导体单元在晶圆内形成,该有源半导体单元包括层或层的部分,这些层或层的部分位于关于发射极电极的与源区接触的接触区域的发射极侧、所述源区和基极层的该处能够形成导电沟道的这样的部分的正交投影中。有源区从而包括这些层/区或这样的层的一部分并且设置在这些层/区或这样的层的一部分朝集电极电极的正交投影之间,即有源区还包括漂移层和第一层的一部分。
器件进一步包括第二传导类型的阱,其设置在与基极层相同的平面中,该基极层的平面与发射极侧平行,其中该阱设置在有源单元的外部并且直接或经由基极层至少其中之一的方式而电连接到发射极电极。
阱在二极管模式中带来改进,因为MOS沟道在二极管的正向传导期间的影响减小并且当将在阈值之上的栅极发射极电压施加在栅极上时处于低电流时的电压快速返回也减小。栅极控制对二极管的影响由发明性设置而减小。
通过引入阱,引入了额外的二极管发射极区,其与MOS沟道分离。采用没有将阱定位在单元之间的PIN二极管区中的这样的方式将阱置于有源单元的外部,并且因此不影响采用IGBT模式的器件的性能并且不影响单元设计参数(例如间距)。因此,阱不包含MOS控制。阱或阱带可以具有与基极层的不同的掺杂、深度、寿命消磨方案。阱可以根据期望的从额外p阱区的优化注入而设计成部分浮动(通过使阱经由基极层而接触发射极电极)或非浮动(阱直接接触发射极电极)。
通过具有单阱或阱带(其与在与发射极侧平行的平面中的器件区域相比具有小的区域),采用IGBT模式的性能不太受影响。采用该方式,二极管性能可以无关于IGBT和快速返回而优化,并且为优化二极管模式损耗和SOA而控制导通态等离子体浓度。
根据本发明的另外的优势将从本申请清晰可见。
附图说明
本发明的主旨将参照附图在下面的正文中更详细地解释,其中:
图1示出根据现有技术的具有平面栅电极的RC-IGBT;
图2示出关于沿图3中的线D-D的平面中的p基极层和p阱的第一示范性设置的顶视图;
图3示出关于发明性RC-IGBT(其具有平面栅电极)的沿图2中的切割A-A的截面图;
图4示出关于发明性RC-IGBT的实施例的沿图2中的切割B-B的截面图;
图5和6示出关于发明性RC-IGBT(其具有平面栅电极)的实施例的沿图2中的切割B-B和A-A的截面图的变化形式,其中阱经由基极层连接到发射极电极;
图7示出关于发明性RC-IGBT(其具有平面栅电极)的沿图6中的切割C-C的截面图;
图8示出关于发明性RC-IGBT(其具有平面栅电极)的实施例的沿图2中的切割A-A的截面图的变化形式,其中阱直接连接到发射极电极;
图9示出关于发明性RC-IGBT(其具有平面栅电极)的沿图8中的切割C’-C’的截面图;
图10-14示出根据本发明的在沿图3中的线D-D的平面中的RC-IGBT的p基极层和p阱的示范性设置的顶视图变化形式;
图15示出关于发明性RC-IGBT(其具有沟槽栅电极)的另一个实施例的沿图2中的切割A-A的截面图;
图16示出关于发明性RC-IGBT(其具有沟槽栅电极和增强层)的实施例的沿图2中的切割A-A的截面图的变化形式;
图17示出发明性MOSFET(其具有沟槽栅电极)的另一个实施例的沿图2中的切割A-A的截面图;
图18-22示出关于在沿图3中的线D-D的平面中的层的不同示范性设置的顶视图;
图23示出在有源单元内具有到MOS沟道的变化距离的邻接基极层的p阱;
图24示出图23的实施例的电流vs.正向偏压。
在图中使用的标号和它们的含义在标号列表中总结。一般,相似或相似功能的部件给予相同标号。描述的实施例意为示例并且将不限制本发明。
具体实施方式
图3示出采用反向导通功率半导体器件(其具有晶圆10)形式的发明性半导体器件。该器件包括在发射极侧11的发射极电极2与集电极侧15上的集电极电极25之间的不同传导类型的层,该集电极侧15设置在该发射极侧11的相对侧。
器件包括:
-(n-)掺杂漂移层3,其设置在发射极侧11与集电极侧15之间,
-第一层8,其包括具有比漂移层3更高掺杂浓度的至少一个n掺杂第一区81和至少一个p掺杂第二区85;该第一层8设置在漂移层3与集电极电极25之间,
-多个p掺杂基极层4,其设置在漂移层3与发射极电极2之间,该基极层4与发射极电极2直接电接触,
-多个n掺杂源区6,其设置在发射极侧11且嵌入基极层4内并且接触发射极电极2,该源区6具有比漂移层3更高的掺杂浓度,
-多个栅电极7,其中每个栅电极7由绝缘层78而与基极层4、源区6和漂移层3电绝缘。
发射极电极2包括多个基极层接触区域22,在所述接触区域22,发射极电极2接触基极层4和源区6。
对于如在图3中示出的反向导通功率半导体器件,第一层8进一步包括p掺杂第二区85,其邻近第一区81设置。器件还可包括超出一个的第一和/或第二区,其设置成交替并且邻接。在示范性实施例中,器件包括多个小的第二区85以及一个或多个大的先导第二区,如在欧洲专利申请101573921.1中公开的,其尚未公布并且其通过引用而合并。
在图3中,器件包括平面栅电极设计。平面栅电极7设置在发射极侧11的顶部上且由绝缘层78而与基极层4、源区6和漂移层3电绝缘。典型地,另外的绝缘层782设置在平面栅电极7与发射极电极2之间。
有源半导体单元18在晶圆10内形成,该有源半导体单元18包括这样的层或这样的层的部分:其位于关于发射极电极的与源区中的一个接触的基极层接触区域22中的一个的发射极侧11、所述源区6和基极层4中的一个的该处能够形成导电沟道的这样的部分的正交投影中。这些沟道在图中由标记“电子”的箭头指示。在图3的截面图中,只示出有源单元(一样适用于图15-17)。
团簇由多个这样的有源单元形成,特别地由至少10个有源单元形成。“属于团簇的这些单元在发射极侧(11)上沿一个方向直接邻近彼此设置并且以单元间距来设置有源单元”。方向包括如在图2中示出的线性方向(从A到A)、如在图13中示出的圆形方向,还可包括在与发射极侧平行的平面中的任何其他方向,其中这些单元如正弦方向直接相邻。单元间距是两个相邻单元的重复距离。
半导体器件可包括采用单个阱51的形式的p掺杂阱5或备选地器件还可包括如多个阱带52,即如两个或以上的阱带52。如果在说明中未另外规定,即使在图中只示出一个阱,器件还可以包括多个这样的阱作为在图中示出的结构的延续。阱具有表面区域,其是阱在发射极侧的平面中的区域。
阱不应与p掺杂层混合,这些p掺杂层设置在器件的边界/外围或终端区中的发射极电极上,例如作为保护环。这样的高的p掺杂的不能电控制的层在半导体器件的边界上存在。阱应该设置在器件的有源区中,其中存在IGBT单元和阱的团簇并且其互相交替/环绕彼此。通过具有有源IGBT单元的团簇,确保器件的良好的IGBT性能,而通过在这样的团簇之间引入弱接触阱,获得低导通态损耗并且维持高的SOA。
p掺杂阱5设置在与基极层4相同的平面中,该平面与发射极侧11平行,其中阱5设置在有源单元18外部并且与发射极电极2电连接。该连接可在发射极侧11使用阱的表面区域的一部分而直接获得或经由基极层4获得或在相同的器件中实现这两个连接。阱5与发射极电极2之间的接触在阱接触区域获得,该阱接触区域是阱5的最大区域的至多10%。
阱5设置在除设置多个有源单元所在的方向外的另一个方向上。示范性地,垂直于设置有源单元所在的方向(但仍处于与发射极侧平行的相同平面中)地设置阱5。
图2示出根据本发明的第一实施例的多个基极层4和采用阱带52形式的阱5的设置。在图2中示范性地示出有源单元的基极层4。图2中的基极层4设置在一个方向上,即在两个(或以上的)行(线A-A)中。当然,仅在一个行中的基极层设置也是可能的。单元设置为团簇,示范性地在至少10个单元的行中。基极层4可以设计为条带,其中基极层4设置在沿条带的较长侧平行的行中(图2)。条带应该理解为层,其在一个方向上具有比在其他方向(在下面叫作末端段)上更长的延伸。那些条带的末端段(其设置在一行中并且调整到相同侧)与阱5接触,阱5沿基极层4的末端段设置,即垂直于基极层4的较长侧。在图2中,条带相对侧上的基极层的末端段也与另一个阱带52接触。
图3是通过图2的线A-A的切割并且图4是通过线B-B的切割,该线B-B垂直于线A-A。在图4中示出基极层4和阱5可邻接并且由此经由基极层4而在阱5与发射极电极2之间形成接触。此外,在该图中,示出阱5与发射极电极2的另外的电接触作为直接接触。通过不在阱5的整个表面区域上接触阱5(如在图4中示出的)或通过基极层4接触阱5,从阱5的注入可以朝更低值调整。另外,它不明显干扰IGBT前侧的设计并且为实现最佳IGBT性能的设计提供更多的选项。
图5示出另一个发明性实施例,其在图的右侧上具有阱带52,其不直接接触发射极电极2,但该阱带52邻接基极层4,其接触发射极电极2,即该接触是部分浮动的。
在图的左侧,阱带52由绝缘层覆盖以便获得与发射极电极2的弱接触(半浮动)。
在另一个示范性实施例中,没有传导沟道在阱层5的表面上形成。这可以例如通过具有这样足够大厚度的绝缘层78或具有足够高掺杂浓度的阱5或通过两者的结合对平面栅电极设计而获得,以便没有形成电沟道。
备选地,平面栅电极(7)可以在有源单元18的边界处终结(如例如在图8中示出的),或者未存在能形成沟道的源区(图6)或没有发射极电极2存在(图5的右手边)。
图6示出本发明的这样的实施例,其中基极层4和阱5设置彼此接触并且邻接,但阱5通过绝缘层78与发射极电极2绝缘。有源单元18在该图中限制于晶圆10的这样的区域中:该区域位于关于发射极电极的与源区6接触的接触区域22的发射极侧11、所述源区6和基极层4或基极层4的该处能够形成导电沟道的部分的正交投影中。这意味,对于在图6中示出的器件,因为发射极电极2的接触区域22在器件的右侧上不与源区接触,并且因此在右侧没有形成通往阱带52的沟道,单元18在接触区域22的右手边界处结束。有源单元18的边界在图6中由虚线指示。
在图6中,有源单元18包括基极层4、源区6和第一区域81、第二区域85和漂移层3的部分。阱5和基极层4因此至少不同在于p掺杂层在有源单元18内或外的设置。这意味,在发射极侧11上的p掺杂层可以因它的位置在有源单元18内(即由此限定基极层4)或在有源IGBT单元18外(即由此限定阱5)而清楚地归类为阱5或为基极层4。
在图6中示出器件,其中阱5具有与漂移层3的结,其比基极层4与漂移层3的结更深地延伸到晶圆10内。备选地,阱5还可具有与基极层4与漂移层3的结相同深度或甚至比其更浅的结。此外,阱5的掺杂浓度还可比基极层4的掺杂浓度更高、与其相同或比其更低。更高/相同/更低掺杂浓度与更大/相同或更浅结深度的任何组合当然是可能的。
图7是沿图6的线C-C的切割。在该图中示出的阱5在它邻近的基极层4的侧伸出,但阱5还可具有与基极层4的毗连侧相同的长度或比其更短。
图8示出另一个发明性器件,其中阱5和发射极电极2之间在阱的表面区域的有限部分(形成与发射极电极2的阱接触区域)直接电接触。该阱接触区域可设置在阱表面的任何适当部分,如在中间部分(在图8中示出)或在阱的边界/拐角(图5),但当然阱接触区域的任何其他位置将也由本发明涵盖。
图9再次示出沿图8的线C’-C’的切割。其中阱5接触发射极电极2的区域在图9中由灰色条带区域指示。该区域不同于基极层接触区域22并且可容易辨别,因为没有源区6与该灰色条带区域(其中阱5接触发射极电极2)接触。因此,没有沟道形成,并且该区域不贡献于有源单元18。通过使阱层5直接接触发射极电极2,确保从阱5的高注入。可以通过调节发射极电极2和阱层5之间的接触区域而获得另外的灵活性。
图10将发明性半导体器件的另一个实施例示为在对应于图3中的线D-D的平面中的切割,其中该器件包括多个这样的阱带52,其由漂移层4而彼此电分离地设置。在图10中示出的情况下,每个阱带52与多个基极层4接触(在图10中在基极层的一侧的末端段,形成为条带),即经由基极层4建立阱带52和发射极电极2之间的电接触。该设置具有提供发射极电极2和阱层5之间的良好接触而没有显著修改IGBT设计的优势。
在图10中,阱带52设置在与设置单元(由基极层4指示)所在的行垂直的行中。阱带以对应于阱间距的距离设置。阱间距示范性地至少是单元间距的3或甚至4倍高。阱间距的示范值至少是500μm。
图11示出器件,其中阱带52通过漂移层3与基极层4分离。在该情况下,直接建立阱52与发射极电极2的电接触(如例如在图8中示出的)。
在另一个备选项中,如在图12中示出的,每个基极层4与两个阱带52接触,两个阱带52设置在基极层4的末端段的相反侧,即基极层4设置在两个阱带52之间。这样的阱带52还可经由p掺杂连接阱带55而彼此连接,该p掺杂连接阱带55是在与基极层相同的方向上的另外的p掺杂层,但不嵌入在有源区内,即不是有源单元的部分。如果阱5包括连接阱带55,阱5到发射极电极2的电接触可以从阱带52或阱连接带55到发射极电极2来建立。例如,连接阱带55可以也经由阱带52(该阱带52然后可以直接或经由基极层4连接到发射极电极2)连接到发射极电极2。
图13和14示出变化形式,其中基极层4作为围绕圆形单阱51或阱带52伸展的条带设置在圆环方向上。除该设置之外,图14还示出这样的条带可再次由采用环状物形式的另一个阱带52环绕,使得采用条带的形式的基极层4可连接到内圆形阱带52以及外环状阱带52。对于这些实施例,单元间距将理解为两个直接相邻的有源IGBT单元的最小距离,即这些单元在内阱带52的距离。
多个基极层4具有基极层表面区域。该基极层表面区域是所述基极层4的全部表面的区域。
如果阱5经由基极层4电连接到发射极电极2,在连接区域中建立该连接。该连接区域是其中所述阱5(或阱带52)毗连基极层4的区域。在另一个示范性实施例中,基极层4在连接区域接触阱/阱带51、52,该连接区域小于所述基极层表面区域的1%。如果基极层4接触多个、典型地两个阱带52,每个连接区域在示范性实施例中分别小于1%。如果阱层5通过在该阱层5上放置发射极电极2而直接电连接到发射极电极2,可以调节连接区域。发射极电极2可在小于所述阱层表面区域的1%的区域中接触阱5。
对平面栅电极设计备选地,器件可包括如在图15中示出的沟槽单元设计,其中沟槽栅电极75通过绝缘层78与基极层4、源区6和漂移层3电绝缘。该沟槽栅电极75设置在与基极层4相同的平面(该平面与发射极侧11平行设置)中并且在基极层4侧面,并且比基极层4更深地延伸到漂移层3内。典型地,另外的绝缘层782设置在栅电极7和发射极电极2之间。
图16示出另一个示范性实施例,其中发明性器件进一步包括n掺杂增强层95,其具有比漂移层3更高的掺杂浓度。该增强层95设置在漂移层3和基极层4之间并且由此分开它们。该增强层95还可以设置在阱5和漂移层3之间。当然,增强层95可以应用于任何种类的器件,即具有沟槽和平面栅极设计的器件。
每个阱/阱带51、52具有阱/阱带区域,并且漂移层3具有在平行于发射极侧11的平面中的漂移层区域。全部的最大阱区域(即,在该平面中所有阱带的区域)可在所述平面中的漂移层区域(其典型地也对应于最大器件区域)的0.1至10%之间。
在另一个示范性实施例中,阱层5具有在1至15μm之间的结深度和高于1*1016原子/cm3的掺杂密度。
图18至22在对应于沿图3的线C-C的平面的切割中示出单个阱51或阱带52的设置的变化形式。在图18中,源区6和基极层4在平行于发射极侧11的平面中两个相反侧上环绕发射极电极2的接触区域22。阱带52在相同平面中垂直于这些侧,阱带52设置为连续条带,其沿多个有源单元18延伸。基极层4和基极层接触区域22可以延伸到阱带52,从而在阱层5和发射极电极2之间提供更大的接触区域。
备选地,在图19中示出,阱带52可设置在有源单元的边界上,但限制于有源单元18的大小或甚至比其更小,即它毗连有源单元18的边界。在许多应用中,在器件内均匀地分布阱带,但在器件导通状态期间仍然具有阱带与有源单元的最小相互作用,这是有利的。这是如果阱带之间的距离大于双极扩散系数的情况,该系数通常采用100和2000μm之间的值。因此,如果阱带52间隔100至2000μm,则获得良好性能。单个阱51的尺寸可在1和200μm之间。该尺寸应在平行于发射极侧11并且垂直于团簇的方向的平面中测量,因为单个阱51在该平面中具有最大延伸。
图20和21示出变化形式,其中基极层4和阱带52采用与在图6中示出的设置相似的方式设置。单元18具有设置在单元的两个相反侧上的源区6和p基极层4,然而阱带52设置在垂直于源区6和基极层4的相同平面中。阱带52可连接沿阱带52设置的多个这样的单元(图20)。
在图22中,采用十字形形式的基极层4由采用环状物形式的阱带52环绕。基极层6以及源区6示出相同的十字形设计。
在图23中,示出另一个发明性器件,其中阱5连接到基极层4。图23A)示出没有阱的现有技术器件。阱5设置得离发射极电极2越近(图23B)至E)),沟道对二极管特性的影响越小。图24A)示出没有p阱5,器件示出强烈的快速返回效应。该快速返回随阱5和发射极电极2之间的距离变小而减少(图24B)至E))。
在有源单元18外具有阱5的发明性结构也可以应用于MOSFET。对于这样的MOSFET(图17),第一层8仅由在晶圆10的整个平面之上采用连续、均质层的形式的第一区域81构成。没有p掺杂第二区域设置在漂移层和集电极电极25之间的平面中。
这些示例将不限制本发明的范围。上文提到的设计和设置仅仅是基极层和阱(带)的任何种类的可能设计和设置的示例。
在另一个实施例中,切换传导类型,即第一传导类型的所有层是p型的(例如漂移层3、源区6),并且第二传导类型的所有层是n型的(例如基极层4、集电极层85)。
应该注意到术语“包括”不排除其他元件或步骤并且不定冠词“一”不排除复数形式。而且与不同实施例关联描述的元件可组合。还应该注意到在权利要求中的标号将不应解释为限制权利要求的范围。
本领域内技术人员将意识到本发明可采用其他特定的形式体现而不偏离其精神或本质特性。目前公开的实施例因此在所有方面考虑为说明性而非限制性的。本发明的范围由附上的权利要求指示而不是由前面的说明指示,并且在其等同性的含义和范围内的所有变化因此规定为包含在其中。

Claims (18)

1.一种具有晶圆(10)的反向导通功率半导体器件,包括不同传导类型的层,所述层设置在发射极侧(11)上的发射极电极(2)与集电极侧(15)上的集电极电极(25)之间,所述集电极侧(15)设置在所述发射极侧(11)的相对侧,
所述器件包括:
-第一传导类型的漂移层(3),其设置在所述发射极侧(11)与所述集电极侧(15)之间,
-第一层(8),其包括第一传导类型的且比所述漂移层(3)具有更高掺杂浓度的第一区(81)和与所述第一区(81)邻近设置的第二传导类型的第二区(85),所述第一层(8)设置在所述漂移层(3)与所述集电极电极(25)之间,
-第二传导类型的多个基极层(4),其设置在所述漂移层(3)与所述发射极电极(2)之间,所述基极层(4)与所述发射极电极(2)直接电接触,
-第一传导类型的多个源区(6),其设置在所述发射极侧(11)且嵌入所述基极层(4)中的一个内并且接触所述发射极电极(2),所述源区(6)具有比所述漂移层(3)更高的掺杂浓度,
-多个栅电极,其中每个通过绝缘层(78)而与所述基极层(4)、所述源区(6)和所述漂移层(3)电绝缘,
其中所述发射极电极(2)包括多个基极层接触区域(22),在基极层接触区域(22),所述发射极电极(2)接触所述基极层(4)和所述源区(6),
其中IGBT半导体单元(18)在所述晶圆(10)内形成,所述IGBT半导体单元(18)包括这样的层或这样的层的部分:其位于关于一个基极层接触区域(22)的发射极侧(11)、一个源区(6)和一个基极层(4)的部分的正交投影中,其中在所述一个基极层(4)的所述部分处能够形成导电沟道,并且所述一个源区(6)与所述一个基极层接触区域(22)接触,
其中团簇由多个该IGBT半导体单元形成,所述IGBT半导体单元在所述发射极侧(11)上的一个方向上直接邻近彼此而设置并且以单元间距来设置IGBT半导体单元,其特征在于
所述器件进一步包括第二传导类型的阱(5),其设置在与所述发射极侧(11)平行并且其中设置所述基极层(4)的平面中,
其中所述阱(5)设置在除设置所述多个IGBT半导体单元的方向以外的另一个方向上,
其中所述阱(5)具有表面区域并且其中所述阱(5)设置在所述IGBT半导体单元(18)外部并且采用经由其中一个所述基极层(4)或直接在阱接触区域至少其中之一方式而与所述发射极电极(2)电连接,所述阱接触区域是所述阱(5)的最大区域的至多10%。
2.如权利要求1所述的器件,其特征在于,所述阱(5)具有以下至少其中之一:比所述基极层(4)与所述漂移层(3)的结更深地延伸到所述晶圆(10)内的与所述漂移层(3)的结,或比所述基极层(4)更高的掺杂浓度。
3.如权利要求1所述的器件,其特征在于,所述团簇由至少10个IGBT半导体单元形成。
4.如权利要求1-3中任一项所述的器件,其特征在于,所述阱(5)形成为单阱(51)或所述阱(5)形成为多个阱带(52)。
5.如权利要求4所述的器件,其特征在于,所述阱带(52)中的至少一部分或全部互相连接或所述阱带(52)互相分开。
6.如权利要求4所述的器件,其特征在于,所述多个基极层(4)连接到所述单阱(51)或连接到所述阱带(52)中的至少一个。
7.如权利要求1-3中任一项所述的器件,其特征在于,所述阱(5)经由所述基极层(4)接触所述发射极电极(2)并且至少一个或每个基极层(4)具有基极层表面区域并且所述至少一个基极层(4)在接触区域中接触所述阱(5),所述接触区域小于所述基极层表面区域的1%。
8.如权利要求4所述的器件,其特征在于,以阱间距设置所述阱带(52),所述阱间距是IGBT单元间距的至少3倍。
9.如权利要求4所述的器件,其特征在于,以IGBT单元间距的4倍的阱间距来设置所述阱带(52)。
10.如权利要求1-3中任一项所述的器件,其特征在于,其中所述阱(5)设置成垂直于设置所述多个IGBT半导体单元(18)的方向。
11.如权利要求4所述的器件,其特征在于,所述单阱(51)或所述至少一个阱带(52)在与所述发射极侧(11)平行的平面中的最大阱区域是所述平面中的漂移层区域的0.1%至20%之间。
12.如权利要求4所述的器件,其特征在于,以至少500μm、至多2000μm的阱间距设置所述阱带(52)。
13.如权利要求4所述的器件,其特征在于,所述单阱(51)在与所述发射极侧(11)平行的平面中的尺寸在1至200μm之间。
14.如权利要求1至3中任一项所述的器件,其特征在于,所述器件包括多个平面栅电极(7),其延伸到所述阱(5)上方的区域,并且通过具有足够大厚度的所述绝缘层(78)或具有足够高掺杂浓度的所述阱(5)中的至少一个而在所述阱(5)没有形成传导沟道。
15.如权利要求1-3中任一项所述的器件,其特征在于,所述基极层(4)通过第一传导类型的增强层(95)而与所述漂移层(3)分开,所述增强层具有比所述漂移层(3)更高的掺杂浓度。
16.如权利要求1-3中任一项所述的器件,其特征在于,所述IGBT半导体单元的单元间距至多是150μm。
17.如权利要求1-3中任一项所述的器件,其特征在于,所述IGBT半导体单元的单元间距是至多120μm。
18.如权利要求1-3中任一项所述的器件,其特征在于,所述IGBT半导体单元的单元间距是至少50μm。
CN201180029814.2A 2010-06-17 2011-06-17 功率半导体器件 Active CN102934231B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
EP10166258 2010-06-17
EP10166258.3 2010-06-17
PCT/EP2011/060089 WO2011157814A2 (en) 2010-06-17 2011-06-17 Power semiconductor device

Publications (2)

Publication Number Publication Date
CN102934231A CN102934231A (zh) 2013-02-13
CN102934231B true CN102934231B (zh) 2016-02-17

Family

ID=42800717

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201180029814.2A Active CN102934231B (zh) 2010-06-17 2011-06-17 功率半导体器件

Country Status (7)

Country Link
US (1) US9324708B2 (zh)
JP (1) JP5805756B2 (zh)
KR (1) KR101679107B1 (zh)
CN (1) CN102934231B (zh)
DE (1) DE112011102014T5 (zh)
GB (1) GB2496067B (zh)
WO (1) WO2011157814A2 (zh)

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9111989B2 (en) 2013-03-26 2015-08-18 Infineon Technologies Austria Ag Insulated gate bipolar transistor including emitter short regions
KR102064035B1 (ko) * 2014-04-10 2020-02-17 에이비비 슈바이쯔 아게 게이트 링의 향상된 센터링 및 고정을 갖는 턴-오프 전력 반도체 디바이스, 및 그것을 제조하기 위한 방법
WO2016102549A1 (en) * 2014-12-23 2016-06-30 Abb Technology Ag Reverse-conducting semiconductor device
EP3073530B1 (en) * 2015-03-23 2017-05-03 ABB Schweiz AG Reverse conducting power semiconductor device
KR101977957B1 (ko) 2017-10-30 2019-05-13 현대오트론 주식회사 전력 반도체 소자 및 그 제조방법
JP7222758B2 (ja) * 2019-03-11 2023-02-15 株式会社東芝 半導体装置
JP7204544B2 (ja) * 2019-03-14 2023-01-16 株式会社東芝 半導体装置
EP3712961A1 (en) 2019-03-22 2020-09-23 ABB Schweiz AG Reverse conducting insulated gate power semiconductor device having low conduction losses
WO2020193180A1 (en) 2019-03-22 2020-10-01 Abb Power Grids Switzerland Ag Reverse conducting insulated gate power semiconductor device having low conduction losses
GB2585696B (en) * 2019-07-12 2021-12-15 Mqsemi Ag Semiconductor device and method for producing same
GB2592032A (en) 2020-02-13 2021-08-18 Mqsemi Ag Trench planar MOS cell for transistors
CN114335157B (zh) * 2021-12-17 2024-01-19 贵州振华风光半导体股份有限公司 一种纵向双极结型晶体管版图结构

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1883051A (zh) * 2003-11-17 2006-12-20 Abb技术有限公司 具有改善的安全工作区域性能的igbt阴极设计
CN101558500A (zh) * 2006-10-05 2009-10-14 Abb技术有限公司 功率半导体器件

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05152574A (ja) 1991-11-29 1993-06-18 Fuji Electric Co Ltd 半導体装置
KR970054363A (ko) 1995-12-30 1997-07-31 김광호 다이오드를 내장한 절연게이트 바이폴라 트랜지스터 및 그 제조방법
US6024189A (en) 1997-08-20 2000-02-15 Heuser; Stephen G. Noise attenuating apparatus
US20020179968A1 (en) * 2001-05-30 2002-12-05 Frank Pfirsch Power semiconductor component, compensation component, power transistor, and method for producing power semiconductor components
DE10250575B4 (de) 2002-10-30 2010-04-15 Infineon Technologies Ag IGBT mit monolithisch integrierter antiparalleler Diode
JP4799829B2 (ja) * 2003-08-27 2011-10-26 三菱電機株式会社 絶縁ゲート型トランジスタ及びインバータ回路
JP2005101334A (ja) 2003-09-25 2005-04-14 Sanyo Electric Co Ltd 半導体装置およびその製造方法
JP4765000B2 (ja) * 2003-11-20 2011-09-07 富士電機株式会社 絶縁ゲート型半導体装置
JP4843253B2 (ja) * 2005-05-23 2011-12-21 株式会社東芝 電力用半導体装置
CN100585871C (zh) * 2005-05-24 2010-01-27 Abb瑞士有限公司 绝缘栅半导体器件
JP2007103770A (ja) * 2005-10-06 2007-04-19 Sanken Electric Co Ltd 絶縁ゲート型バイポーラトランジスタ
JP2007134625A (ja) 2005-11-14 2007-05-31 Mitsubishi Electric Corp 半導体装置およびその製造方法
JP5048273B2 (ja) * 2006-05-10 2012-10-17 オンセミコンダクター・トレーディング・リミテッド 絶縁ゲート型半導体装置
TW200941710A (en) * 2008-03-20 2009-10-01 Amic Technology Corp Closed cell array structure capable of decreasing junction area of non-well regions
JP5561922B2 (ja) * 2008-05-20 2014-07-30 三菱電機株式会社 パワー半導体装置
JP5477681B2 (ja) * 2008-07-29 2014-04-23 三菱電機株式会社 半導体装置
DE602008006579D1 (de) * 2008-12-12 2011-06-09 Abb Technology Ag Herstellungsverfahren eines Leistungshalbleiterbauelements
JP5045733B2 (ja) * 2008-12-24 2012-10-10 株式会社デンソー 半導体装置
TWI404205B (zh) * 2009-10-06 2013-08-01 Anpec Electronics Corp 絕緣閘雙極電晶體與快速逆向恢復時間整流器之整合結構及其製作方法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1883051A (zh) * 2003-11-17 2006-12-20 Abb技术有限公司 具有改善的安全工作区域性能的igbt阴极设计
CN101558500A (zh) * 2006-10-05 2009-10-14 Abb技术有限公司 功率半导体器件

Also Published As

Publication number Publication date
DE112011102014T5 (de) 2013-07-11
JP2013533619A (ja) 2013-08-22
KR20130026476A (ko) 2013-03-13
GB2496067B (en) 2014-12-24
JP5805756B2 (ja) 2015-11-04
CN102934231A (zh) 2013-02-13
GB2496067A (en) 2013-05-01
KR101679107B1 (ko) 2016-11-23
US20130099279A1 (en) 2013-04-25
US9324708B2 (en) 2016-04-26
WO2011157814A3 (en) 2012-03-01
WO2011157814A2 (en) 2011-12-22
GB201300792D0 (en) 2013-02-27

Similar Documents

Publication Publication Date Title
CN102934231B (zh) 功率半导体器件
KR101440397B1 (ko) 반도체장치
CN102420249B (zh) 功率半导体装置
JP5694505B2 (ja) 電力半導体デバイス
CN104752493B (zh) 功率用半导体器件
EP2342753B1 (en) Insulated gate bipolar transistor
US20120061723A1 (en) Semiconductor device
US8912632B2 (en) Semiconductor device
US9293548B2 (en) Semiconductor device
US9825158B2 (en) Insulated gate bipolar transistor
CN109314143A (zh) 半导体装置
CN106165101B (zh) 半导体装置
CN105097905B (zh) 绝缘栅双极晶体管
KR20150109265A (ko) 반도체장치 및 그 제조방법
US9318590B2 (en) IGBT using trench gate electrode
CN103325786A (zh) 半导体装置
CN109509789A (zh) 半导体装置
US20150380534A1 (en) Power Semiconductor Device And Corresponding Module
KR20020079919A (ko) 향상된 성능을 갖는 dmos 트랜지스터 구조
JP2017195224A (ja) スイッチング素子
KR101906733B1 (ko) 스위칭 장치와 그 제조 방법
TWI425642B (zh) 積體低漏電二極體
JP2008060152A (ja) 半導体装置及びその製造方法
JP2012059734A (ja) 半導体装置及びその製造方法
CN112673466A (zh) 半导体装置

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
TR01 Transfer of patent right
TR01 Transfer of patent right

Effective date of registration: 20180503

Address after: Baden, Switzerland

Patentee after: ABB Switzerland Co.,Ltd.

Address before: Zurich

Patentee before: ABB TECHNOLOGY Ltd.

TR01 Transfer of patent right

Effective date of registration: 20210611

Address after: Baden, Switzerland

Patentee after: ABB grid Switzerland AG

Address before: Baden, Switzerland

Patentee before: ABB Switzerland Co.,Ltd.

TR01 Transfer of patent right
CP01 Change in the name or title of a patent holder

Address after: Swiss Baden

Patentee after: Hitachi energy Switzerland AG

Address before: Swiss Baden

Patentee before: ABB grid Switzerland AG

CP01 Change in the name or title of a patent holder
TR01 Transfer of patent right

Effective date of registration: 20240104

Address after: Zurich, SUI

Patentee after: Hitachi Energy Co.,Ltd.

Address before: Swiss Baden

Patentee before: Hitachi energy Switzerland AG

TR01 Transfer of patent right