KR20130026476A - 전력 반도체 디바이스 - Google Patents

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Abstract

이미터 측 (11) 의 이미터 전극 (2) 과 컬렉터 측 (15) 의 컬렉터 전극 (25) 사이에 다음의 층들을 포함하는 웨이퍼 (10) 를 갖는 전력 반도체 디바이스가 제공된다: (n-) 도핑된 드리프트 층 (3), 드리프트 층 (3) 과 컬렉터 전극 (25) 사이에 배열된 n 도핑된 제 1 영역 (81), 이미터 전극 (2) 과 직접 전기적으로 접촉하고, 드리프트 층 (3) 과 이미터 전극 (2) 사이에 배열된 p 도핑된 베이스 층 (4), 베이스 층 (4) 내에 매립된 이미터 측 (11) 에 배열되고 이미터 전극 (2) 과 접촉하는 n 도핑된 소스 영역 (6), 및 베이스 층 (4), 소스 영역 (6) 및 드리프트 층 (3) 으로부터 전기적으로 절연된 게이트 전극 (7). 이미터 전극 (2) 은 접촉 영역 (22) 내에서 베이스 층 (4) 및 소스 영역 (6) 과 접촉한다. 액티브 반도체 셀 (18) 이 웨이퍼 (10) 내에 형성되고, 이는, 소스 영역이 접촉하는 이미터 전극의 접촉 영역 (22) 의, 이미터 측 (11) 에 대해 직각 투영 방향으로 놓인 레이어들 또는 이러한 레이어들의 일부분들, 상기 소스 영역 (6), 도전 채널이 형성될 수 있는 베이스 층 (4) 의 일부를 포함한다. 디바이스는, 베이스 층 (4) 과 동일 평면에, 하지만 액티브 셀 (18) 외부에 배열된 p 도핑된 웰 (5) 을 더 포함한다. 웰 (5) 은 직접 또는 베이스 층 (4) 을 통해서 중 적어도 일방을 통해 이미터 전극 (2) 에 전기적으로 연결된다.

Description

전력 반도체 디바이스{POWER SEMICONDUCTOR DEVICE}
본 발명은 전력 반도체 디바이스의 분야에 관한 것이다. 청구항 1 의 전제부에 따른 상이한 도전형 (conductivity type) 들의 층 (layer) 들을 갖는 전력 반도체 디바이스에 관한 것이다.
도 1 에는 종래 기술의 역도통 절연 게이트 바이폴라 트랜지스터 (reverse-conducting insulated gate bipolar transistor; RC-IGBT) 가 도시되고, 이는 하나의 웨이퍼 (10) 내에 빌트-인 (built-in) 프리휠링 다이오드 (freewheeling diode) 를 갖는 절연 게이트 바이폴라 트랜지스터를 포함한다. 이러한 역도통 반도체 디바이스 (150) 는, 집적 IGBT 의 이미터 측 (11) 인 제 1 주측 (main side), 및 IGBT 의 컬렉터 측 (15) 이고 이미터 측 (11) 의 반대편에 있는 제 2 주측을 갖는 n형 드리프트 층 (3) 을 포함한다. p 도핑된 베이스 (base) 층 (4) 이 이미터 측 (11) 에 배열된다. 베이스 층 (4) 상에, 드리프트 층 (3) 보다 더 고농도로 도핑된 n 도핑된 소스 영역들 (6) 이 배열된다.
전기 절연 층 (78) 이 이미터 측 (11) 에 배열되고, 베이스 층 (4) 및 드리프트 층 (3) 을 커버 (cover) 하고, 소스 영역들 (6) 을 부분적으로 커버한다. 도전성 평면 게이트 전극 (7) 은 절연 층 (78) 내에 완전히 매립 (embed) 된다. 베이스 층 (4) 의 중앙 부분 위에는 소스 영역 또는 전기 절연 층이 배열되지 않는다.
베이스 층 (4) 의 중앙 부분 상에 이미터 전극 (2) 이 배열되고, 이는 또한 절연 층 (78) 을 커버한다. 이미터 전극 (2) 은 접촉 (contact) 영역 (22) 내에서 소스 영역 (6) 및 베이스 층 (4) 에 직접 전기 접촉하지만, 추가적인 절연 층 (782) 에 의해서 평면 게이트 전극 (7) 으로부터 전기적으로 절연된다.
컬렉터 측 (15) 에, 버퍼 층 (9) 이 드리프트 층 (3) 상에 배열된다. 드리프트 층 (3) 의 반대 측의 버퍼 층 (9) 상에, 교호 (alternating) 의 n형 제 1 영역들 (81) 및 p 도핑된 제 2 영역들 (85) 을 갖는 제 1 층 (8) 이 배열된다. 제 1 영역들 (81) 및 버퍼 층 (9) 은 드리프트 층 (3) 보다 높은 도핑 농도를 갖는다.
컬렉터 전극 (25) 이 컬렉터 측 (15) 에 배열되고, 이는 제 1 및 제 2 영역들 (81, 85) 을 커버하고 이들에 직접 전기적으로 접촉한다.
이러한 종래 기술의 역도통 반도체 디바이스 (150) 에서, 프리휠링 다이오드가, 일부가 다이오드의 음극 전극 (cathode electrode) 을 형성하는 컬렉터 전극 (25), 다이오드의 음극 영역을 형성하는 n 형 제 1 영역 (81), 일부가 다이오드 드리프트 층을 형성하는 드리프트 층 (3), 일부가 다이오드의 양극 (anode) 영역을 형성하는 p형 베이스 층 (4), 및 다이오드의 양극을 형성하는 이미터 전극 (2) 사이에 형성된다.
절연 게이트 바이폴라 트랜지스터 (IGBT) 는, 일부가 IGBT 컬렉터 전극을 형성하는 컬렉터 전극 (25), IGBT 의 컬렉터 층을 형성하는 p형 제 2 영역들 (85), 일부가 IGBT 드리프트 층을 형성하는 드리프트 층 (3), 일부가 IGBT 의 p-베이스 층을 형성하는 베이스 층 (4), n형 IGBT 소스 영역을 형성하는 소스 영역 (3), 및 이미터 전극 (2) 사이에 형성된다. IGBT 의 온 (on) 상태 동안, 도전 채널이 이미터 전극 (2), 소스 영역 (6) 및 p-베이스 층 (4) 사이에서 n-드리프트 층 (3) 을 향해 형성된다.
이러한 종래 기술의 역도통(RC)-IGBT 디바이스에서, IGBT 셀의 p-베이스 층 (4) 은 디바이스가 다이오드 모드에 있을 때 내부 다이오드의 양극으로서 또한 이용된다. 하지만, p-베이스 층 (4) 은, MOS 채널을 통해 드리프트 층 (3) 과 연결될 수도 있는 n-소스 영역 (6) 에 쇼트 (short) 된다. 채널이 개방 (open) 되는 경우, 전자 전류 (electron current) 가 채널을 통해 흐르고 p-베이스 층 (4) 과 드리프트 층 (3) 사이의 p-n 접합을 쇼트시킨다. 그 결과, p형 베이스 층 (4) 과 드리프트 층 (3) 사이의 p-n 접합은 순방향 바이어스 (forward bias) 되지 않고, 정공 인젝션 (injection) 이 방해된다. 전류는 채널을 통해 흐르는 유니폴라 (unipolar) 전자 전류에 의해 유지된다. 접합부는 전위 (potential) 차이가 접합부의 빌트-인 전압에 도달할 때 결국 인젝션을 시작하지만, 컨택트들에서의 전압은 훨씬 더 높을 수 있을 것이다. 정공 인젝션이 시작될 때, 드리프트 층 (3) 의 도전성 (conductivity) 은 바뀌고, 전압 강하가 감소된다. 따라서, 게이트 전압에 의존하여, 다이오드는 I-V 특성에서 특성 MOS 제어 네거티브 (negative) 저항 영역 (전압 스냅-백 (snap-back)) 을 나타낸다. 임계값 위의 게이트 전압으로, 스냅-백은 가장 크고, 임계값 아래의 전압 또는 네거티브 전압에서, 채널은 닫히고 (closed), 스냅-백은 완전히 부존재한다.
또한, MOS 채널은 내부 다이오드 전도 (conduction) 동안 p-베이스 층 (4) 아래의 플라스마 (plasma) 농도를 제어하고 있다. 임계 초과의 게이트 전압을 인가함으로써, 플라스마는 유도된 채널을 통해 추출되며, 따라서, p형 베이스 층 (4) 아래의 플라스마를 감소시키고, 이는 게이트 이미터 전압이 임계 레벨 미만이거나 네거티브일 때에 비해 더 높은 온 상태 손실을 초래한다.
다양한 응용들에서 다이오드 모드 동안의 게이트 제어는 자유롭게 선택될 수 없고, 따라서, 디바이스는 포지티브 (positive) 게이트 전압 인가 시 양호한 성능을 제공할 수 있어야 한다.
US 5,702,961 는, 교대로 베이스 층들과 p 도핑된 애노드 층들을 포함하고, 컬렉터 측에는 애노드 층들에 대해 돌출된 n 층들 및 베이스 층들에 대해 돌출된 n 도핑된 층들이 엄격하게 정렬된 IGBT 를 개시하고 있다. 하지만, 이러한 교호 배열은 IGBT 성능에 부정적인 영향을 미친다.
US 2005/0073004 A1 은 디바이스의 주면에 고농도로 p 도핑된 가드 링 종단을 갖는 종래 기술의 MOSFET 디바이스를 설명한다.
US 2005/045960 A1 은 트렌치 (trench) 게이트 전극을 갖는 역도통 IGBT 를 설명한다. 2 개의 트렌치 게이트들이 IGBT 액티브 (active) 셀을 형성한다. 2 개의 이러한 액티브 셀들 사이에, 애노드 층이 배열되고, 이는 베이스 층보다 적게 p 도핑되고 베이스 층보다 덜 깊다. 이 디바이스는 또한, 베이스 층들과 동일한 방향으로 (베이스 층들과 일직선으로) 배열된 p 층들로 인해 어려움을 겪고, 또한, 이미터 전극에 대한 애노드 층의 큰 접촉 면적으로 인해 어려움을 겪으며, 이로 인해 높은 IGBT 온 상태 손실이 초래된다.
US 2007/0108468 A1 은 또 다른 역도통 IGBT 를 설명하는데, 여기서는 IGBT 액티브 셀들이 영역들에 따라 교호하고, p 도핑된 층들이 배열되며, p 도핑된 층들에는 트렌치들이 이미터 전위 상에 위치된다. p 도핑된 층들은 이미터 전극과 광범위하게 접촉된다. 따라서, 이 디바이스는 전술한 바와 동일한 불리한 점을 갖는다.
본 발명의 목적은 다이오드 모드에서 디바이스의 향상된 성능을 갖는 역도통 전력 반도체 디바이스를 제공하는 것이다.
이러한 문제는 청구항 1 의 특성들을 가진 반도체 디바이스에 의해 해결된다.
창의적인 전력 반도체 디바이스는, 웨이퍼 내에 상이한 도전형들의 층들을 포함하고, 이 층들은, 이미터 측의 이미터 전극과, 이미터 측의 반대편에 배열된 컬렉터 측의 컬렉터 전극 사이에 배열된다.
이 디바이스는 다음의 층들을 포함한다:
- 이미터 측 (emitter side) 과 컬렉터 측 (collector side) 사이에 배열된 제 1 도전형의 드리프트 층,
- 제 1 도전형이고 드리프트 층 보다 높은 도핑 농도의 제 1 영역을 포함하는 제 1 층으로서, 드리프트 층과 컬렉터 전극 사이에 배열된, 상기 제 1 층,
- 드리프트 층과 이미터 전극 사이에 배열된 제 2 도전형의 복수의 베이스 층들로서, 이미터 전극과 직접 전기적으로 접촉하는, 베이스 층들,
- 베이스 층들 내에 매립된 이미터 측에 배열되고 이미터 전극과 접촉하는 제 1 도전형의 복수의 소스 영역들로서, 드리프트 층보다 높은 도핑 농도를 갖는, 상기 소스 영역들, 및
- 절연 층에 의해 베이스 층, 소스 영역 및 드리프트 층으로부터 전기적으로 절연되는 게이트 전극.
이미터 전극은 접촉 영역을 포함하고, 이 접촉 영역에서 이미터 전극은 베이스 층 및 소스 영역과 접촉한다. 웨이퍼 내에 액티브 반도체 셀이 형성되고, 이 액티브 반도체 셀은, 소스 영역이 접촉하는 이미터 전극의 접촉 영역의 이미터 측에 대해 직각 투영 (orthogonal projection) 된 방향에 놓인 층들 또는 층들의 일부분들, 상기 소스 영역, 및 도전성 채널이 형성될 수 있는 베이스 층의 일부를 포함한다. 따라서, 액티브 영역은, 컬렉터 전극을 향해 이들 층들/영역들 또는 이러한 층의 일부의 직각 투영을 포함하고, 이들 사이에 배열되고, 즉, 액티브 영역은 드리프트 층 및 제 1 층의 일부를 또한 포함한다.
이 디바이스는, 이미터 측에 평행하고 베이스 층과 동일한 평면 내에 배열된 제 2 도전형의 웰 (well) 을 더 포함하고, 이 웰은 액티브 셀들의 외측에 배열되고, 이 웰은 직접 또는 베이스 층을 통해서 중 적어도 일방으로 이미터 전극에 전기적으로 연결된다.
웰은, 다이오드의 순방향 전도 동안 MOS 채널의 영향이 감소하고, 게이트 상의 임계 초과의 게이트 이미터 전압이 인가될 때 낮은 전류에서 전압 스냅-백이 또한 감소하기 때문에, 다이오드 모드에서의 향상을 가져온다. 다이오드에 대한 게이트 제어의 영향은 본 발명의 배열에 의해 감소된다.
웰의 도입에 의해, MOS 채널로부터 디커플링 (decoupling) 되는 추가적인 다이오드 이미터 영역이 도입된다. 웰은, PIN 다이오드 영역 내에서의 셀들 사이에 위치되지 않도록 액티브 셀 외측에 배치되고, 따라서, IGBT 모드에서 디바이스의 성능에 영향을 미치지 않고, 셀 설계 파라미터들 (예를 들어, 피치) 에 영향을 미치지 않는다. 그 결과, 웰은 MOS 제어를 통합하지 않는다. 웰 또는 웰 구역들은 베이스 층과는 상이한 도핑, 깊이, 수명 소모 방식을 가질 수 있다. 웰은, 소망되는 추가적인 p-웰 영역으로부터의 최적의 인젝션에 따라, (웰을 베이스 층을 통해 이미터 전극에 접촉시킴으로써) 부분적으로 부동 (floating) 이도록 설계될 수도 있고, 또는, (웰이 직접 이미터 전극과 접촉함으로써) 부동이 아니도록 설계될 수도 있다.
이미터 전극에 평행한 평면 내에서 디바이스 영역에 비해 작은 영역을 갖는 단일 웰 또는 웰 구역들을 가짐으로써, IGBT 모드에서의 성능은 더 적게 영향을 받는다. 이러한 방식으로, 다이오드 성능은 IGBT 와 독립적으로 최적화될 수 있고, 스냅-백 및 온 상태 플라스마 농도는 최적의 다이오드 모드 손실 및 SOA 를 위해 제어된다.
본 발명에 따른 추가적인 이점들은 종속항들로부터 분명하게 될 것이다.
본 발명의 주제는 첨부된 도면들을 참조하여 이하의 문장에서 더 자세히 설명될 것이다.
도 1 은 종래 기술에 따른 평면 게이트 전극을 갖는 RC-IGBT 를 나타낸다.
도 2 는 도 3 의 D-D 선을 따른 평면에서 p-베이스 층들 및 p-웰의 제 1 예시적 배열에 대한 상면도를 나타낸다.
도 3 은 도 2 의 A-A 절단선을 따른 평면 게이트 전극을 갖는 창의적인 RC-IGBT 에 대한 단면도를 나타낸다.
도 4 는 도 2 의 B-B 절단선을 따른 창의적인 RC-IGBT 의 실시형태에 대한 단면도를 나타낸다.
도 5 및 도 6 은, 도 2 의 B-B 절단선 및 A-A 절단선을 따른 평면 게이트 전극들을 갖는 창의적인 RC-IGBT 의 실시형태의 단면도의 변형들을 나타내고, 여기서, 웰은 베이스 층을 통해 이미터 전극에 연결된다.
도 7 은 도 6 의 C-C 절단선을 따른 평면 게이트 전극들을 갖는 창의적인 RC-IGBT 의 실시형태에 대한 단면도를 나타낸다.
도 8 은 도 2 의 A-A 절단선을 따른 평면 게이트 전극들을 갖는 창의적인 RC-IGBT 의 실시형태에 대한 단면도의 변형을 나타내고, 여기서, 웰은 직접 이미터 전극에 연결된다.
도 9 는 도 8 의 C'-C' 절단선을 따른 평면 게이트 전극들을 갖는 창의적인 RC-IGBT 의 실시형태에 대한 단면도를 나타낸다.
도 10 내지 도 14 는 도 3 의 D-D 절단선을 따른 평면 내에 본 발명에 따른 RC-IGBT 에 대한 p-베이스 층들 및 p-웰의 예시적인 배열들의 상면도 변형들을 나타낸다.
도 15 는 도 2 의 A-A 절단선을 따른 트렌치 게이트 전극들을 갖는 창의적인 RC-IGBT 의 또 다른 실시형태에 대한 단면도를 나타낸다.
도 16 은 도 2 의 A-A 절단선을 따른 트렌치 게이트 전극들 및 강화 층 (enhancement layer) 을 갖는 창의적인 RC-IGBT 의 단면도의 변형을 나타낸다.
도 17 은 도 2 의 A-A 절단선을 따른 트렌치 게이트 전극들을 갖는 창의적인 MOSFET 의 또 다른 실시형태에 대한 단면도를 나타낸다.
도 18 내지 도 22 는 도 3 의 D-D 선을 따른 평면에서의 층들의 상이한 예시적인 배열들에 대한 상면도들을 나타낸다.
도 23 은 액티브 셀 내의 MOS 채널에 대해 변화하는 거리를 갖는 베이스 층에 인접하는 p 웰들을 나타낸다.
도 24 는 도 23 의 실시형태들에 대한 전류 대 순방향 바이어스 전압을 나타낸다.
도면들에서 사용되는 참조 부호들 및 그들의 의미는 부호의 설명의 리스트에 요약되어 있다. 일반적으로, 동일한 또는 동일한 기능의 부분들은 동일한 참조 부호들로 표시된다. 설명된 실시형태들은 예로서 의미되고, 본 발명을 한정하지 않을 것이다.
도 3 은 웨이퍼 (10) 를 갖는 역도통 전력 반도체 디바이스의 형태의 창의적인 반도체 디바이스를 나타낸다. 이 디바이스는 이미터 측 (11) 의 이미터 전극 (2) 과, 이미터 측 (11) 의 반대편에 배열된 컬렉터 측 (15) 의 컬렉터 전극 (25) 사이에 상이한 도전형들의 층들을 포함한다.
이 디바이스는:
- 이미터 측 (11) 과 컬렉터 측 (15) 사이에 배열된 (n-)도핑된 드리프트 층 (3),
- 드리프트 층 (3) 보다 높은 도핑 농도를 갖는 적어도 하나의 n 도핑된 제 1 영역 (81) 및 적어도 하나의 p 도핑된 제 2 영역 (85) 을 포함하는 제 1 층 (8) 으로서, 드리프트 층 (3) 과 컬렉터 전극 (25) 사이에 배열된, 제 1 층 (8),
- 드리프트 층 (3) 과 이미터 전극 (2) 사이에 배열된 복수의 p 도핑된 베이스 층들 (4) 로서, 이미터 전극 (2) 에 직접적으로 전기적으로 접촉하는, 복수의 베이스 층들 (4),
- 베이스 층들 (4) 내에 매립된 이미터 측 (11) 에 배열되고 이미터 전극 (2) 과 접촉하는 복수의 n 도핑된 소스 영역들 (6) 로서, 드리프트 층 (3) 보다 높은 도핑 농도를 갖는, 복수의 소스 영역들 (6), 및
- 복수의 게이트 전극들 (7) 로서, 이 복수의 게이트 전극들의 각각은 절연 층 (78) 에 의해 베이스 층들 (4), 소스 영역들 (6) 및 드리프트 층 (3) 으로부터 전기적으로 절연되는, 복수의 게이트 전극들 (7) 을 포함한다.
이미터 전극 (2) 은, 이미터 전극 (2) 이 베이스 층들 (4) 과 소스 영역들 (6) 과 접촉하는 복수의 베이스 층 접촉 영역들 (22) 을 포함한다.
도 3 에 도시된 역도통 전력 반도체 디바이스에서, 제 1 층 (8) 은, 제 1 영역 (81) 에 인접하게 배열된 p 도핑된 제 2 영역 (85) 을 더 포함한다. 디바이스는 또한, 교대로 인접하여 배열된 하나 보다 많은 제 1 및/또는 제 2 영역들을 포함할 수도 있다. 예시적인 실시형태에서, 아직 발행되지는 않았지만 참조에 의해 본원에 통합되는 유럽 특허 출원 10157392.1 에 개시된 바와 같이, 복수의 작은 제 2 영역들 (85) 및 하나 이상의 큰 파일럿 (pilot) 제 2 영역들을 포함한다.
도 3 에서, 디바이스는 평면 게이트 전극 설계를 포함한다. 평면 게이트 전극 (7) 은 절연 층 (78) 에 의해, 베이스 층 (4), 소스 영역 (6) 및 드리프트 층 (3) 으로부터 전기적으로 절연된 이미터 측 (11) 의 상부에 배열된다. 통상적으로, 추가적인 절연 층 (782) 이 평면 게이트 전극 (7) 과 이미터 전극 (2) 사이에 배열된다.
웨이퍼 (10) 내에 액티브 반도체 셀 (18) 이 형성되고, 이는, 소스 영역 중 하나가 거기에 접촉하는 이미터 전극의 베이스 층 접촉 영역 (contact area) 들 (22) 의 하나의 이미터 측 (11) 에 대해 직교 투영에 놓인 층들 또는 이러한 층들의 일부들, 상기 소스 영역 (6), 및 베이스 층들 (4) 의 일부 하나를 포함하며, 여기서, 전기적으로 전도성인 채널이 형성될 수 있다. 채널들은 도면들에서 화살표로 마크된 "전자들 (electrons)" 에 의해 표시된다. 도 3 의 단면도에서, 오직 액티브 셀들만이 도시되었다 (도 15 내지 도 17 에서도 동일하게 적용함).
복수의 이러한 액티브 셀들에 의해, 특히 적어도 10 개의 액티브 셀들에 의해, 클러스터 (cluster) 가 형성된다. 클러스터에 속하는 셀들은 이미터 측 (11) 에 일 방향으로 서로 바로 인접하여 배열되고, 액티브 셀들은 셀 피치 (pitch) 로 배치되며, 방향은 도 2 에서 (A 에서 A 까지) 도시된 바와 같이 선형 방향, 도 13 에서 도시된 바와 같은 원형 방향을 포함하고, 하지만, 이미터 측에 평행한 평면 내의 어떤 다른 방향을 또한 포함하며, 여기서 셀들은 사인곡선 방향처럼 바로 이웃하게 된다. 셀 피치는 2 개의 이웃하는 셀들의 반복 거리이다.
반도체 디바이스는 단일 웰 (51) 의 형태로 p 도핑된 웰 (5) 을 포함할 수도 있고, 디바이스는 또한, 복수의 웰 구역 (zone) 들 (52) 로서, 즉, 2 개 이상의 웰 구역들 (52) 로서 교대로 포함할 수도 있다. 본원에서 다르게 진술되지 않는 경우에는, 도면에 오직 하나의 웰만이 도시되는 경우에도, 디바이스는 또한, 도면에 도시된 구조의 연속으로서 복수의 이러한 웰들을 포함할 수 있다. 웰은 표면 면적 (surface area) 을 가지며, 이는 이미터 측의 평면에서의 웰의 면적이다.
웰은, 예를 들어 가드 링 (guard ring) 으로서, 종단 영역 (termination area) 에서 디바이스 또는 이미터 전극의 경계/주변에 배열된 p 도핑된 층들과 섞이지 않는다. 이러한 고농도로 p 도핑된, 전기적으로 제어가능하지 않은 층들이 반도체 디바이스의 경계에 존재한다. 웰(들)은 디바이스의 액티브 영역에 배열될 것이고, 여기서, IGBT 셀들 및 웰(들)의 클러스터들이 존재하고 서로 교호/둘러싼다. 액티브 IGBT 셀들의 클러스터들을 가짐으로써, 디바이스의 양호한 IGBT 성능이 보장되는 한편, 이러한 클러스터들 사이에 약하게 접촉된 웰들의 도입에 의해, 낮은 온 상태 손실들이 달성되고, 높은 SOA 가 유지된다.
p 도핑된 웰 (5) 은 베이스 층 (4) 과 동일한 평면 내에 배열되고, 이 평면은 이미터 측 (11) 과 평행하고, 여기서, 웰 (5) 은 액티브 셀들 (18) 의 외부에 배열되고, 이미터 전극 (2) 에 전기적으로 연결된다. 이 연결은, 이미터 측 (11) 에서 웰의 표면 면적의 일부를 이용하여 직접 달성될 수도 있고, 또는, 베이스 층 (4) 을 통해 달성될 수도 있으며, 양자의 연결들이 동일한 디바이스에서 실현된다. 웰 (5) 과 이미터 전극 (2) 사이의 접촉은, 웰 (5) 의 최대 면적의 최대 10% 인 웰 접촉 면적에서 달성된다.
웰 (5) 은 복수의 액티브 셀들이 배열되는 방향과 상이한 다른 방향에서 배열된다. 예로서, 웰 (5) 은 액티브 셀들이 배열되는 방향에 수직으로 (하지만 여전히 이미터 측에 평행한 동일한 평면 내에) 배열된다.
도 2 는 본 발명의 제 1 실시형태에 따른 웰 구역들 (52) 의 형태의 웰 (5) 및 복수의 베이스 층들 (4) 의 배열을 나타낸다. 베이스 층들 (4) 은 액티브 셀에 대해 예시적으로 도 2 에 도시된다. 도 2 의 베이스 층들 (4) 은 하나의 방향으로, 즉, 2 (또는 그 이상) 개의 행 (row) 들 (선 A-A) 로 배열되고, 물론, 오직 하나의 행의 베이스 층들의 배열 또한 가능하다. 셀들은, 예시적으로 적어도 10 개의 셀들의 행으로, 클러스터로서 배열된다. 베이스 층들 (4) 은 스트라이프 (stripe) 들로서 설계될 수 있고, 여기서, 베이스 층들 (4) 은 스트라이프들의 더 긴 측들을 따라 평행한 행으로 배열된다 (도 2). 스트라이프들은, 하나의 방향에서 다른 방향들에서보다 더 긴 연장 (이하에서 단부 (end section) 라 함) 을 갖는 층들로서 이해될 것이다. 하나의 행에 배열되고 동일 측으로 조정되는 이들 스트라이프들의 단부들은 웰 (5) 과 접촉하고, 이 웰 (5) 은 베이스 층들 (4) 의 단부들을 따라, 즉, 베이스 층들 (4) 의 더 긴 측들에 수직하게 배열된다. 도 2 에서, 스트라이프들의 반대 측들의 베이스 층들의 단부들 또한 또 다른 웰 구역 (52) 과 접촉한다.
도 3 은 도 2 의 A-A 선을 통한 단면도이고, 도 4 는 A-A 선에 수직인 B-B 선을 통한 단면도이다. 도 4 에서, 베이스 층 (4) 과 웰 (5) 이 인접할 수도 있고, 이에 의해, 웰 (5) 과 이미터 전극 (2) 사이에 베이스 층 (4) 을 통해 접촉부를 형성하는 것이 도시된다. 또한 이 도면에서, 직접 접촉으로서 이미터 전극 (2) 에 대한 웰 (5) 의 추가적인 전기적 접촉이 도시된다. 도 4 에서 도시된 바와 같이 웰 (5) 의 전체 표면 면적이 아닌 것을 통해 웰 (5) 을 접촉시키거나 베이스 층 (4) 을 통해서 웰 (5) 을 접촉시킴으로써, 웰 (5) 로부터의 인젝션이 보다 낮은 값들을 향해 조정될 수 있다. 또한, 이는 IGBT 전면 측의 설계를 심각하게 방해하지 않고, 최적의 IGBT 성능을 위한 설계에 더 많은 옵션들을 제공한다.
도 5 는 또 다른 창의적인 실시형태를 도시하고, 이는 도면의 우측에 이미터 전극 (2) 과 직접 접촉하지 않는 웰 구역 (52) 을 가지며, 하지만, 웰 구역 (52) 은 이미터 전극 (2) 과 접촉하는 베이스 층 (4) 과 인접하고, 즉, 접촉부는 부분적으로 부동 (floating) 이다.
도면의 좌측의 웰 구역 (52) 은 이미터 전극 (2) 에 대한 약한 접촉을 달성하기 위해 (준-부동 (semi-floating)) 절연 층에 의해 커버된다.
또 다른 예시적인 실시형태에서, 웰 층 (5) 의 표면에 도전성 채널이 형성되지 않는다. 이는, 예를 들어, 충분히 두꺼운 두께를 갖는 절연 층 (78), 또는, 충분히 높은 도핑 농도를 갖는 웰 (5) 에 의해서, 또는, 양자의 조합에 의해서, 전기적 채널이 형성되지 않도록, 평면 게이트 전극 설계에 대해 달성될 수 있다.
다르게는, 평면 게이트 전극 (7) 은 (예를 들어, 도 8 에 도시된 바와 같은) 액티브 셀 (18) 의 경계에서 종결될 수 있고, 또는, 채널이 형성될 수 있는 소스 영역이 존재하지 않거나 (도 6), 또는, 이미터 전극 (2) 이 존재하지 않을 수도 있다 (도 5 의 우측).
도 6 은 본 발명의 이러한 실시형태를 나타내고, 여기서, 베이스 층 (4) 과 웰 (5) 은 서로 접촉하고 인접하지만, 웰 (5) 은 절연 층 (78) 에 의해 이미터 전극 (2) 으로부터 절연된다. 이 도면에서 액티브 셀 (18) 은, 소스 영역 (6) 이 접촉하는 이미터 전극의 접촉 영역 (22) 의 이미터 측 (11) 에 대해 직각 투영 방향에 놓인 웨이퍼 (10) 의 영역, 상기 소스 영역 (6), 및 도전성 채널이 형성될 수 있는 베이스 층 (4) 또는 베이스 층 (4) 의 일부에 한정된다. 이는 도 6 에 도시된 디바이스에서, 디바이스의 우측의 이미터 전극 (2) 의 접촉 영역 (22) 은 소스 영역과 접촉하지 않고 따라서 우측의 웰 구역 (52) 에 채널이 형성되지 않기 때문에, 셀 (18) 은 접촉 영역 (22) 의 우측 경계에서 끝난다는 것을 의미한다. 도 6 에서의 액티브 셀들 (18) 의 경계는 파선에 의해 표시된다.
도 6 에서, 액티브 셀 (18) 은 베이스 층 (4), 소스 영역 (6), 및 제 1 영역 (81), 제 2 영역 (85), 및 드리프트 층 (3) 의 부분들을 포함한다. 따라서, 웰 (5) 과 베이스 층 (4) 은, 적어도, 액티브 셀 (18) 내 또는 외부의 p 도핑된 층의 배열에 의해 상이하다. 이는, 이미터 측 (11) 의 p 도핑된 층은, 그것이 액티브 셀 (18) 내에 위치하여 베이스 층 (4) 을 정의하느냐, 아니면, 액티브 IGBT 셀 (18) 외부에 위치하여 웰 (5) 을 정의하느냐에 따라 웰 (5) 또는 베이스 층 (4) 으로서 분명하게 분류될 수 있다.
도 6 에서, 웰 (5) 이, 드리프트 층 (3) 에 대한 베이스 층 (4) 의 접합부보다 웨이퍼 (10) 내로 더 깊이 연장되는, 드리프트 층 (3) 에 대한 접합부를 갖는 디바이스가 도시된다. 다르게는, 웰 (5) 은, 드리프트 층 (3) 에 대한 베이스 층 (4) 의 접합부보다 더 얕거나 동일한 깊이의 접합부를 또한 가질 수도 있다. 또한, 웰 (5) 의 도핑 농도는 베이스 층 (4) 의 도핑 농도보다 높거나, 동일하거나, 더 낮을 수도 있다. 보다 높은/동일한/보다 낮은 도핑 농도와 보다 높은/동일한/또는 보다 얕은 접합 깊이의 임의의 조합도 물론 가능하다.
도 7 은 도 6 의 C-C 선을 따른 단면도이다. 이 도면에 도시된 웰 (5) 은 그것이 인접하고 있는 베이스 층 (4) 측보다 돌출하지만, 웰 (5) 은 또한 베이스 층 (4) 의 인접한 측보다 더 짧거나 동일한 길이일 수도 있다.
도 8 은, 이미터 전극 (2) 에 대한 웰 접촉 영역을 형성하는 웰의 표면 면적의 제한된 부분에서 웰 (5) 과 이미터 전극 (2) 사이에 직접적인 전기적 접촉을 갖는 또 다른 창의적인 디바이스를 도시한다. 웰 접촉 영역은, 웰의 중앙 부분 (도 8 에 도시) 또는 웰의 경계/코너 (도 5) 와 같이, 웰 표면의 임의의 적절한 부분에 배열될 수도 있지만, 물론, 임의의 다른 위치의 웰 접촉 영역도 이 발명에 의해 커버될 것이다.
도 9 는 다시 도 8 의 C'-C' 선을 따른 단면을 나타낸다. 웰 (5) 이 이미터 전극 (2) 과 접촉하는 영역은 도 9 에서 회색의 스트라이프 영역에 의해 표시된다. 이 영역은, 웰 (5) 이 이미터 전극 (2) 에 접촉하는 이 회색 스트라이프 영역에 아무런 소스 영역 (6) 도 접촉하지 않기 때문에, 베이스 층 접촉 영역 (22) 과 상이하고 쉽게 구분가능하다. 따라서, 아무런 채널도 형성되지 않고, 이 영역은 액티브 셀 (18) 에 기여하지 않는다. 웰 층 (5) 을 직접 이미터 전극 (2) 에 접촉시키는 것에 의해, 웰 (5) 로부터의 높은 인젝션이 보장된다. 이미터 전극 (2) 과 웰 층 (5) 사이의 접촉 영역을 조정함으로써, 추가적인 유연성이 달성될 수 있다.
도 10 은 도 3 의 D-D 선에 대응하는 평면으로 절단된 창의적인 반도체 디바이스의 또 다른 실시형태를 도시하고, 여기서, 디바이스는 드리프트 층 (4) 에 의해 서로 전기적으로 분리되어 배열된 복수의 웰 구역들 (52) 을 포함한다. 도 10 에 도시된 경우에서, 각 웰 구역 (52) 은 베이스 층들 (4) 에 (도 10 에서 스트라이프들로서 형성된 베이스 층들의 일 측에서의 단부들에) 접촉하고, 즉, 웰 구역들 (52) 과 이미터 전극 (2) 사이의 전기적 접촉은 베이스 층들을 통해서 이루어진다. 이러한 배열은 IGBT 설계의 심각한 변형 없이 이미터 전극 (2) 과 웰 층 (5) 사이의 양호한 접촉을 제공하는 이점을 갖는다.
도 10 에서, 웰 구역들 (52) 은 (베이스 층들 (4) 에 의해 표시되는) 셀들이 배열되는 행들에 수직한 행들로 배열된다. 웰 구역들은 웰 피치에 대응하는 거리로 배치된다. 웰 피치는 예시적으로 셀 피치보다 적어도 3 배, 또는 4 배이다. 웰 피치의 예시적인 값은 적어도 500μm 이다.
도 11 은 웰 구역들 (52) 이 드리프트 층 (3) 에 의해 베이스 층 (4) 으로부터 분리된 디바이스를 나타낸다. 이 경우에, 이미터 전극 (2) 에 대한 웰 (52) 의 전기적 접촉은 (예를 들어, 도 8 에 도시된 바와 같이) 직접 이루어진다.
또 다른 대안에서, 도 12 에 도시된 바와 같이, 각각의 베이스 층 (4) 은, 베이스 층들 (4) 의 단부들의 대향 측들에 배열된 2 개의 웰 구역들 (52), 즉, 베이스 층들 (4) 이 2 개의 웰 구역들 (52) 사이에 배열된 이러한 2 개의 웰 구역들 (52) 과 접촉한다. 이러한 웰 구역들 (52) 은, 베이스 층들과 동일한 방향으로 더 p 도핑된 층이며 소스 영역과 매립되지는 않은, 즉, 액티브 셀의 일부가 아닌, p 도핑된 연결 웰 구역 (55) 을 통해 서로 연결될 수도 있다. 웰 (5) 이 연결 웰 구역들 (55) 을 포함하는 경우, 이미터 전극 (2) 에 대한 웰 (5) 의 전기적인 접촉은 이미터 전극 (2) 에 대한 웰 연결 구역들 (55) 또는 웰 구역들 (52) 로부터 이루어질 수 있다. 예를 들어, 연결 웰 구역들 (55) 은 또한 웰 구역들 (52) 을 통해서 이미터 전극 (2) 에 연결될 수 있다 (이 웰 구역들 (52) 은 그러면 이미터 전극 (2) 에 직접 또는 베이스 층들 (4) 을 통해서 연결될 수 있다).
도 13 및 도 14 는, 베이스 층들 (4) 이 원형 단일 웰 (51) 또는 웰 구역 (52) 주위로 퍼진 스트라이프들로서 원형 방향으로 배열된 변형들을 도시한다. 이 배열에 추가하여, 도 14 는, 이러한 스트라이프들이 링 형태의 또 다른 웰 구역 (52) 에 의해 다시 둘러싸일 수도 있어, 스트라이프 형태의 베이스 층들 (4) 이 내측 원형 웰 구역 (52) 및 외측 링 웰 구역 (52) 에 연결될 수도 있는 것을 나타낸다. 이들 실시형태들에서, 셀 피치는 2 개의 바로 이웃하는 액티브 IGBT 셀들의 최소 거리, 즉, 내측 웰 구역 (52) 에서의 셀들의 거리로서 이해될 것이다.
복수의 베이스 층들 (4) 은 베이스 층 표면 면적을 갖는다. 이들 베이스 층 표면 면적은 상기 베이스 층 (4) 의 총 표면의 면적이다.
웰 (5) 이 베이스 층 (4) 을 통해 이미터 전극 (2) 에 연결되는 경우, 이 연결은 연결 영역에서 확립된다. 연결 영역은, 상기 웰 (5) (또는 웰 구역 (52)) 이 베이스 층 (4) 과 인접하는 영역이다. 또 다른 예시적인 실시형태에서, 베이스 층 (4) 은 상기 베이스 층 표면 면적의 1% 미만의 연결 영역에서 웰/웰 구역들 (51, 52) 과 접촉한다. 베이스 층 (4) 이 하나보다 많은, 통상적으로 2 개의 웰 구역들 (52) 과 접촉하는 경우, 각각의 연결 영역은 예시적인 실시형태에서 각각 1% 보다 작다. 웰 층 (5) 상에 이미터 전극 (2) 을 위치시킴으로써 웰 층 (5) 이 직접 이미터 전극 (2) 에 전기적으로 연결되는 경우, 연결 영역이 조정될 수 있다. 이미터 전극 (2) 은, 상기 웰 층 표면 면적의 1% 미만의 영역에서 웰 (5) 과 접촉할 수도 있다.
평면 게이트 전극 설계들의 대안으로, 디바이스는 도 15 에 도시된 바와 같은 트렌치 셀 설계들을 포함할 수도 있고, 여기서, 트렌치 게이트 전극 (75) 은 절연 층 (78) 에 의해 베이스 층 (4), 소스 영역 (6) 및 드리프트 층 (3) 으로부터 전기적으로 절연된다. 트렌치 게이트 전극 (75) 은, (이미터 측 (11) 에 평행하게 배열된 평면인) 동일한 평면에 베이스 층 (4) 에 대해 측방으로 배열되고, 베이스 층 (4) 보다 드리프트 층 (3) 내로 더 깊게 연장된다. 통상적으로, 추가적인 절연 층 (782) 이 게이트 전극 (7) 과 이미터 전극 (2) 사이에 배열된다.
도 16 은 또 다른 예시적인 실시형태를 나타내는데, 창의적인 디바이스는, 드리프트 층 (3) 보다 더 높은 도핑 농도를 갖는 n-도핑된 강화 층 (enhancement layer) (95) 을 더 포함한다. 강화 층 (95) 은 드리프트 층 (3) 과 베이스 층 (4) 사이에 배열되어 이들을 분리시킨다. 강화 층 (95) 은 또한 웰 (5) 과 드리프트 층 (3) 사이에 배열될 수 있을 것이다. 물론, 강화 층 (95) 은 임의의 종류의 디바이스, 즉, 트렌치 및 평면 게이트 전극 설계들을 갖는 디바이스에 적용될 수 있다.
각 웰/웰 구역 (51, 52) 은 웰/웰 구역 면적을 가지고, 드리프트 층 (3) 은 이미터 측 (11) 에 평행한 평면 내에 드리프트 층 면적을 갖는다. 총 최대 웰 면적 (즉, 평면 내의 모든 웰 구역들의 면적) 은 상기 평면 내의 드리프트 층 면적의 0.1% 내지 10% 사이일 수도 있다 (이는 또한 통상적으로 최대 디바이스 면적에 대응한다).
또 다른 예시적인 실시형태에서, 웰 층 (5) 은 1μm 내지 15μm 사이의 접합 깊이 및 1*1016 atoms/cm3 보다 더 높은 도핑 밀도를 갖는다.
도 18 내지 도 22 는 도 3 의 C-C 선을 따른 평면에 대응하는 단면에서 단일 웰 (51) 또는 웰 구역들 (52) 의 배열의 변형들을 도시한다. 도 18 에서, 소스 영역 (6) 및 베이스 층들 (4) 은, 이미터 측 (11) 에 평행한 평면에서 2 개의 대향하는 측들에서 이미터 전극 (2) 의 접촉 영역 (22) 을 둘러싼다. 동일 평면 내에서 이들 측들에 수직하게, 웰 구역들 (52) 이 연속적인 스트라이프들로서 배열되고, 이는 복수의 액티브 셀들 (18) 을 따라 연장된다. 베이스 층 (4) 및 베이스 층 접촉 영역 (22) 은 웰 구역들 (52) 로 연장될 수 있고, 따라서, 웰 층 (5) 과 이미터 전극 (2) 사이에 더 큰 접촉 영역을 제공한다.
다르게는, 도 19 에 도시된 바와 같이, 웰 구역들 (52) 은 액티브 셀의 경계에 배열될 수도 있지만, 그 사이즈에 한정되거나 액티브 셀 (18) 의 사이즈보다 더 작을 수도 있고, 즉, 액티브 셀 (18) 의 경계와 인접한다. 많은 응용들에서, 웰 구역들을 디바이스 내에 균일하게 분포시키는 것이 유리하지만, 여전히, 디바이스 온 상태 동안 액티브 셀들과 웰 구역들의 최소 상호작용을 가지게 하는 것이 유리하다. 이는, 웰 구역들 사이의 거리가 100μm 와 2000μm 사이의 값들을 통상적으로 취하는 쌍극성 확산 계수보다 더 큰 경우이다. 따라서, 웰 구역들 (52) 이 100μm 내지 2000μm 만큼 이격된 경우에 양호한 성능이 달성된다. 단일 웰 (51) 의 치수는 1μm 와 200μm 사이일 수도 있다. 이 치수는 이미터 측 (11) 에 평행한 평면에서 그 평면에서 단일 웰 (51) 의 최대 확장으로서 클러스터의 방향에 수직으로 측정될 것이다.
도 20 및 도 21 은, 도 6 에서 도시된 배열과 유사한 방식으로 베이스 층들 (4) 및 웰 구역들 (52) 이 배열된 변형들을 도시한다. 셀들 (18) 은, 셀들의 2 개의 대향 측들에 배열된 소스 영역들 (6) 및 p 베이스 층들 (4) 을 가지는 한편, 웰 구역들 (52) 은 소스 구역들 (6) 및 베이스 층들 (4) 에 수직인 동일 평면 내에 배열된다. 웰 구역들 (52) 은 웰 구역들 (52) 을 따라 배열된 복수의 이러한 셀들을 연결할 수도 있다 (도 20).
도 22 에서, 크로스 형태의 베이스 층 (4) 이 링 형태의 웰 구역 (52) 에 의해 둘러싸인다. 베이스 층들 (6) 및 소스 영역들 (6) 은 동일한 크로스 설계를 나타낸다.
도 23 에서, 웰 (5) 이 베이스 층 (4) 에 연결된 또 다른 창의적인 디바이스가 도시된다. 도 23 의 A) 는 웰 없는 종래 기술의 디바이스를 나타낸다. 웰 (5) 이 이미터 전극 (2) 에 더 가까이 배열될수록 (도 23 의 B) 내지 E)), 다이오드 특성들에 대한 채널의 영향이 더 적어진다. 도 24 의 A) 는 p 웰 (5) 이 없는 경우에 디바이스는 강한 스냅-백 효과를 보인다는 것을 나타낸다. 스냅-백은 웰 (5) 과 이미터 전극 (2) 사이의 거리가 작아질 수록 줄어든다 (도 24 의 B) 내지 E)).
액티브 셀 (18) 의 외부에 웰 (5) 을 갖는 창의적인 구조는 MOSFET 에도 적용될 수 있다. 이러한 MOSFET 에서 (도 17), 제 1 층 (8) 은 웨이퍼 (10) 의 전체 면에 걸쳐 연속적이고 균일한 층의 형태의 제 1 영역 (81) 으로만 이루어진다. 드리프트 층과 컬렉터 전극 (25) 사이의 평면에는 p 도핑된 제 2 영역이 배열되지 않는다.
이들 예들은 본 발명의 범위를 한정하지 않을 것이다. 전술한 설계들 및 배열들은 단지 베이스 층(들) 및 웰 (구역들) 에 대한 임의의 종류들의 가능한 설계들 및 배열들에 대한 예들일 뿐이다.
또 다른 실시형태에서, 도전형들이 바뀐다. 즉, 제 1 도전형의 모든 층들은 p 형 (예를 들어, 드리프트 층 (3), 소스 영역 (6)) 이고, 제 2 도전형의 모든 층들은 n 형 (예를 들어, 베이스 층 (4), 컬렉터 층 (85)) 이다.
"포함하는 (comprising)" 이라는 용어는 다른 엘리먼트들 또는 단계들을 배제하지 않고, 부정 관사나 단수 표현은 복수 표현을 배제하지 않는다. 상이한 실시형태들과 연관하여 설명된 엘리먼트들도 결합될 수 있다. 청구항들에서의 참조 부호들은 청구항들의 범위를 제한하는 것으로 해석되어서는 안된다.
본 발명은 그것의 사상 또는 본질적인 특성들로부터 벗어남이 없이 다른 특정 형태들로 구현될 수 있다는 것을 당업자는 이해할 것이다. 본원에 개시된 실시형태들은 따라서 예시적인 것이고 제한적인 것으로 고려되지 않는다. 본 발명의 범위는 전술한 설명들보다는 첨부된 청구항들에 의해 지시되고, 그것의 의미, 범위 및 균등물 내의 모든 변화들은 거기에 포함되는 것으로 의도된다.
1 역도통 전력 반도체 디바이스
10 웨이퍼
11 이미터 측
15 컬렉터 측
18 액티브 셀
100 MOSFET
150 종래 기술의 역도통 전력 반도체 디바이스
2 이미터 전극
22 접촉 영역
25 컬렉터 전극
3 드리프트 층
4 베이스 층
5 웰
51 단일 웰
52 웰 구역
55 연결 웰 구역
6 소스 영역
7 평면 게이트 전극
75 트렌치 게이트 전극
78 절연 층
781 제 1 절연 층
782 제 2 절연 층
8 제 1 층
81 제 1 영역
85 제 2 영역
9 버퍼 층
95 강화 층

Claims (15)

  1. 이미터 측 (11) 의 이미터 전극 (2) 과, 상기 이미터 측 (11) 의 반대편에 배열된 컬렉터 측 (15) 의 컬렉터 전극 (25) 사이에 배열된 상이한 도전형들의 층들을 포함하는 웨이퍼 (10) 를 갖는 전력 반도체 디바이스로서,
    - 상기 이미터 측 (11) 과 상기 컬렉터 측 (15) 사이에 배열된 제 1 도전형의 드리프트 층 (3),
    - 상기 제 1 도전형이고 상기 드리프트 층 (3) 보다 높은 도핑 농도를 갖는 제 1 영역 (81) 을 포함하는 제 1 층 (8) 으로서, 상기 드리프트 층 (3) 과 상기 컬렉터 전극 (25) 사이에 배열된, 상기 제 1 층 (8),
    - 상기 드리프트 층 (3) 과 상기 이미터 전극 (2) 사이에 배열된 제 2 도전형의 복수의 베이스 층들 (4) 로서, 상기 이미터 전극 (2) 과 직접 전기적으로 접촉하는, 상기 베이스 층들 (4),
    - 상기 베이스 층들 (4) 중 하나 내에 매립된 상기 이미터 측 (11) 에 배열되고 상기 이미터 전극 (2) 과 접촉하는 상기 제 1 도전형의 복수의 소스 영역들 (6) 로서, 상기 드리프트 층 (3) 보다 높은 도핑 농도를 갖는, 상기 소스 영역들 (6), 및
    - 복수의 게이트 전극들로서, 상기 복수의 게이트 전극들의 각각은 절연 층 (78) 에 의해 상기 베이스 층들 (4), 상기 소스 영역들 (6) 및 상기 드리프트 층 (3) 으로부터 전기적으로 절연되는, 상기 게이트 전극들을 포함하며,
    상기 이미터 전극 (2) 은 복수의 베이스 층 접촉 영역들 (22) 을 포함하고, 상기 베이스 층 접촉 영역들 (22) 에서 상기 이미터 전극 (2) 은 상기 베이스 층들 (4) 및 상기 소스 영역들 (6) 과 접촉하며,
    상기 웨이퍼 (10) 내에 액티브 반도체 셀 (18) 이 형성되고, 상기 액티브 반도체 셀 (18) 은, 상기 소스 영역들 (6) 중 하나가 접촉하는 상기 베이스 층 접촉 영역들 (22) 중 하나의 상기 이미터 측 (11) 에 대해 직각 투영 방향에 놓인 층들 또는 층들의 일부분들, 상기 소스 영역 (6), 및 도전성 채널이 형성될 수 있는 상기 베이스 층들 (4) 중 하나의 일부를 포함하고,
    셀 피치로 배치되고 상기 이미터 측 (11) 에서 하나의 방향으로 서로 바로 인접하여 배열된 복수의 액티브 셀들, 특히 적어도 10 개의 액티브 셀들에 의해 클러스터가 형성되고,
    상기 디바이스는, 상기 이미터 측 (11) 에 평행하고 상기 베이스 층들 (4) 이 배열된 평면 내에 배열된 상기 제 2 도전형의 웰 (5) 을 더 포함하고,
    상기 웰 (5) 은 표면 면적을 가지며, 상기 웰 (5) 은 상기 액티브 셀들 (18) 의 외측에 배열되고, 상기 웰 (5) 은 상기 베이스 층들 (4) 중 하나를 통해서 상기 이미터 전극 (2) 에 전기적으로 연결되는 것 또는 상기 웰 (5) 의 최대 면적의 최고 10% 인 웰 접촉 영역에서 직접 상기 이미터 전극 (2) 에 전기적으로 연결되는 것 중 적어도 일방을 통해 상기 이미터 전극 (2) 에 전기적으로 연결되며,
    상기 웰 (5) 은 복수의 상기 액티브 셀들이 배열되는 방향과 다른 방향, 특히 수직인 방향으로 배열되는 것을 특징으로 하는 전력 반도체 디바이스.
  2. 제 1 항에 있어서,
    상기 웰 (5) 은, 상기 드리프트 층 (3) 에 대한 상기 베이스 층 (4) 의 접합부보다 상기 웨이퍼 (10) 내로 더 깊이 확장되는 상기 드리프트 층 (3) 에 대한 접합부, 또는, 상기 베이스 층 (4) 보다 더 높은 도핑 농도 중 적어도 일방을 갖는 것을 특징으로 하는 전력 반도체 디바이스.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 웰 (5) 은 단일 웰 (51) 로서 형성되거나 복수의 웰 구역들 (52) 로서 형성되는 것을 특징으로 하는 전력 반도체 디바이스.
  4. 제 3 항에 있어서,
    상기 웰 구역들 (52) 의 적어도 일부 또는 전부는 서로 연결되거나, 상기 웰 구역들 (52) 은 서로 분리되는 것을 특징으로 하는 전력 반도체 디바이스.
  5. 제 3 항에 있어서,
    복수의 상기 베이스 층들 (4) 은 상기 단일 웰 (5) 에 연결되거나 상기 웰 구역들 (52) 중 적어도 하나에 연결되는 것을 특징으로 하는 전력 반도체 디바이스.
  6. 제 1 항 내지 제 5 항 중 어느 한 항에 있어서,
    상기 웰들 (5) 은 상기 베이스 층 (4) 을 통해 상기 이미터 전극 (2) 과 접촉하고,
    적어도 하나의 또는 각각의 상기 베이스 층 (4) 은 베이스 층 표면 면적을 가지며,
    상기 적어도 하나의 베이스 층 (4) 은 상기 웰 (5) 과 상기 베이스 층 표면 면적의 1% 미만의 접촉 영역에서 접촉하는 것을 특징으로 하는 전력 반도체 디바이스.
  7. 제 1 항 내지 제 6 항 중 어느 한 항에 있어서,
    상기 웰 구역들 (52) 은 상기 셀 피치보다 적어도 3 배, 특히 4 배 더 큰 웰 피치로 배열되는 것을 특징으로 하는 전력 반도체 디바이스.
  8. 제 1 항 내지 제 7 항 중 어느 한 항에 있어서,
    상기 디바이스는 역도통 전력 반도체 디바이스이고,
    상기 제 1 층 (8) 은 상기 제 1 영역 (81) 에 인접하게 배열된 상기 제 2 도전형의 제 2 영역 (85) 을 더 포함하는 것을 특징으로 하는 전력 반도체 디바이스.
  9. 제 1 항 내지 제 7 항 중 어느 한 항에 있어서,
    상기 디바이스는 MOSFET 이고,
    상기 제 1 층 (8) 은 상기 웨이퍼 (10) 의 전체 면에 걸쳐 연속적인 층의 형태로 상기 제 1 영역 (81) 으로 이루어지는 것을 특징으로 하는 전력 반도체 디바이스.
  10. 제 3 항에 있어서,
    상기 이미터 측 (11) 에 평행한 평면 내에서 상기 단일 웰 (51) 또는 상기 적어도 하나의 웰 구역들 (52) 의 최대 웰 면적은 상기 평면 내에서의 드리프트 층 면적의 0.1% 내지 20% 사이인 것을 특징으로 하는 전력 반도체 디바이스.
  11. 제 3 항에 있어서,
    상기 웰 구역들 (52) 은 적어도 500μm, 특히 최대 2000μm 의 웰 피치로 배열되는 것을 특징으로 하는 전력 반도체 디바이스.
  12. 제 3 항에 있어서,
    상기 이미터 측 (11) 에 평행한 평면에서의 상기 단일 웰 (51) 의 치수는 1μm 와 200μm 사이인 것을 특징으로 하는 전력 반도체 디바이스.
  13. 제 10 항에 있어서,
    상기 디바이스는 상기 웰 (5) 위의 영역으로 연장되는 복수의 평면 게이트 전극들 (7) 을 포함하고,
    충분히 큰 두께를 갖는 상기 절연층 (78) 또는 충분히 높은 도핑 농도를 갖는 상기 웰 (5) 중 적어도 일방에 의해 상기 웰 (5) 에 도전 채널이 형성되지 않는 것을 특징으로 하는 전력 반도체 디바이스.
  14. 제 1 항 내지 제 13 항 중 어느 한 항에 있어서,
    상기 베이스 층들 (4) 은 상기 드리프트 층 (3) 보다 높은 도핑 농도를 갖는 상기 제 1 도전형의 강화 층 (enhancement layer) (95) 에 의해 상기 드리프트 층 (3) 으로부터 분리되는 것을 특징으로 하는 전력 반도체 디바이스.
  15. 제 1 항 내지 제 14 항 중 어느 한 항에 있어서,
    상기 셀 피치는 최고 150μm 이고, 특히 최고 120 μm 이고, 특히 적어도 50μm 인 것을 특징으로 하는 전력 반도체 디바이스.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20160143707A (ko) * 2014-04-10 2016-12-14 에이비비 슈바이쯔 아게 게이트 링의 향상된 센터링 및 고정을 갖는 턴-오프 전력 반도체 디바이스, 및 그것을 제조하기 위한 방법

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9111989B2 (en) 2013-03-26 2015-08-18 Infineon Technologies Austria Ag Insulated gate bipolar transistor including emitter short regions
CN107112353B (zh) * 2014-12-23 2020-12-22 Abb电网瑞士股份公司 反向传导半导体装置
EP3073530B1 (en) * 2015-03-23 2017-05-03 ABB Schweiz AG Reverse conducting power semiconductor device
KR101977957B1 (ko) * 2017-10-30 2019-05-13 현대오트론 주식회사 전력 반도체 소자 및 그 제조방법
JP7222758B2 (ja) * 2019-03-11 2023-02-15 株式会社東芝 半導体装置
JP7204544B2 (ja) * 2019-03-14 2023-01-16 株式会社東芝 半導体装置
EP3712961A1 (en) 2019-03-22 2020-09-23 ABB Schweiz AG Reverse conducting insulated gate power semiconductor device having low conduction losses
CN113632237B (zh) * 2019-03-22 2022-09-13 日立能源瑞士股份公司 具有低传导损耗的反向传导绝缘栅功率半导体器件
GB2585696B (en) * 2019-07-12 2021-12-15 Mqsemi Ag Semiconductor device and method for producing same
GB2592032A (en) * 2020-02-13 2021-08-18 Mqsemi Ag Trench planar MOS cell for transistors
CN114335157B (zh) * 2021-12-17 2024-01-19 贵州振华风光半导体股份有限公司 一种纵向双极结型晶体管版图结构

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20050021258A (ko) * 2003-08-27 2005-03-07 미쓰비시덴키 가부시키가이샤 절연게이트형 트랜지스터
US20050151187A1 (en) * 2003-11-20 2005-07-14 Hiroki Wakimoto Insulated gate semiconductor device
US20090236636A1 (en) * 2008-03-20 2009-09-24 Hsu Hsiu-Wen Closed Cell Array Structure Capable of Decreasing Area of non-well Junction Regions

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05152574A (ja) 1991-11-29 1993-06-18 Fuji Electric Co Ltd 半導体装置
KR970054363A (ko) 1995-12-30 1997-07-31 김광호 다이오드를 내장한 절연게이트 바이폴라 트랜지스터 및 그 제조방법
US6024189A (en) 1997-08-20 2000-02-15 Heuser; Stephen G. Noise attenuating apparatus
US20020179968A1 (en) * 2001-05-30 2002-12-05 Frank Pfirsch Power semiconductor component, compensation component, power transistor, and method for producing power semiconductor components
DE10250575B4 (de) 2002-10-30 2010-04-15 Infineon Technologies Ag IGBT mit monolithisch integrierter antiparalleler Diode
JP2005101334A (ja) 2003-09-25 2005-04-14 Sanyo Electric Co Ltd 半導体装置およびその製造方法
EP1531497A1 (en) * 2003-11-17 2005-05-18 ABB Technology AG IGBT cathode design with improved safe operating area capability
JP4843253B2 (ja) * 2005-05-23 2011-12-21 株式会社東芝 電力用半導体装置
RU2407107C2 (ru) * 2005-05-24 2010-12-20 Абб Швайц Аг Полупроводниковый прибор с изолированным затвором
JP2007103770A (ja) * 2005-10-06 2007-04-19 Sanken Electric Co Ltd 絶縁ゲート型バイポーラトランジスタ
JP2007134625A (ja) 2005-11-14 2007-05-31 Mitsubishi Electric Corp 半導体装置およびその製造方法
JP5048273B2 (ja) * 2006-05-10 2012-10-17 オンセミコンダクター・トレーディング・リミテッド 絶縁ゲート型半導体装置
EP1909332A1 (en) * 2006-10-05 2008-04-09 ABB Technology AG Power Semiconductor device
JP5561922B2 (ja) * 2008-05-20 2014-07-30 三菱電機株式会社 パワー半導体装置
JP5477681B2 (ja) * 2008-07-29 2014-04-23 三菱電機株式会社 半導体装置
ES2364870T3 (es) * 2008-12-12 2011-09-15 Abb Technology Ag Método para la fabricación de un dispositivo semiconductor de energía.
JP5045733B2 (ja) * 2008-12-24 2012-10-10 株式会社デンソー 半導体装置
TWI404205B (zh) * 2009-10-06 2013-08-01 Anpec Electronics Corp 絕緣閘雙極電晶體與快速逆向恢復時間整流器之整合結構及其製作方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20050021258A (ko) * 2003-08-27 2005-03-07 미쓰비시덴키 가부시키가이샤 절연게이트형 트랜지스터
US20050151187A1 (en) * 2003-11-20 2005-07-14 Hiroki Wakimoto Insulated gate semiconductor device
US20090236636A1 (en) * 2008-03-20 2009-09-24 Hsu Hsiu-Wen Closed Cell Array Structure Capable of Decreasing Area of non-well Junction Regions

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20160143707A (ko) * 2014-04-10 2016-12-14 에이비비 슈바이쯔 아게 게이트 링의 향상된 센터링 및 고정을 갖는 턴-오프 전력 반도체 디바이스, 및 그것을 제조하기 위한 방법

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