KR20160143707A - 게이트 링의 향상된 센터링 및 고정을 갖는 턴-오프 전력 반도체 디바이스, 및 그것을 제조하기 위한 방법 - Google Patents

게이트 링의 향상된 센터링 및 고정을 갖는 턴-오프 전력 반도체 디바이스, 및 그것을 제조하기 위한 방법 Download PDF

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Abstract

본 발명은 활성 영역 및 활성 영역을 둘러싸는 종단 영역을 갖는 웨이퍼 (10), 웨이퍼 (10) 에 대한 가장자리 패시베이션으로서의 고무 링 (70), 및 웨이퍼의 활성 영역에 형성된 적어도 하나의 사이리스터 셀의 게이트 전극들에 접촉하기 위해 종단 영역 상에서 링-형상 게이트 콘택 (40) 상에 배치된 게이트 링 (60) 을 갖는 턴-오프 전력 반도체 디바이스 (1) 에 관한 것이다. 본 발명의 턴-오프 전력 반도체 디바이스 (1) 에서, 게이트 링의 외주면은 고무 링과 접촉하여 고무 링 (70) 의 내부 경계를 규정한다. 본 발명에서는, 종단 또는 가장자리 영역 상에서 링-형상 게이트 콘택 (40) 에 의해 소비되는 구역이 최소화될 수 있다. 게이트 링 (60) 의 상부 표면 및 고무 링 (70) 의 상부 표면은 웨이퍼 (10) 의 제 1 메인 면 (11) 과 평행하는 평면으로 연장하는 연속적인 표면을 형성한다. 디바이스를 제조하기 위한 방법에서, 게이트 링 (60) 은 고무 링 (70) 을 몰딩하기 위한 몰드의 내부 측벽으로서 이용된다.

Description

게이트 링의 향상된 센터링 및 고정을 갖는 턴-오프 전력 반도체 디바이스, 및 그것을 제조하기 위한 방법{TURN-OFF POWER SEMICONDUCTOR DEVICE WITH IMPROVED CENTERING AND FIXING OF A GATE RING, AND METHOD FOR MANUFACTURING THE SAME}
본 발명은 제 1 항의 전제부에 따른 턴-오프 전력 반도체 디바이스, 뿐만 아니라 그러한 턴-오프 전력 반도체 디바이스를 제조하기 위한 방법에 관한 것이다.
US 2009/096503 A1 에서 게이트 턴-오프 사이리스터 (gate turn-off thyristor; GTO) 가 공지되어 있으며, 여기서 기판의 게이트 전극은 링-형상 콘택 엘리먼트에 의해 접촉된다. 링-형상 패시베이션 부재는 링-형상 게이트 콘택 엘리먼트를 둘러싸며 반도체 기판의 가장자리에 배열된다.
JP 07-312420 A 에서 게이트 턴-오프 사이리스터 (GTO) 가 공지되어 있으며, 여기서 핀-형상 링 게이트 프레임 전극이 반도체 디바이스의 게이트 전극 표면 상에 용접된다. 절연 코팅 재료가 반도체 디바이스의 가장자리를 커버한다.
US 4,370,180 A 에서 게이트 턴-오프 사이리스터 (GTO) 가 공지되어 있으며, 여기서 기판의 주변부는 패시베이션을 위해 실리콘 (silicon) 고무에 의해 캡슐화된다.
공지된 선행 기술의 턴-오프 전력 반도체 디바이스들은 게이트 턴-오프 사이리스터 (GTO) 및 통합 게이트-정류 사이리스터 (gate-commutated thyristor; IGCT) 를 포함한다. 공지된 턴-오프 전력 반도체 디바이스는 제 1 메인 면, 제 1 메인 면에 평행하고 측 방향으로 연장하는 제 2 메인 면, 활성 영역, 및 활성 영역을 측면에서 둘러싸는 종단 영역을 갖는 웨이퍼를 포함한다. 활성 영역에서는, 제 1 메인 면과 제 2 메인 면 사이에 복수의 사이리스터 셀들이 제공된다. 사이리스터 셀들의 각각은, 제 1 메인 면에서부터 제 2 메인 면으로, 순서대로, 캐소드 전극, n-형 캐소드 반도체 층, p-형 베이스 반도체 층, n-형 드리프트 반도체 층, p-형 애노드 반도체 층, 및 애노드 전극을 포함한다. 각각의 사이리스터 셀은 캐소드 반도체 층 측면에 배열되고 베이스 반도체 층에 접촉하는 게이트 전극을 더 포함한다. 게이트 전극들은 복수의 사이리스터 셀들의 모든 게이트 전극들을 제어 회로에 접속시키기 위해 링-형상 게이트 콘택에 전기적으로 접속되는 게이트 금속 층으로서 구현된다. 공지된 턴-오프 전력 반도체 디바이스에서, 링-형상 게이트 콘택은 종단 영역에서 웨이퍼의 제 1 메인 면 상에 형성되고 활성 영역을 둘러싼다.
가장자리 패시베이션으로서, 공지된 턴-오프 전력 반도체 디바이스는 종단 영역 상에 배열되고 활성 영역을 둘러싸는 고무 링을 더 포함한다. 외부로부터 링-형상 게이트 콘택에 접촉하기 위한 도전성 게이트 링이 고무 링 내에서 링-형상 콘택 상에 배치되고 링-형상 콘택에 전기적으로 접속된다.
웨이퍼의 종단 영역 또는 외부 가장자리 영역 상에 위치되어 있지 않고 웨이퍼의 내부 영역에 있는 내부 링-형상 게이트 콘택을 갖는 턴-오프 전력 반도체 디바이스가 또한 공지되어 있다. 여기서, 용어들 "외부" 및 "내부" 는 웨이퍼의 제 1 메인 면과 평행한 평면에서 웨이퍼의 중심으로부터의 거리와 관련된다. 내부 링-형상 게이트 콘택은 웨이퍼의 중심에 그 중심을 그리고 웨이퍼의 반경의 약 절반인 반경을 갖는 링으로서 형성된다.
디바이스 성능과 관련하여, 웨이퍼의 종단 영역 상의 링-형상 게이트 콘택은 내부 링-형상 콘택과 비교하여 다음의 이점들을 갖는다:
(i) 게이트 링을 제어 회로에 접속시키는 게이트 리드들을 포함하는 게이트 회로가 보다 낮은 임피던스를 가질 수 있다.
(ii) 복수의 사이리스터 셀들의 캐소드 전극들을 메인 전류 라인에 전기적으로 접속시키기 위해 복수의 사이리스터 셀들의 캐소드 전극들 상에 압착되는 (press) 캐소드 폴 피스는 게이트 리드들이 게이트 링을 제어 회로에 접속시키기 위한 임의의 채널들 또는 피드 스루 (feed through) 들을 가질 필요가 없다. 이는 캐소드 폴 피스를 복수의 사이리스터 셀들의 캐소드 전극들 상에 압착하기 위한 압력 및 또한 캐소드 폴 피스의 냉각이 보다 균일하게 이루어질 수 있다는 이점을 갖는다.
(iii) 웨이퍼가 통합 프리-휠링 (free-wheeling) 다이오드를 갖는 IGCT 에서, 사이리스터 셀들을 위해 이용되는 활성 구역과 통합 프리-휠링 다이오드를 위해 이용되는 구역 사이의 비율은 0% 와 100% 사이에서 자유롭게 선택될 수 있다.
한편, 위에서 설명된 공지된 턴-오프 전력 반도체 디바이스에서, 웨이퍼의 종단 영역 또는 가장자리 영역 상에 배치되는 링-형상 게이트 콘택의 이용은 내부 링-형상 콘택과 비교하여 보다 많은 웨이퍼의 구역을 소비한다는 단점을 갖는다. 그 이유는 링-형상 게이트 콘택의 너비가 양쪽 구성들 모두에 있어 동일해야 하기 때문이다. 예를 들어, 68 mm 웨이퍼에 있어서, 3 mm 폭의 링-형상 게이트 콘택은 R/2 (여기서 R 은 웨이퍼의 반경이다) 에 배치된 내부 링-형상 게이트 콘택으로 이용가능한 웨이퍼 구역의 9% 를 소비할 것이나, 링-형상 게이트 콘택이 웨이퍼의 가장자리 영역 상에 배치되는 경우 이용가능한 웨이퍼 구역의 20% 를 소비할 것이다. 이는 가장자리 영역 상의 링-형상 콘택을 이용하는 것이 이용가능한 웨이터 구역을 11% 더 소비한다는 것을 의미한다.
위에서 설명된 턴-오프 전력 반도체 디바이스를 제조하기 위한 공지된 방법에서, 게이트 링이 웨이퍼에 센터링되고 고정되기 전에 고무 링이 몰딩에 의해 먼저 형성된다.
따라서, 고무 링 기하학적 구조의 허용치들 및 웨이퍼에 대해 게이트 링을 센터링하는 허용치들이 늘어난다. 68 mm 웨이퍼에 있어서, 이러한 허용치들은 직경에서 1 mm 까지 늘어날 수 있다. 고무 링 기하학적 구조에 대한 허용치는 몰드의 코팅으로써 퍼플루오알콕시 알칸 (perfluoroalkoxy alkane; PFA) 들을 이용하는 공지된 몰딩 프로세스에 대부분 고유하다. PFA 로 몰딩 형태들을 코팅하는 것은 고유 허용치를 갖는다. 또한, 몰드 및 고정물들은 사이클 시간을 감소시키기 위해 가열되고, 몰드 및 고정물들의 치수들은 온도에 의존한다.
이러한 허용치들을 보상하기 위해, 링-형상 게이트 콘택의 너비는 증가되어야 한다. 68 mm 웨이퍼에 있어서 링-형상 게이트 콘택의 너비가 1 mm 만큼 증가되는 경우에, 웨이퍼의 가장자리에 배치된 링-형상 게이트 콘택으로는 이용가능한 웨이퍼 구역의 8% 가 소비되나, 내부 링-형상 게이트 콘택으로는 이용가능한 웨이퍼 구역의 오직 3% 만이 소비된다.
웨이퍼의 가장자리에 링-형상 게이트 콘택을 갖는 디바이스에서 활성 구역을 최대화하기 위해, 게이트 링은 고무 링에 가능한 한 가깝게 배치되어야 한다. 이는 링-형상 게이트 콘택 상에 압착되기 위한 게이트 링의 콘택 구역의 일부분이 링-형상 게이트 콘택 상에 압착되는 대신에 고무 링 상에 약간 압착되는 위험을 수반한다. 이는 웨이퍼의 파손, 고무 링의 손상, 또는 전기적 고장 (게이트 링과 링-형상 게이트 콘택 사이의 불균일한 접촉) 을 초래할 수 있다.
신뢰할 수 있는 방식으로 턴-오프 전력 반도체 디바이스에서 적어도 하나의 사이리스터 셀의 게이트 전극들에 접촉하기 위해 웨이퍼의 종단 또는 가장자리 영역 상에서 링-형상 콘택에 의해 소비되는 구역을 최소화하는 것이 본 발명의 목적이다.
그 목적은 제 1 항에 따른 턴-오프 전력 반도체 디바이스에 의해 그리고 제 7 항에 따른 그러한 턴-오프 전력 반도체 디바이스를 제조하기 위한 방법에 의해 이루어진다.
제 1 항에 따른 턴-오프 전력 반도체 디바이스에서, 게이트 링의 외주면은 고무 링의 내부 경계를 규정하도록 고무 링과 접촉한다. 여기서, 용어들 "외부" 및 "내부" 는 웨이퍼의 제 1 메인 면과 평행한 평면에서 웨이퍼의 중심으로부터의 거리와 관련된다. 구체적으로, 게이트 링의 외주면은 제 1 메인 면과 평행한 방향에서 웨이퍼의 중심으로부터 떨어져 중심을 마주보는 게이트 링의 표면의 부분이다. 고무 링의 내부 경계는 제 1 메인 면과 평행한 모든 평면들에서 웨이퍼의 중심으로 향하는 경계이다.
이에 따라, 게이트 링과 고무 링 사이에 더 이상 거리에 대한 허용치가 없기 때문에 디바이스의 활성 구역은 최대화된다. 나아가, 제 1 항에 따른 턴-오프 전력 반도체 디바이스는 게이트 링이 고무 링의 내부 경계를 규정하기 때문에 웨이퍼에 대한 게이트 링의 좋지 않은 센터링으로 인해 고무 링이 게이트 링의 콘택 구역에 의해 압착되는 위험이 없다는 이점을 갖는다.
본 발명의 다른 발전예들은 종속항들에서 명시된다.
바람직한 실시예에서, 고무 링은 링-형상 콘택의 외부 부분과 중첩한다. 이 바람직한 실시예는 링-형상 콘택에 대한 게이트 링의 신뢰할 수 있는 접촉을 보장할 수 있다는 이점을 갖는다.
다른 바람직한 실시예에서, 고무 링은 웨이퍼의 직경보다 큰 외부 직경을 가지고 웨이퍼의 원주 측면을 커버하며, 원주 측면은 제 1 메인 면을 제 2 메인 면에 접속시킨다. 이 피쳐는 고무 링이 효과적인 웨이퍼의 가장자리 패시베이션을 제공한다는 이점을 갖는다.
제 7 항에 따른 본 발명의 턴-오프 전력 반도체 디바이스를 제조하기 위한 방법에서, 게이트 링은 고무 링을 몰딩하기 위한 몰딩 단계 중에 몰드의 내부 측벽으로서 이용된다. 이러한 방식으로, 고무 링의 내부 경계가 게이트 링에 의해 신뢰할 수 있게 규정될 수 있다.
본 발명의 턴-오프 전력 반도체 디바이스를 제조하기 위한 방법의 바람직한 실시예에서, 게이트 링은 몰딩 단계 전에 게이트 링 센터링 가이드에 의해 웨이퍼에 센터링되고, 몰드는 상부 몰드 파트 및 하부 몰드 파트를 포함하며, 여기서 게이트 링 센터링 가이드는 상부 몰드 파트의 부분이다. 이 바람직한 실시예는 웨이퍼에 대한 게이트 링 및 고무 링의 신뢰할 수 있고 효율적인 센터링을 가능하게 한다.
본 발명의 턴-오프 전력 반도체 디바이스를 제조하기 위한 방법의 다른 바람직한 실시예에서, 게이트 링은 몰딩 단계 전에 본딩 기법에 의해 링-형상 콘택에 고정된다. 그 바람직한 실시예는 게이트 링의 콘택 구역과 링-형상 콘택 사이에 갭이 형성되지 않을 수 있고, 따라서, 몰딩 프로세스 중에, 액상 고무가 게이트 링의 콘택 영역 아래에 가지 않을 수 있다는 이점을 갖는다. 이러한 방식으로, 게이트 링과 링-형상 콘택 사이에 전기적 접촉이 보다 신뢰할 수 있게 이루어질 수 있다.
본 발명의 상세한 설명의 상세한 실시예들은 첨부 도면들을 참조하여 이하에서 설명될 것이며, 여기서
도 1 은 본 발명의 제 1 실시예에 따른 턴-오프 전력 반도체 디바이스의 단면이다;
도 2a 는 도 2B 에서의 라인 AA' 를 따른 도 1 에 도시된 본 발명의 제 1 실시예에 따른 턴-오프 전력 반도체 디바이스의 웨이퍼의 일부분의 단면이다;
도 2b 는 도 1 에서 도시된 턴-오프 전력 반도체 디바이스의 웨이퍼의 제 1 메인 면 쪽의 상면도이다;
도 3 은 세라믹 하우징에 하우징된 상태에 있는 도 1 의 턴-오프 전력 반도체 디바이스의 가장자리 부분의 단면이다;
도 4 는 본 발명의 제 1 실시예에 따른 턴-오프 전력 반도체 디바이스를 제조하기 위한 방법에서 몰드 내로 액상 고무의 주입 전에 웨이퍼의 가장자리에 고무 링을 몰딩하기 위한 몰드를 도시하는 단면도이다;
도 5 는 본 발명의 제 1 실시예에 따른 따른 턴-오프 전력 반도체 디바이스를 제조하기 위한 방법에서 몰드 내로 액상 고무의 주입 후에 고무 링을 몰딩하기 위한 몰드를 도시하는 단면도이다; 그리고
도 6 은 본 발명의 제 2 실시예에 따른 턴-오프 전력 반도체 디바이스를 제조하기 위한 방법에서 몰드 내로 액상 고무의 주입 전에 웨이퍼의 가장자리에 고무 링을 몰딩하기 위한 몰드를 도시하는 단면도이다.
도면들에서 이용된 도면 부호들 및 그것들의 의미들은 도면 부호들의 리스트에서 요약된다. 일반적으로, 유사한 엘리먼트들은 명세서 전반에 걸쳐 동일한 도면 부호들을 갖는다. 설명된 실시예들은 예들로서 의도되며, 본 발명의 범위를 제한해서는 안된다.
단면으로 도 1 에 도시된 본 발명의 제 1 실시예에 따른 따른 턴-오프 전력 반도체 디바이스는 웨이퍼 (10), 도전성 게이트 링 (60), 및 고무 링 (70) 을 포함하는 역 전도 통합 게이트-정류 사이리스터 (reverse conducting integrated gate-commutated thyristor; RC-IGCT) (1) 이다. 도 2b 에서의 라인 AA' 를 따른 웨이퍼 (10) 의 단면을 도시하는 도 2a 에서 가장 잘 볼 수 있는 바와 같이, 웨이퍼 (10) 는 제 1 메인 면 (11) 및 제 1 메인 면 (11) 과 평행하고 측 방향으로 연장하는 제 2 메인 면 (12) 을 갖는다. 웨이퍼는 활성 영역 (16) (내부 영역) 및 활성 영역 (16) 을 둘러싸는 종단 영역 (가장자리 영역) (15) 을 포함한다. 웨이퍼 (10) 의 활성 영역 (16) 에서, 제 1 메인 면 (11) 과 제 2 메인 면 (12) 사이에 복수의 사이리스터 셀들 (2) 및 단일 프리-휠링 다이오드 (3) 가 제공된다.
각각의 사이리스터 셀 (2) 은, 웨이퍼 (10) 의 제 1 메인 면 (11) 에서부터 제 2 메인 면 (12) 까지, 제 1 캐소드 전극 (21), n+-도핑된 캐소드 반도체 층 (22), p-도핑된 베이스 반도체 층 (23), n--도핑된 드리프트 반도체 층 (24), 예시적인 버퍼 반도체 층 (25), p+-도핑된 제 1 애노드 반도체 층 (26), 및 제 1 애노드 전극 (27) 을 포함한다. 여기서, 버퍼 반도체 층 (25) 은 제 2 메인 면 (12) 쪽으로 상승하는 도핑 농도를 가지는데 반해, 드리프트 반도체 층 (24) 은 거의 일정한 도핑 농도를 갖는다.
또한, 각각의 사이리스터 셀 (2) 은 캐소드 반도체 층 (22) 의 측면으로 웨이퍼 (10) 의 제 1 메인 면 (11) 상에 그리고 베이스 반도체 층 (23) 과 접촉하나 제 1 캐소드 전극 (21) 및 캐소드 반도체 층 (22) 과는 분리되게 배열되는 게이트 전극 (20) 을 갖는다. 여기서, 용어 "측면으로" 는 제 1 메인 면 (11) 과 평행하는 방향인 측 방향의 포지션과 관련된다.
예시적인 원형 웨이퍼 (10) 의 중심 (C) 에서, 통합 단일 프리-휠링 다이오드 (3) 가 배열되며, (도 2b 에서 라인 AA' 에 따른) 그 단면은 도 2a 에서 또한 볼 수 있다. 프리-휠링 다이오드 (3) 는, 웨이퍼 (10) 의 제 1 메인 면 (11) 으로부터 제 2 메인 면 (12) 까지, 제 2 애노드 전극 (31), p-도핑된 제 2 애노드 반도체 층 (32), n--도핑된 제 2 애노드 반도체 층 (24) 에 의해 p-도핑된 제 2 애노드 반도체 층 (32) 과는 분리되는 n+-도핑된 제 2 캐소드 반도체 층 (33), 및 제 2 캐소드 전극 (34) 을 포함한다.
RC-IGCT (1) 에서의 복수의 사이리스터 셀들 (2) 의 배열은 도 2b 에서 볼 수 있으며, 도 2b 는 웨이퍼 (10) 의 제 1 메인 면 (11) 위로의 상면도를 도시한다. RC-IGCT (1) 의 캐소드 반도체 층들 (22) 은 스트립들의 형상으로 형성되며, 그것의 길이 방향은 반경 방향으로 정렬되며, 반경 방향은 웨이퍼 (10) 의 중심 (C) 으로부터 연장하고 웨이퍼 (10) 의 제 1 메인 면 (11) 과 평행하는 방향이다. 또한, 스트립은, 통상적으로 서로 평행하게 배열되는 2 개의 보다 긴 측면들을 가짐으로써 길이 방향인 일 방향으로 다른 방향들로 보다 긴 연장부를 갖는 층들로서 이해되어야 한다. 복수의 스트립-형상 음극 반도체 층들 (22) 은 웨이퍼 (10) 의 중심 주위에 동심 링들로 배열된다. 웨이퍼 (10) 의 종단 영역 (15) 상에, 복수의 사이리스터 셀들 (2) 의 모든 게이트 전극들 (20) 이 전기적으로 접속되는 링 형상 콘택 (40) 이 배열된다. 사이리스터 셀들 (2) 의 게이트 전극들 (20), 링-형상 콘택 (40), 및 그 사이의 접속부들은 모든 캐소드 반도체 층들 (22) 을 둘러싸는 게이트 금속 층으로서 구현된다.
또한, 게이트 금속 층의 상부 면은 제 1 메인 면 (11) 이 디바이스의 상부 면으로서 보이고 제 2 메인 면 (12) 이 디바이스의 하부 면으로서 보이는 경우 복수의 사이리스터 셀들 (2) 의 제 1 캐소드 전극들 (21) 의 상부 측보다 한 레벨 낮은 곳에 있다.
도 1 에 도시된 고무 링 (70) 은 웨이퍼 (10) 의 종단 영역 (15) 상에 배열되고 디바이스 (1) 의 활성 영역 (16) 을 둘러싼다. 외부로부터 링-형상 게이트 콘택 (40) 에 접촉하기 위한 게이트 링 (60) 이 고무 링 (70) 내에서 링-형상 콘택 (40) 상에 배치되고 링-형상 콘택 (40) 에 전기적으로 접속된다. 또한, 게이트 링 (60) 은 바람직하게는 본딩 접속에 의해 링-형상 콘택 (40) 에 고정된다. 게이트 링 (60) 의 외주면 (61) 은 고무 링 (70) 과 접촉하여 고무 링 (70) 의 내부 경계를 규정한다. 바람직하게는, 고무 링 (60) 은 게이트 링 (60) 의 외주면에 몰딩됨으로써 게이트 링 (70) 에 의해 고정된다. 도 1 에서 볼 수 있는 바와 같이, 고무 링 (70) 은 웨이퍼 (10) 의 제 1 메인 면 (11) 위로 정사영 (orthogonal projection) 으로 링-형상 콘택 (40) 의 외부 부분과 중첩한다. 게이트 링 (60) 의 상부 표면 및 고무 링 (70) 의 상부 표면은 웨이퍼 (10) 의 제 1 메인 면 (11) 과 평행하는 평면으로 연장하는 연속적인 표면을 형성한다. 거기서, 게이트 링 (60) 및 고무 링 (70) 의 상부 표면들은 웨이퍼 (10) 의 제 1 메인 면으로부터 떨어져셔 마주보는 표면들이다.
복수의 사이리스터 셀들 (2) 의 제 1 애노드 전극들 (27) 및 프리-휠링 다이오드 (3) 의 제 2 캐소드 전극 (34) 은 웨이퍼 (10) 의 제 2 메인 면 (12) 상에 형성된 금속 층 (50) 으로서 구현된다. 몰리브덴 또는 몰리브덴 구리 합금으로 제작된 애노드 디스크 (80) 는 (낮은 온도 본딩, 솔더링, 접착 등과 같은) 본딩 접속에 의해 금속 층 (50) 에 고정되어 금속 층 (50) 과 전기 접촉한다. 따라서, 애노드 디스크 (80) 는 복수의 사이리스터 셀들 (2) 의 제 1 애노드 전극들 (27) 과 그리고 프리 휠링 다이오드 (3) 의 제 2 캐소드 전극 (34) 과 전기 접촉한다. 애노드 디스크 (80) 의 외부 측면 표면 (81) 은 고무 링 (70) 에 의해 커버된다. 또한, 고무 링 (70) 은 웨이퍼 (10) 의 직경보다 큰 외부 직경을 가지고 웨이퍼 (10) 의 원주 측면 표면 (17) 을 커버하며, 원주 측면 표면 (17) 은 제 1 메인 면 (11) 을 제 2 메인 면 (12) 에 접속시킨다.
도 3 에서는, 세라믹 하우징 (300) 에 장착되는 경우의 턴-오프 전력 반도체 디바이스 (1) 의 가장자리 부분의 단면이 도시된다. 몰리브덴 또는 몰리브덴과 다른 금속을 포함하는 합금, 예로, 애노드 디스크 (80) 와 같은 몰리브덴 구리 합금으로 제작된 캐소드 콘택 디스크 (310) 는 웨이퍼 (10) 의 제 1 메인 면 (11) 상에 가압되어 복수의 사이리스터 셀들 (2) 의 제 1 캐소드 전극들 (21) 및 프리-휠링 다이오드 (3) 의 제 2 애노드 전극 (31) 에 접촉한다. 캐소드 폴-피스 (311) 를 통해, 캐소드 콘택 디스크 (310) 는 외부에서 액세스가능한 메인 캐소드 콘택 (315), 뿐만 아니라 보조 캐소드 리드 (330) 를 통해 게이트 제어 회로 (도면들에서 미도시) 의 캐소드 포트에 전기적으로 접속된다. 애노드 폴-피스 (85) 를 통해, 애노드 디스크 (80) 는 외부에서 액세스가능한 메인 애노드 콘택 (316) 에 전기적으로 접속된다. 게이트 링 (60) 은 게이트 리드 (340) 에 전기적으로 접속되며, 게이트 리드 (340) 는 세라믹 하우징 (300) 에서의 피드 스루를 통해, 게이트 링 (60) 을 게이트 제어 회로의 게이트 포트 (도면들에서 미도시) 에 접속시킨다.
다음으로, 도 4 및 도 5 를 참조하여 본 발명의 제 1 실시예에 따른 턴-오프 전력 반도체 디바이스를 제조하기 위한 방법이 설명될 것이다.
본 발명의 제 1 실시예에 따른 턴-오프 전력 반도체 디바이스를 제조하기 위한 방법에서, 게이트 링 (70) 은 사출 성형 (injection molding) 에 의해 몰딩된다. 도 5 에 도시된 바와 같이, 고무 링 (70) 을 몰딩하기 위한 몰드는 상부 몰드 파트 (410), 몰드의 외부 측벽인 원통형 몰드 파트 (420), 및 하부 몰드 파트 (430) 를 포함한다. 거기서, 원통형 몰드 파트 (420) 는 상부 몰드 파트 (410) 와 분리되고 하부 몰드 파트 (430) 와 분리되는 별도의 파트이거나, 상부 몰드 파트 (410) 또는 하부 몰드 파트 (430) 의 통합된 부분일 수 있다. 추후 설명되는 바와 같이, 게이트 링 (60) 은 몰드의 내부 측벽으로서 이용될 것이다. 상부 몰드 파트 (410), 원통형 몰드 파트 (420), 및 하부 몰드 파트 (430) 는 PFA (perfluoroalkoxy alkane) 로 코팅된다.
고무 링 (70) 을 몰딩하는 단계가 수행되기 전에, 금속 층 (50) 과 도전성 애노드 디스크 (80) 사이에 전기적 접속을 제공할 수 있는 본딩 기법에 의해 웨이퍼 (10) 의 금속 층 (50) 에 애노드 디스크 (80) 가 본딩된다.
그 후에, 게이트 링 (60) 이 센터링 가이드에 의해 웨이퍼 (10) 에 대해 센터링된다. 센터링 가이드는 상부 몰드 파트 (410) 와 별도의 파트이거나 상부 몰드 파트 (410) 에 통합된 부분일 수 있다. 게이트 링 (60) 이 웨이퍼 (10) 에 대해 센터링되는 경우, 그러면, 낮은 온도 본딩, 솔더링, 또는 접착과 같은 본딩 기법에 의해 웨이퍼에 고정되며, 여기서 본딩 기법은 게이트 링 (60) 과 링-형상 콘택 (40) 사이의 전기적 접속을 제공한다.
방법의 후속하는 단계에서, 게이트 링 (60) 및 애노드 디스크 (80) 를 포함하는 웨이퍼 (10) 가 상부 몰드 파트 (410), 원통형 몰드 파트 (420), 및 하부 몰드 파트 (430) 를 포함하는 몰드에 설치된다. 거기서, 몰드에 대해 웨이퍼 (10) 를 고정시키기 위해 진공 그립핑 (vacuum gripping) (460) 이 이용된다.
도 4 에 도시된 바와 같이, 게이트 링 (60) 은 고무 링 (70) 을 몰딩하기 위한 몰드의 내부 측벽으로서 이용된다. 다음 단계로서, 원통형 몰드 파트에 있는 유입구 (440) 를 통해 액상 고무가 주입된다. 고무 링 (70) 을 몰딩하기 위해 실리콘 (silicone) 고무가 이용될 수 있다. 유입구 (440) 를 통해 액상 고무가 주입되는 동안에, 원통형 몰드 파트 (420) 에 있는 유출구 (450) 를 통해 몰드에 있는 공기가 나갈 수 있다. 게이트 링 (60) 의 상부 표면 및 액상 고무의 상부 표면 (즉, 경화 후의 고무 링 (70)) 이 웨이퍼 (10) 의 제 1 메인 면 (11) 과 평행인 평면으로 연장하는 연속적인 표면을 형성하도록 액상 고무가 주입된다. 도 5 는 액상 고무의 몰드 내로의 주입 후의 상부 몰드 파트 (410), 원통형 몰드 파트 (420), 및 하부 몰드 파트 (430) 와 어셈블리된 애노드 디스크 (80) 및 게이트 링 (60) 을 포함하는 웨이퍼 (10) 를 도시한다. 고무 링 (70) 의 음의 형상은 상부 몰드 파트 (410), 원통형 몰드 파트 (420), 하부 몰드 파트 (430), 웨이퍼 (10), 애노드 디스크 (80), 및 게이트 링 (60) 에 의해 결정된다. 몰딩 단계 중에, 상부 몰드 파트 (410) 및 하부 몰드 파트 (430) 는 상부 몰드 파트 (410) 와 하부 몰드 파트 (430) 사이의 웨이퍼 (10), 게이트 링 (60), 및 애노드 디스크 (80) 를 클램핑하기 위해 함께 압착된다.
액상 고무의 경화 후에, 상부 몰드 파트 (410), 원통형 몰드 파트 (420), 및 하부 몰드 파트 (430) 는 제거될 수 있고, 도 1 에 도시된 제 1 실시예에 따른 턴-오프 전력 반도체 디바이스의 제조가 완료된다.
다음으로, 도 6 을 참조하여 본 발명의 제 2 실시예에 따른 턴-오프 전력 반도체 디바이스를 제조하기 위한 방법이 설명될 것이며, 도 6 은 몰드 내로의 액상 고무의 주입 전에 웨이퍼 (10) 의 가장자리에 고무 링을 몰딩하기 위한 몰드를 도시하는 단면도이며, 여기서 게이트 링 (60) 을 포함하여 웨이퍼 (10) 는 상부 몰드 파트 (410), 원통형 몰드 파트 (420), 및 하부 몰드 파트 (435) 에 어셈블리된다. 제 2 실시예에 따른 턴-오프 전력 반도체 디바이스를 제조하기 위한 방법은 도 4 및 도 5 와 함께 위에서 설명된 방법과 매우 유사하다. 이에 따라, 위에서 설명된 방법에 대한 차이들만이 다음에서 설명될 것이다. 제 2 실시예에 따라 턴-오프 전력 반도체 디바이스를 제조하기 위한 방법에서, 애노드 디스크 (80) 는 고무 링 (70) 을 몰딩하기 위한 몰딩 단계 전에 웨이퍼 (10) 에 본딩되지 않는다. 도 6 과 함께 설명된 방법에서 이용되는 하부 몰드 파트 (435) 는 가장자리 영역에서 웨이퍼 (10) 의 제 2 메인 면 상에 또한 고무 링을 형성하기 위한 리세스 (436) 가 제공된다는 점에서 하부 몰드 파트 (430) 와 상이하다. 여기서, 몰딩 중에 게이트 링이 웨이퍼 (10) 상에 압착되는 경우에 웨이퍼의 파손을 피하기 위해 하부 몰드 파트의 웨이퍼 (10) 와의 콘택 구역이 웨이퍼 (10) 의 제 1 메인 면 (11) 상에서 정사영으로 게이트 링 (60) 의 웨이퍼 (10) 와의 콘택 구역과 중첩해야 한다는 것에 주의해야 한다.
상기 기재된 실시예들의 변경예가 첨부된 청구항들에 의해 정의된 본 발명의 아이디어로부터 벗어나지 않으면서 가능하다는 것이 당업자에게 자명할 것이다.
본 발명의 턴-오프 전력 반도체 디바이스는 RC-IGCT 인 것으로 설명되었다. 그러나, 본 발명의 턴-오프 전력 반도체 디바이스는 반드시 RC-IGCT 일 필요는 없고, 제 1 항의 피쳐들을 갖는, 임의의 다른 종류의 턴-오프 전력 반도체 디바이스, 예컨대, 역 블록킹 IGCT, 게이트 턴-오프 사이리스터 (GTO) 일 수도 있다.
위의 실시예들은 특정 전도형들로 설명되었다. 상기 기재된 실시예들에서 반도체 층들의 전도형들이 스위칭되어, p-형 층들로 기재되었던 모든 층들이 n-형 층들이 될 것이고 n-형 층들로 기재되었던 모든 층들이 p-형 층들이 될 것이다. 예를 들어, 수정된 제 1 실시예에서, 사이리스터 셀들은 p+-도핑된 캐소드 반도체 층, n-도핑된 베이스 반도체 층, p-도핑된 드리프트 반도체 층, p+-도핑된 버퍼 반도체 층, 및 n-도핑된 제 1 애노드 반도체 층을 포함할 수 있다.
애노드 디스크 및 게이트 링의 재료는 몰리브덴 또는 몰리브덴 구리 합금인 것으로 설명되었다. 그러나, 다른 도전성 재료들을 이용하는 것이 또한 가능하다.
턴-오프 전력 반도체 디바이스를 제조하기 위한 방법의 위의 실시예들에서, 웨이퍼에 대해 게이트 링을 센터링한 후에 그리고 몰딩 단계 전에, 낮은 온도 본딩, 솔더링, 또는 접착과 같은 본딩 기법에 의해 웨이퍼에 게이트 링을 고정시키는 것이 설명되었다. 그러나, 예를 들어, 몰딩 중에 웨이퍼에 대하여 게이트 링을 압착함으로써 제자리에 임시로 웨이퍼를 홀딩하는 것이 또한 가능하다. 고무의 몰딩 및 가교 (경화) 후에, 게이트 링은 고무 링에 의해 포지션에 고정된 채로 있다.
용어 "포함하는" 은 다른 엘리먼트들 또는 단계들을 배제하지 않고, 부정관사 "하나 (a)" 또는 "한 (an)" 은 복수를 배제하지 않는다는 점에 주의해야 한다. 또한 상이한 실시예들과 연계되어 설명된 엘리먼트들이 결합될 수도 있다.
1 역 전도 IGCT (RC-IGCT)
2 사이리스터 셀
3 프리-휠링 다이오드
10 웨이퍼
11 제 1 메인 면
12 제 2 메인 면
15 종단 영역
16 활성 영역
20 게이트 전극
21 제 1 캐소드 전극
22 캐소드 반도체 층
23 베이스 반도체 층
24 드리프트 반도체 층
25 버퍼 반도체 층
26 제 1 애노드 반도체 층
27 제 1 애노드 전극
31 제 2 애노드 전극
32 제 2 애노드 반도체 층
33 제 2 캐소드 반도체 층
34 제 2 캐소드 전극
40 링-형상 콘택
60 게이트 링
61 외주면
70 고무 링
80 애노드 디스크
85 애노드 폴 피스
81 외부 측면 표면
300 세라믹 하우징
310 캐소드 콘택 디스크
311 캐소드 폴 피스
315 메인 캐소드 콘택
316 메인 애노드 콘택
330 보조 캐소드 리드
340 게이트 리드
410 상부 몰드 파트
420 원통형 몰드 파트
430 하부 몰드 파트
435 하부 몰드 파트
440 유입구
450 유출구
C 웨이퍼의 중심

Claims (12)

  1. 턴-오프 전력 반도체 디바이스로서,
    제 1 메인 면 (11), 상기 제 1 메인 면 (11) 과 평행하고 측 방향으로 연장하는 제 2 메인 면 (12), 활성 영역 (16), 및 상기 활성 영역 (16) 을 측면에서 둘러싸는 종단 영역 (15) 을 갖는 웨이퍼 (10);
    상기 제 1 메인 면 (11) 과 상기 제 2 메인 면 (12) 사이에서 상기 활성 영역 (16) 에 있는 적어도 하나의 사이리스터 셀 (2) 로서, 상기 적어도 하나의 사이리스터 셀 (2) 은, 상기 제 1 메인 면 (11) 에서부터 상기 제 2 메인 면 (12) 으로의 순서로,
    (a) 제 1 캐소드 전극 (21);
    (b) 제 1 전도형의 캐소드 반도체 층 (22);
    (c) 상기 제 1 전도형과는 상이한 제 2 전도형의 베이스 반도체 층 (23);
    (d) 상기 제 1 전도형의 드리프트 반도체 층 (24);
    (e) 상기 제 2 전도형의 애노드 반도체 층 (26);
    (f) 제 1 애노드 전극 (27)
    을 포함하는, 상기 적어도 하나의 사이리스터 셀 (2)
    을 포함하고,
    상기 적어도 하나의 사이리스터 셀 (2) 은 상기 캐소드 반도체 층 (22) 측면에 배열되고 상기 베이스 반도체 층 (23) 과 접촉하는 게이트 전극 (20) 을 더 포함하고,
    상기 적어도 하나의 사이리스터 셀 (2) 의 상기 적어도 하나의 게이트 전극 (20) 은 상기 적어도 하나의 사이리스터 셀 (2) 의 상기 적어도 하나의 게이트 전극 (20) 에 접촉하기 위한 링-형상 콘택 (40) 에 전기적으로 접속되고, 상기 링-형상 콘택 (40) 은 상기 종단 영역 (15) 에서 상기 웨이퍼의 상기 제 1 메인 면 (11) 상에 형성되고 상기 활성 영역 (16) 을 둘러싸고;
    상기 디바이스 (1) 는,
    상기 종단 영역 (15) 상에 배열되고 상기 활성 영역 (16) 을 둘러싸는 고무 링 (70); 및
    외부로부터 상기 링-형상 콘택 (40) 에 접촉하기 위한 도전성 게이트 링 (60) 으로서, 상기 게이트 링 (60) 은 상기 고무 링 (70) 내에서 상기 링-형상 콘택 (40) 상에 배치되고 상기 링-형상 콘택 (40) 에 전기적으로 접속되는, 상기 도전성 게이트 링 (60)
    을 더 포함하고,
    상기 게이트 링 (60) 의 외주면 (61) 은 상기 고무 링 (70) 과 접촉하여 상기 고무 링 (70) 의 내부 경계를 규정하고, 상기 게이트 링 (60) 의 상부 표면 및 상기 고무 링 (70) 의 상부 표면은 상기 웨이퍼 (10) 의 상기 제 1 메인 면 (11) 과 평행한 평면으로 연장하는 연속적인 표면을 형성하는 것을 특징으로 하는 턴-오프 전력 반도체 디바이스.
  2. 제 1 항에 있어서,
    상기 고무 링 (70) 은 상기 링-형상 콘택 (40) 의 외부 부분과 중첩하는, 턴-오프 전력 반도체 디바이스.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 고무 링 (70) 은 상기 웨이퍼 (10) 의 직경보다 큰 외부 직경을 가지고 상기 웨이퍼 (10) 의 원주 측면 표면 (17) 을 커버하며, 상기 원주 측면 표면 (17) 은 상기 제 1 메인 면 (11) 을 상기 제 2 메인 면 (12) 에 접속시키는, 턴-오프 전력 반도체 디바이스.
  4. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 게이트 링 (60) 은 본딩 접속에 의해 상기 링-형상 콘택 (40) 에 고정되는, 턴-오프 전력 반도체 디바이스.
  5. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    상기 게이트 링 (60) 은 몰리브덴 또는 몰리브덴 구리 합금으로 제작되는, 턴-오프 전력 반도체 디바이스.
  6. 제 1 항 내지 제 5 항 중 어느 한 항에 있어서,
    본딩 접속에 의해 상기 웨이퍼 (10) 의 상기 제 2 메인 면 (12) 상의 상기 제 1 애노드 전극 (27) 에 고정되는 애노드 디스크 (80) 를 더 포함하는, 턴-오프 전력 반도체 디바이스.
  7. 턴-오프 전력 반도체 디바이스를 제조하기 위한 방법으로서,
    다음의 단계들,
    제 1 메인 면 (11), 상기 제 1 메인 면 (11) 과 평행하고 측 방향으로 연장하는 제 2 메인 면 (12), 활성 영역 (16), 및 상기 활성 영역 (16) 을 측면에서 둘러싸는 종단 영역 (15) 을 갖는 웨이퍼 (10) 를 제공하는 단계로서, 적어도 하나의 사이리스터 셀 (2) 이 상기 활성 영역 (16) 에서 상기 제 1 메인 면 (11) 과 상기 제 2 메인 면 (12) 사이에 형성되고, 상기 적어도 하나의 사이리스터 셀 (2) 은, 상기 제 1 메인 면 (11) 에서부터 상기 제 2 메인 면 (12) 으로의 순서로,
    (a) 제 1 캐소드 전극 (21);
    (b) 제 1 전도형의 캐소드 반도체 층 (22);
    (c) 상기 제 1 전도형과는 상이한 제 2 전도형의 베이스 반도체 층 (23);
    (d) 상기 제 1 전도형의 드리프트 반도체 층 (24);
    (e) 상기 제 2 전도형의 애노드 반도체 층 (26);
    (f) 제 1 애노드 전극 (27)
    을 포함하고,
    상기 적어도 하나의 사이리스터 셀 (2) 은 상기 캐소드 반도체 층 (22) 측면에 배열되고 상기 베이스 반도체 층 (23) 과 접촉하는 게이트 전극 (20) 을 더 포함하고,
    상기 적어도 하나의 사이리스터 셀 (2) 의 상기 적어도 하나의 게이트 전극 (20) 은 상기 적어도 하나의 사이리스터 셀 (2) 의 상기 적어도 하나의 게이트 전극 (20) 에 접촉하기 위한 링-형상 콘택 (40) 에 전기적으로 접속되고, 상기 링-형상 콘택 (40) 은 상기 종단 영역 (15) 에서 상기 웨이퍼의 상기 제 1 메인 면 (11) 상에 형성되고 상기 활성 영역 (16) 을 둘러싸는, 상기 웨이퍼 (10) 를 제공하는 단계;
    게이트 링 (60) 을 상기 링-형상 콘택 (40) 에 전기적으로 접속시키도록 상기 링-형상 콘택 (40) 상에 상기 게이트 링 (60) 을 배치하는 단계;
    몰드에 상기 웨이퍼를 설치하는 단계로서, 상기 게이트 링 (60) 은 상기 몰드 (60, 410, 420, 430; 435) 의 내부 측벽을 형성하는, 상기 몰드에 상기 웨이퍼를 설치하는 단계; 및
    상기 종단 영역 (15) 상에 배열되고 상기 활성 영역 (16) 을 둘러싸는 고무 링 (70) 을 형성하기 위해 상기 몰드 내로 액상 고무를 주입함으로써 고무 링 (70) 을 몰딩하는 단계
    를 포함하는, 턴-오프 전력 반도체 디바이스를 제조하기 위한 방법.
  8. 제 7 항에 있어서,
    상기 게이트 링 (60) 은 상기 몰딩하는 단계 전에 게이트-링 센터링 가이드에 의해 상기 웨이퍼 (10) 에 대해 센터링되는, 턴-오프 전력 반도체 디바이스를 제조하기 위한 방법.
  9. 제 8 항에 있어서,
    상기 몰드 (60, 410, 420, 430; 435) 는 상부 몰드 파트 (410) 및 하부 몰드 파트 (430; 435) 를 포함하고, 상기 게이트 링 센터링 가이드는 상기 상부 몰드 파트 (410) 의 일부분인, 턴-오프 전력 반도체 디바이스를 제조하기 위한 방법.
  10. 제 7 항 또는 제 8 항에 있어서,
    상기 게이트 링 (60) 은 상기 몰딩하는 단계 전에 본딩 기법에 의해 상기 링-형상 콘택 (40) 에 고정되는, 턴-오프 전력 반도체 디바이스를 제조하기 위한 방법.
  11. 제 7 항 내지 제 9 항 중 어느 한 항에 있어서,
    상기 게이트 링 (60) 은 상기 게이트 링 (60) 을 상기 링-형상 콘택 (40) 상에 압착함으로써 상기 몰딩하는 단계 중에 제자리에 홀딩되는, 턴-오프 전력 반도체 디바이스를 제조하기 위한 방법.
  12. 제 7 항 내지 제 11 항 중 어느 한 항에 있어서,
    상기 몰드 (60, 410, 420, 430; 435) 는 상부 몰드 파트 (410) 및 하부 몰드 파트 (430; 435) 를 포함하고, 상기 게이트 링 (60) 및 상기 웨이퍼 (10) 는 상기 몰딩하는 단계 중에 상기 상부 몰드 파트 (410) 와 상기 하부 몰드 파트 (430; 435) 사이에 클램핑되는, 턴-오프 전력 반도체 디바이스를 제조하기 위한 방법.
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