KR101933235B1 - 전력 반도체 디바이스 - Google Patents

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마르코 벨리니
막시 안덴나
프리드헬름 바우어
율리안 니스토르
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에이비비 슈바이쯔 아게
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Abstract

에미터 측 (22) 상의 에미터 전극 (2) 과 콜렉터 측 (27) 상의 콜렉터 전극 (25) 사이에, 제 1 도전형의 소스 영역 (3), 접촉 영역 (24) 에서 에미터 전극 (2) 을 접촉하는 제 2 도전형의 베이스 층 (4), 제 1 도전형의 인핸스먼트 층 (8), 보상 층 두께 tp (92) 를 갖는 제 2 도전형의 플로팅 보상 층 (9), 인핸스먼트 층 (8) 보다 낮은 도핑 농도를 갖는 제 1 도전형의 드리프트 층 (5) 및 제 2 도전형의 콜렉터 층 (6) 의 순서로, 상이한 도전형들의 층들을 갖는 절연 게이트 바이폴라 디바이스 (1) 가 제공된다. 보상 층 (9) 은 인핸스먼트 층 (8) 과 드리프트 층 (5) 사이에서 접촉 영역 (24) 의 투영부에 배치되어, 인핸스먼트 층 (8) 과 드리프트 층 (5) 사이에 채널이 유지된다. 인핸스먼트 층 (8) 은 보상 층 두께 (92) 와 동일한 평면에서 측정되는 인핸스먼트 층 두께 tn (82) 을 갖고, 다음의 규칙: Np tp = kNntn 을 적용하며, Nn 은 인핸스먼트 층의 도핑 농도이고, Np 는 보상 층의 도핑 농도이며; k 는 0.67 과 1.5 사이의 팩터이다.

Description

전력 반도체 디바이스{A POWER SEMICONDUCTOR DEVICE}
본 발명은 전력 전자장치 (power electronics) 및 보다 구체적으로는 독립항 제 1 항의 전제부에 따른 전력 반도체 디바이스 분야에 관한 것이다.
도 1 및 도 3 에서, 종래 기술의 절연 게이트 바이폴라 트랜지스터 (IGBT)(10) 가 도시되고, 이는 에미터 측 (22) 상의 에미터 전극 (2) 과 에미터 측 (22) 에 반대편인 콜렉터 측 (27) 상의 콜렉터 전극 (25) 사이에, (n+) 도핑된 소스 영역 (3), 접촉 영역 (24) 에서 에미터 전극 (25) 과 접촉하는 p 도핑된 베이스 층 (4), (n-) 도핑된 드리프트 층 (5), (n+) 도핑된 버퍼 층 (52) 및 P 도핑된 콜렉트 층 (6) 의 순서로, 상이한 도전형들의 층들을 갖는 액티브 셀을 포함한다. 에미터 측 (22) 상에는 게이트 전극이 배치된다. 도 1 내지 도 4 에서, 평면 게이트 전극 (7) 을 갖는 IGBT 가 도시되는 반면에, 도 5 에는 트렌치 게이트 전극 (75) 을 갖는 종래 기술의 IGBT 가 도시된다.
도 2, 도 4 및 도 5 는 베이스 층 (4) 과 드리프트 층 (5) 사이에 n 도핑된 인핸스먼트 층 (enhancement layer)(8') 이 배치되는 개선된 종래 기술의 IGBT 를 도시한다. 인핸스먼트 층 (8') 은 드리프트 층 (5) 보다 더 높은 도핑 농도를 갖는다.
통상적인 인핸스먼트 층 도핑 농도는 과도한 전계들 및 이에 따른 블록킹 성능의 저하를 방지하기 위해서 1 * 1016 cm-3 으로 제한된다.
액티브 셀 부근의 캐리어 농도가 이러한 인핸스먼트 층 (8') 에 의해 강화됨에 따라, 인핸스먼트 층 (8') 을 갖는 이러한 IGBT 들은 더 높은 안전한 동작 영역 (safe operating area; SOA) 및 낮은 온-스테이트 (on-state) 손실들의 관점에서 인핸스먼트 층을 갖지 않는 종래의 IGBT 들에 비해 우수하다.
도 3 은 인핸스먼트 층이 없는 종래 기술의 IGBT 의 전기적 특성들 및 효과들을 나타내고, 도 4 는 인핸스먼트 층 (8') 을 갖는 종래 기술의 디바이스에 대한 이러한 효과를 나타낸다. 도 4 는 n-타입 인핸스먼트 층 (8') 이 배리어를 생성하고 캐소드에 도달할 수 있는 홀들의 양을 감소시킴으로써 셀로부터 캐리어 스프레딩 (spreading) 을 향상 (PNP 홀 배출 효과) 시키는 방법이 도시된다. 이는 PIN 효과를 향상시키고, 플라즈마 농도를 증가시키며 온-스테이트 손실들을 낮춘다.
그러나, n-인핸스먼트/p-베이스 접합 (8', 4) 에서 전계가 또한 증가한다. 실제 인핸스먼트 층 도핑 농도들은 따라서 과도한 전계들 및 이에 따른 블록킹 성능의 저하를 방지하기 위해 1 * 1016 cm- 3 로 제한된다.
US 6,147,381 A 는 평면 게이트를 갖는 종래 기술의 IGBT 를 나타내는데, 이는 P 도핑된 베이스 층, 베이스 층 아래의 (n+) 도핑된 인핸스먼트 층 뿐만 아니라 베이스 층의 양 측들 상의 (n+) 도핑된 층들을 포함하고, 따라서 베이스 층을 완전히 둘러싼다. 플로팅 p 층은 인핸스먼트 층 아래에 배치된다. p 플로팅 층은 심하게 도핑되고 접촉 영역 아래의 영역을 완전히 커버하고, 접촉 영역 훨씬 너머 측방으로 연장된다.
플로팅 층은 높은 필드들로부터 p 베이스 접합을 차폐하는, 즉, 등포텐셜 라인들의 코스가 베이스 층의 더 낮은 에지 만큼 멀리 도달하는 것을 방지하기 위해, 메인 블록킹 접합을 형성한다. 그러나, 메인 블록킹 접합으로 인해, 전하는 단지 스프레딩의 관점에서 채널로부터 제한된 액세스를 가질 것이다.
US 2008/258208 A1 은 다소 복잡한 구조를 갖는 IGBT 를 나타내는데, 이 구조에서 소스 포텐셜에서의 필드 플레이트들은 트렌치 게이트 아래에 배치된다. P 도핑된 층들은 라운딩된 트렌치 게이트 저부 (bottom) 아래에 버블들로서 배치된다. 이러한 고도로 도핑된 p 버블 내에는, 작은 고도로 도핑된 n 버블이 배치된다. 이 버블들은 블록킹을 향상시키고, 트렌치 게이트 라운딩이 높은 피크 필드들을 초래하기 때문에 필드를 차폐하는데 사용된다.
트렌치 전극/필드 플레이트들이 인핸스먼트 층 내에서 종단되기 때문에, 전계는 트렌치 게이트는 드리프트 층 내에서 종단되는 배치물 (arrangement) 에 비해 인핸스먼트 층의 더 높은 도핑으로 인해 더욱 높을 것이다. p 버블은 블록킹을 달성하기 위해 US 2008/258208 A1 으로부터 알려진 디바이스에서 필요하다. p 버블들의 존재로 인해, 고도로 도핑된 인핸스먼트 층은 더 낮은 저항을 갖기 위해 드리프트 층의 방향으로 더 확장될 수 있다.
본 발명의 목적은 종래 기술의 디바이스들에 비해 온-스테이트 손실들이 더욱 감소되는, 전력 반도체 디바이스를 제공하는 것이다.
이 목적은 본 발명의 전력 반도체 디바이스를 제공함으로써 달성되는데, 이 전력 반도체 디바이스는, 에미터 측 상의 에미터 전극과 에미터 측에 반대편인 콜렉터 측 상의 콜렉터 전극 사이에,
- 제 1 도전형의 소스 영역,
- 접촉 영역에서 에미터 전극과 접촉하는 제 2 도전형의 베이스 층,
- 높은 도핑 농도를 갖고 베이스 층을 드리프트 층으로부터 분리시키는 제 1 도전형의 인핸스먼트 층,
- 인핸스먼트 층보다 낮은 도핑 농도를 갖는 제 1 도전형의 드리프트 층,
- 제 2 도전형의 콜렉터 층의 순서로, 상이한 도전형들의 층들을 갖는 액티브 셀을 포함한다.
게이트 전극은 에미터 측 상에 배치된다.
제 2 도전형의 보상 층이 인핸스먼트 층과 드리프트 층 사이에 배치되고, 보상 층은 보상 층 두께 tp 를 갖는다. 보상 층 두께는 에미터 측에 수직인 평면에서 보상 층의 최대 두께이다. 보상 층은 인핸스먼트 층과 드리프트 층 사이에서 접촉 영역의 투영부 (projection) 에 배치되어, 인핸스먼트 층과 드리프트 층 사이에 채널이 유지된다. 보상 층은 접촉 영역의 투영부 안의 영역에 제한되지 않는다. 보상 층은 플로팅된다, 즉 보상층은 베이스 층에 접속되지 않는다.
인핸스먼트 층은 중심 영역의 투영부 내에서 인핸스먼트 층의 최대 두께인 인핸스먼트 층 두께 tn 을 갖는다.
Np tp = kNntn
여기서, Nn 은 인핸스먼트 층의 도핑 농도이고, Np 는 보상 층의 도핑 농도이며; k 는 0.67 과 1.5 사이의 팩터이다
보상 층은 인핸스먼트 층의 도핑을 보상하기 위해 도입된다. 이는 인핸스먼트 층에서의 도핑 농도를 증가시키는 것을 허용한다.
일 예시적인 실시형태에서, 인핸스먼트 층은 1 * 1016 cm-3 보다 높은 도핑 농도를 갖고, 추가의 예시적인 실시형태에서는 심지어 2 * 1016 cm-3 보다 높은 도핑 농도를 갖는다. 이는 더욱 효과적인 배리어를 초래하는데, 이 배리어는 에미터 안으로 유동하는 홀을 블록킹하고 이에 의해 플라즈마 농도를 증가시키며 온-스테이트 손실들을 감소시킨다.
본 발명의 보상 층으로 인해, 도핑 농도들이 종래 기술의 디바이스들에서 사용된 것들보다 모범적으로 더 높은, 훨씬 높은 인핸스먼트 층 농도가 사용되는 경우에도 더 낮은 전계들이 발생한다.
보상 층은 베이스 층에 접속되지 않는다, 즉 플로팅 층이다. 이는, 보상 층이 베이스 층을 통해 에미터 전극으로의 도전성 경로를 생성하지 않고, 이에 의해 경로 홀들이 에미터 전극에 도달할 수 있게 함을 의미한다. 이로써, 동일한 또는 심지어 더 높은 브레이크다운 전압을 유지하면서 디바이스의 온-스테이트가 감소된다.
보상 층은 인핸스먼트 층에 인접하여 배치되므로, 전체 전계가 감소하고 블록킹 성능이 유지된다.
도 9 는 보상된 구조가 종래 기술의 인핸스먼트 층 (8') 에 비해 본 발명의 디바이스의 n-타입 인핸스먼트 층 (8) 의 도핑 농도를 증가시키는 것을 가능하게 하는 방법을 나타낸다. 마킹된 영역은 보상 층의 도핑에 의해 달성될 수 있는 도핑 농도에서의 증가를 나타낸다. 또한, 보상 층 (9) 의 도핑 농도가 도면에 도시된다.
도 10 에서, 전계는 도 6 및 도 7 에 따른 본 발명의 IGBT 에 대해 각각 라인 A - A 및 B - B 를 따라 도시된다. 도 5 의 종래 기술의 디바이스에 대한 전계 (A' - A' 에 따른 라인) 는 보상 층의 존재로 인해 피크 필드가 효율적으로 감소될 수 있는 것을 나타낸다.
도 11 및 도 12 는 전하 보상된 구조로 인해 브레이크다운 전압들 및 온-스테이트 손실들에서의 시뮬레이팅된 성능 향상을 나타낸다. 인핸스먼트 층 및 보상 층의 두께 및 도핑 농도의 곱의 더 높은 등가에 대해 효과들이 향상될 수 있음을 나타낸다.
인핸스먼트 및 보상 층의 두께 곱하기 도핑 농도가 더 좋을수록 성능 향샹들이 더 좋다. 그러나, 보상 층을 갖는 구조를 이용하는 경우 도핑 농도 및 두께의 곱은 종래의 구조에 비해 이론적인 최적 수율의 상당한 향상 보다 20% 낮다.
본 발명의 청구물은 첨부된 도면들을 참조하여 다음의 텍스트에서 더 상세히 설명될 것이다.
도 1 은 평면 게이트 전극을 갖는 종래 기술의 절연 게이트 반도체 디바이스를 나타낸다.
도 2 는 인핸스먼트 층 및 평면 게이트 전극을 갖는 다른 종래 기술의 절연 게이트 반도체 디바이스를 나타낸다.
도 3 은 도 1 에 따른 종래 기술의 절연 게이트 반도체 디바이스에서의 전기적 효과들을 나타낸다.
도 4 는 도 2 에 따른 종래 기술의 절연 게이트 반도체 디바이스에서의 전기적 효과들을 나타낸다.
도 5 는 인핸스먼트 층 및 트렌치 게이트 전극을 갖는 다른 종래 기술의 절연 게이트 반도체 디바이스를 나타낸다.
도 6 은 평면 게이트 전극을 갖는 본 발명의 절연 게이트 반도체 디바이스를 나타낸다.
도 7 은 트렌치 게이트 전극을 갖는 본 발명의 절연 게이트 반도체 디바이스를 나타낸다.
도 8 은 평면 게이트 전극을 갖는 본 발명의 절연 게이트 반도체 디바이스의 다른 실시형태를 나타낸다.
도 9 는 종래 기술의 IGBT 및 본 발명의 IGBT 의 도핑 농도들을 나타낸다.
도 10 은 종래 기술의 IGBT 및 본 발명의 IGBT 의 전계를 나타낸다.
도 11 은 종래 기술의 IGBT 및 본 발명의 IGBT 의 브레이크다운 전압을 나타낸다.
도 12 는 종래 기술의 IGBT 및 본 발명의 IGBT 의 온 스테이트 손실들을 나타낸다.
도면들에서 사용된 참조 부호들 및 그 의미는 참조 부호 리스트에서 요약된다. 일반적으로, 비슷한 또는 비슷한-기능 부분들에는 동일한 참조 부호들이 주어진다. 설명된 실시형태들은 예들로서 의미되고, 본 발명을 한정하지 않는다.
도 6 에서, 본 발명의 IGBT (1) 는, 에미터 측 (22) 상의 에미터 전극 (2) 과 에미터 측 (22) 에 반대편인 콜렉터 측 (27) 상의 콜렉터 전극 (25) 사이에,
- (n+) 도핑된 소스 영역 (3),
- 접촉 영역 (24) 에서 에미터 전극 (2) 과 접촉하는 p 도핑된 베이스 층 (4),
- 높은 도핑 농도를 갖는 n 도핑된 인핸스먼트 층 (8),
- 에미터 측 (22) 에 수직한 평면에서 보상 층 (9) 의 최대 두께인 보상 층 두께 tp (92) 를 갖는, p 도핑된 보상 층 (9),
- 인핸스먼트 층 (8) 보다 낮은 도핑 농도를 갖는 (n-) 도핑된 드리프트 층 (5),
- 제 2 도전형의 p 도핑된 콜렉터 층 (6) 의 순서로,
상이한 도전형들의 층들을 갖는 액티브 셀을 갖는 것으로 도시된다.
에미터 전극 (2) 은 접촉 영역 (24) 을 포함하는데, 여기서 에미터 전극 (2) 은 베이스 층 (4) 및 소스 영역 (3) 과 접촉한다. 액티브 반도체 셀은 웨이퍼 내에 형성되는데, 이 웨이퍼는 소스 영역 (3) 이 접촉하는 접촉 영역 (24) 의 에미터 측 (22) 에 대하여 직각 투영되어 있는, 이러한 층들 또는 이러한 층들의 일부분들을 포함하고, 상기 소스 영역 (3) 및 베이스 층 (4) 에서 전하 캐리어들이 유동할 수 있는 전기 전도성 채널이 형성될 수 있다. 액티브 셀은 또한, 이들 층들 또는 이들 층들의 설명된 부분들에 대한 투영부에서, 드리프트 층 (5) 및 콜렉터 층 (6) 의 일부를 포함한다. 웨이퍼는 실리콘 또는 GaN 또는 SiC 로 만들어질 수도 있다.
도 6 내지 도 8 은 본 발명의 반도체 디바이스의 오른편 부분을 나타내고, 즉, 전체 디바이스는 추가적으로 오른편 부분의 미러-이미징의 결과인 다른 왼편 부분을 포함한다.
도 6 에서, 디바이스는 평면 게이트 전극 (7) 설계를 포함한다. 평면 게이트 전극 (7) 은 절연 층 (72) 에 의해 베이스 층 (4), 소스 영역 (3) 및 드리프트 층 (5) 으로부터 전기적으로 절연된 에미터 측 (22) 의 상단에 배치된다. 통상적으로, 평면 게이트 전극 (7) 과 에미터 전극 (2) 사이에는 추가의 절연 층 (74) 이 배치된다.
인핸스먼트 층 (8) 과 드리프트 층 (5) 사이에 채널이 유지되도록 인핸스먼트 층 (8) 과 드리프트 층 (5) 사이의 접촉 영역 (24) 의 투영부에는 보상 층 (9) 이 배치된다. 인핸스먼트 층 (8) 및 드리프트 층 (5) 은 이로써, 직접적으로 접속된다. 보상 층 (9) 은 접촉 영역 (24) 의 투영부 외측의 영역으로 확장되지 않는다. 액티브 셀의 투영부 내에 채널이 형성될 수 있도록 보상 층 (9) 이 배치된다. 보상 층 (9) 은 한편 플로팅된다, 즉 보상층은 베이스 층 (4) 에 접속되지 않는다. 예시적인 실시형태에서, 인핸스먼트 층 (8) 과 드리프트 층 (5) 간의 이 접속은 접촉 영역 (24) 의 투영된 영역 밖에 있다.
예시적인 실시형태에서, 보상 층 두께 tp (92) 는 접촉 영역 (24) 의 중심에 배치된다. 보상 층 (9) 이 접촉 영역 (24) 의 투영부 밖의 영역으로 확장되지 않도록 배치될 수도 있다.
인핸스먼트 층 (8) 은 드리프트 층 (5) 과 베이스 층 (4) 사이에 배치되고 이에 의해 이들 층을 분리한다. 인핸스먼트 층은, 접촉 영역 (24) 의 투영부 내에서 인핸스먼트 층의 최대 두께로서 측정되는 인핸스먼트 층 두께 tn (82) 를 갖는다. 인핸스먼트 층의 도핑 농도 (Nn) 와 두께 tn (82) 의 곱은 보상 층의 도핑 농도 (Np) 와 두께 tp (92) 의 곱에 대응하는 반면에, 팩터 k (여기서, k 는 0.67 과 1.5 사이임) 에 대응하는 이들 곱들 간의 차이가 허용된다. 도핑 농도들은 층들의 최대 도핑 농도들로서 이해되어야 한다.
Nptp = kNntn
예시적인 실시형태에서, 팩터 k 는 0.8 과 1.2 사이 또는 0.9 와 1.1 사이이고, 또는 심지어 0.95 와 1.05 사이에서만 변한다. 도 11 및 도 12 에서, 이들 곱들의 더 좋은 등가를 위해 브레이크다운 전압이 더욱 개선되고 온-스테이트 손실들이 더욱 감소된다는 것이 도시된다.
다른 예시적인 실시형태에서, 보상 층 두께 (92) 는 0.1 과 10 ㎛ 사이, 특히 0.5 와 5 ㎛ 사이이다.
드리프트 층 (5) 보다 더 높은 도핑 농도를 갖는 제 1 도전형의 버퍼 층 (55) 은 드리프트 층 (5) 과 콜렉터 층 (6) 사이에 배치될 수도 있다.
인핸스먼트 층의 최대 도핑 농도 (Nn) 는 적어도 1 * 1016 cm-3 만큼 높을 수도 있다. 예시적인 실시형태에서, 인핸스먼트 층의 최대 도핑 농도 (Nn) 는 바람직하게는 적어도 2 * 1016 cm- 3 이다. 인핸스먼트 층의 최대 도핑 농도는 1 * 1017 cm-3 까지일 수도 있어서, 보상 층의 도핑 농도는 적어도 0.67 * 1016 cm-3 만큼 높고, 특히 1.34 * 1016 cm-3 및 1.5 * 1017 cm-3 까지일 수도 있다.
통상적으로, 인핸스먼트 층의 도핑 농도는 소스 영역의 도핑 농도보다 낮다. 베이스 층 및 보상 층의 도핑 농도는 상기 주어진 도핑 농도들에 대한 애플리케이션 필요들 및 규칙들로 인해 자유롭게 선택될 수 있다. 600 V 초과의 디바이스 들에 대해, 드리프트 층의 도핑 농도는 통상적으로 5 * 1014 cm-3 미만이다. 베이스 층은 2 * 1018 cm-3 미만의 도핑 농도를 갖는다.
도 6 에 도시된 바와 같은 평면 게이트 전극 (7) 설계들에 대한 대안으로, IGBT 는 도 7 에 도시된 바와 같은 트렌치 전극 설계들을 포함할 수도 있는데, 여기서 트렌치 게이트 전극 (75) 은 베이스 층 (4), 소스 영역 (3) 및 드리프트 층 (5) 으로부터 절연 층 (72) 에 의해 전기적으로 절연된다. 트렌치 게이트 전극 (75) 은 베이스 층 (4) 에 동일한 평면 (이 평면은 에미터 측 (22) 에 평행하게 배치됨) 및 측방으로 배치되고, 베이스 층 (4) 보다 드리프트 층 (5) 안으로 깊게 확장된다. 통상적으로, 추가의 절연 층 (74) 은 게이트 전극 (75) 과 에미터 전극 (2) 사이에 배치된다.
IGBT 디바이스는 전술된 바와 같이 단지 하나의 액티브 셀을 포함할 수도 있으나, 또한 디바이스는 적어도 2 이상의 이러한 액티브 셀들을 포함하는 것이 가능하다. 이는, 도 4 에 도시된 바와 같은 종래 기술의 디바이스와 유사한 평면 게이트 전극들의 경우에서의 디바이스들을 초래하지만, 물론 접촉 영역 (24) 의 투영부에 본 발명의 보상 층 (9) 을 추가한다.
도 8 은 본 발명의 다른 실시형태를 나타내는데, 여기서 인핸스먼트 층 (8) 은 제 1 깊이의 연속 부분 및 제 1 깊이보다 큰 제 2 깊이의 다른 부분을 포함하고, 여기서 인핸스먼트 층 (8) 은 보상 층 (9) 과 교번하여, 인핸스먼트 층 (8) 은 콜렉터 측 (27) 을 향하는 빗살의 톱니를 갖는 빗-형상이다. 제 1 및 제 2 깊이는 에미터 측 (22) 으로부터의 거리들로서 측정된다. 통상적으로, 이 층들은, 소스 영역 (3) 이 에미터 전극 (2) 및 게이트 전극 (7) 을 접속시키는 방향에 수직인 이러한 방향으로 교번한다.
이들 예들은 본 발명의 범위를 제한하지 않는다. 전술된 설계들 및 배치물들은 단지 베이스 층(들) 및 웰 (구역들) 의 가능한 설계들 및 배치물들의 임의의 종류들에 대한 예들이다.
다른 실시형태에서, 도전형들이 스위칭되는데, 즉 제 1 도전형의 모든 층들은 p 타입 (예를 들어, 드리프트 층 (5), 소스 영역 (3)) 이고 제 2 도전형의 모든 층들은 n 타입 (예를 들어, 베이스 층 (4), 콜렉터 층) 이다.
용어 "포함하는 (comprising)" 은 다른 엘리먼트들 또는 단계들을 배제하지 않고, 부정 관사 "a" 또는 "an" 은 복수형을 배제하지 않는다. 또한, 상이한 실시형태들과 연관되어 설명된 엘리먼트들이 결합될 수도 있다. 또한, 청구항들에서 참조 부호들은 청구항들의 범위를 제한하는 것으로서 해석되지 않아야 한다.
본 발명은 그 사상 또는 기본적인 특징들로부터 벗어남 없이 다른 특정 형태들로 구현될 수 있음을 당업자는 인지할 것이다. 본 발명에 개시된 실시형태들은 따라서, 예시적이고 비제한적인 것으로 모든 점에서 고려된다. 본 발명의 범위는 상기 설명 보다는 첨부된 청구항들에 의해 나태내어지고 본 발명의 의미 및 범위 및 등가물 내에 있는 모든 변화들이 여기에 포함되도록 의도된다.
에미터 측 (22) 상의 본 발명의 IGBT 의 구조를 제조하기 위해, 개구를 갖는 에미터 측 (22) 상에 제 1 마스크가 공급되고, 예를 들어 보상 층 (9) 을 생성하기 위해 임플렌테이션 (implantation) 에 의해 이 개구를 통해 파티클들이 공급된다. 그 후, 제 1 마스크보다 큰 개구를 갖는 다른 마스크가 공급되고, 이 마스크를 통해 n 도핑된 인핸스먼트 층용 파티클들이 공급된 후, p 도핑된 베이스 층용 파티클들 및 그 후 소스 영역용 파티클들이 공급된다. 확산 단계들이 이루어져 이 파티클들이 웨이퍼 안으로 공급된다.
웨이퍼 내에 층들이 생성되고, 웨이퍼 상에 전극들 (2, 25) 이 금속 층들로서 공급된 후, 디바이스의 콜렉터 측 (27) 상의 층들 및 게이트 전극이 전문가들에게 잘 알려진 방법들에 의해 만들어진다.
참조부호 리스트
1 본 발명의 IGBT
10 종래 기술의 IBGT
2 에미터 전극
22 에미터 측
24 접촉 영역
25 콜렉터 전극
27 콜렉터 측
3 소스 영역
4 베이스 층
5 드리프트 층
55 버퍼 층
6 콜렉터 층
7 트렌치 게이트 전극
75 평면 게이트 전극
8 인핸스먼트 층
8' 종래 기술의 디바이스의 인핸스먼트 층
82 인핸스먼트 층 두께 tn
9 보상 층
92 보상 층 두께 tp

Claims (15)

  1. 게이트 전극을 갖는 절연 게이트 바이폴라 디바이스 (1) 로서,
    에미터 측 (22) 상의 에미터 전극 (2) 과 상기 에미터 측 (22) 에 반대편인 콜렉터 측 (27) 상의 콜렉터 전극 (25) 사이에,
    제 1 도전형의 소스 영역 (3),
    접촉 영역 (24) 에서 상기 에미터 전극 (2) 을 접촉하는 제 2 도전형의 베이스 층 (4),
    높은 도핑 농도를 갖는 상기 제 1 도전형의 인핸스먼트 층 (8),
    상기 인핸스먼트 층 (8) 보다 낮은 도핑 농도를 갖는 상기 제 1 도전형의 드리프트 층 (5),
    상기 제 2 도전형의 콜렉터 층 (6) 의 순서로, 상이한 도전형들의 층들을 갖는 액티브 셀을 포함하고,
    상기 게이트 전극은 상기 에미터 측 (22) 상에 배치되고, 상기 인핸스먼트 층 (8) 은 상기 드리프트 층 (5) 으로부터 상기 베이스 층 (4) 을 분리하며,
    상기 제 2 도전형의 보상 층 (9) 은 상기 인핸스먼트 층 (8) 과 상기 드리프트 층 (5) 사이에 배치되고 상기 에미터 측 (22) 에 수직인 평면에서 상기 보상 층 (9) 의 최대 두께인 보상 층 두께 tp (92) 를 갖고,
    상기 보상 층 (9) 은 상기 인핸스먼트 층 (8) 과 상기 드리프트 층 (5) 사이에서 상기 접촉 영역 (24) 의 투영부에 배치되어 상기 인핸스먼트 층 (8) 과 상기 드리프트 층 (5) 사이에 채널이 유지되고,
    상기 보상 층 (9) 은 상기 베이스 층 (4) 에 접속되지 않고,
    상기 보상 층 (9) 은 상기 접촉 영역 (24) 의 상기 투영부 밖의 영역으로 확장되지 않고,
    상기 인핸스먼트 층 (8) 은 상기 보상 층 두께 (92) 와 동일한 평면에서 측정되는 인핸스먼트 층 두께 tn (82) 을 갖고,
    Nptp = kNntn 이며,
    Nn 은 상기 인핸스먼트 층의 도핑 농도이고,
    Np 는 상기 보상 층의 도핑 농도이고,
    k 는 0.67 과 1.5 사이의 팩터인 것을 특징으로 하는 절연 게이트 바이폴라 디바이스.
  2. 제 1 항에 있어서,
    상기 절연 게이트 바이폴라 디바이스 (1) 는 상기 드리프트 층 (5) 보다 높은 도핑 농도를 갖는 상기 제 1 도전형의 버퍼 층 (55) 을 포함하고,
    상기 버퍼 층 (55) 은 상기 드리프트 층 (5) 과 상기 콜렉터 층 (6) 사이에 배치되는 것을 특징으로 하는 절연 게이트 바이폴라 디바이스.
  3. 제 1 항에 있어서,
    상기 인핸스먼트 층 (8) 의 최대 도핑 농도는 적어도 1 * 1016 cm-3 인 것을 특징으로 하는 절연 게이트 바이폴라 디바이스.
  4. 제 1 항에 있어서,
    상기 인핸스먼트 층 (8) 의 최대 도핑 농도는 적어도 2 * 1016 cm-3 인 것을 특징으로 하는 절연 게이트 바이폴라 디바이스.
  5. 제 1 항에 있어서,
    상기 인핸스먼트 층의 최대 도핑 농도는 최대 1 * 1017 cm-3 까지인 것을 특징으로 하는 절연 게이트 바이폴라 디바이스.
  6. 제 1 항에 있어서,
    보상 층 두께 (92) 는 0.1 과 10 ㎛ 사이인 것을 특징으로 하는 절연 게이트 바이폴라 디바이스.
  7. 제 1 항 내지 제 6 항 중 어느 한 항에 있어서,
    k 는 0.8 과 1.2 사이인 것을 특징으로 하는 절연 게이트 바이폴라 디바이스.
  8. 제 1 항 내지 제 6 항 중 어느 한 항에 있어서,
    k 는 0.9 와 1.1 사이인 것을 특징으로 하는 절연 게이트 바이폴라 디바이스.
  9. 제 1 항 내지 제 6 항 중 어느 한 항에 있어서,
    k 는 0.95 과 1.05 사이인 것을 특징으로 하는 절연 게이트 바이폴라 디바이스.
  10. 제 1 항 내지 제 6 항 중 어느 한 항에 있어서,
    상기 게이트 전극은 트렌치 게이트 전극 (75) 및 평면 게이트 전극 (7) 중 하나인 것을 특징으로 하는 절연 게이트 바이폴라 디바이스.
  11. 삭제
  12. 제 1 항 내지 제 6 항 중 어느 한 항에 있어서,
    상기 절연 게이트 바이폴라 디바이스 (1) 는 적어도 2 개의 액티브 셀들을 포함하는 것을 특징으로 하는 절연 게이트 바이폴라 디바이스.
  13. 제 1 항 내지 제 6 항 중 어느 한 항에 있어서,
    상기 보상 층 두께 tp (92) 는 상기 접촉 영역 (24) 의 중심에 배치되는 것을 특징으로 하는 절연 게이트 바이폴라 디바이스.
  14. 제 1 항 내지 제 6 항 중 어느 한 항에 있어서,
    상기 절연 게이트 바이폴라 디바이스 (1) 는 실리콘 또는 GaN 또는 SiC 로 만들어진 웨이퍼를 기반으로 만들어지는 것을 특징으로 하는 절연 게이트 바이폴라 디바이스.
  15. 제 1 항 내지 제 6 항 중 어느 한 항에 있어서,
    상기 인핸스먼트 층 (8) 은 제 1 깊이의 연속 부분 및 상기 제 1 깊이보다 큰 제 2 깊이의 다른 부분을 포함하고, 상기 다른 부분에서 상기 인핸스먼트 층 (8) 은 상기 보상 층 (9) 과 교번하며,
    상기 제 1 및 제 2 깊이는 상기 에미터 측 (22) 으로부터 측정되는 것을 특징으로 하는 절연 게이트 바이폴라 디바이스.
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