CN114402438A - 半导体设备以及用于制造半导体设备的方法 - Google Patents

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Abstract

提供一种半导体设备(1)。所述半导体设备(1)可以具有：第一导电类型的漂移区(11，111，13，14，15)；在所述漂移区(11，111，13，14，15)上的第二导电类型的沟道区(8，108)，其中，所述第二导电类型与所述第一导电类型相反；在所述沟道区(8，108)上的所述第一导电类型的源极区(9，109)；沟槽(5)，所述沟槽形成绝缘栅并且延伸通过所述源极区(9，109)和所述沟道区(8，108)，从而所述沟槽的底部位于所述漂移区(11，111，13，14，15)中；所述第二导电类型的至少一个掩埋区(12)，所述掩埋区在所述漂移区(11，111，13，14，15)内从所述漂移区(11，111，13，14，15)的边缘区域延伸至所述沟槽(5)，并与所述沟槽(5)的表面的第一部分区域(32)直接接触，其中，所述沟槽(5)的表面的第二部分区域(34)与所述漂移区(11，111，13，14，15)直接接触，其中，所述掩埋区(12)与所述源极区(9，109)导电连接。

Description

半导体设备以及用于制造半导体设备的方法
技术领域
本发明涉及一种半导体设备和一种用于制造半导体设备的方法。
背景技术
在具有构造为沟槽结构(其也称为沟槽结构；术语沟槽(Trench和Graben)在本文中同义使用)的栅极的场效应晶体管(例如MOSFET，例如碳化硅MOSFET(SiC-MOSFET))中，通常为了屏蔽沟槽结构优选地使用深p+结构，所述深p+结构侧向地(lateral)邻近沟槽地延伸并且在必要时也以L形以掩埋的腿在沟槽下方形成。对此参见例如US 8,946,726 B2。替代的方案使用沟槽下方的p区的注入(作为所谓的“气泡”)，例如通过穿过沟槽的注入。(例如US 2018/0097 079 A1)。
在电流流动通过MOSFET的漂移区(例如，通过能够在漂移区内形成的JFET区)时，传统的场屏蔽示出在栅极氧化物上的(尽可能低的)应力和(尽可能低的)电阻之间的折衷。
本发明的任务是提供一种半导体设备或一种用于该半导体设备的制造的方法，其为栅极氧化物提供尽可能高的保护，然而在此使通过半导体设备的电流流动尽可能地不受损害。
发明内容
根据本发明的一个方面，该任务通过一种半导体设备来解决，该半导体设备具有：第一导电类型的漂移区；在漂移区上的第二导电类型的沟道区；在沟道区上或在沟道区中的第一导电类型的源极区；沟槽，该沟槽形成绝缘栅，并且延伸通过源极区和沟道区，从而该沟槽的底部位于漂移区中；以及至少一个第二导电类型的掩埋区，该掩埋区在漂移区内从漂移区的边缘区域延伸至沟槽，并与沟槽的表面的第一部分区域直接接触。在此，第二导电类型可以与第一导电类型相反，沟槽的表面的第二部分区域可以与漂移区直接接触，而掩埋区能够与源极区导电连接。
显然，半导体设备可以构型为场效应晶体管，例如MOSFET，其中栅极屏蔽提供为延伸至栅极氧化物的掩埋区，从而栅极氧化物在那里特别好地受到保护。然而，掩埋区如此构造，使得该掩埋区只在沟槽的长度的一部分上接触该沟槽，从而保留以下区域：在该区域中，(垂直的)电流流动由于(水平布置的)掩埋区不受损害或仅不显著地受到损害。
根据本发明的另一方面，该任务通过一种用于制造半导体设备的方法来解决，该方法包括：形成第一导电类型的漂移区；在漂移区上形成第二导电类型的沟道区；在沟道区上或在沟道区中形成第一电导率类型的源极区；形成沟槽，该沟槽形成绝缘栅，并且延伸通过源极区和沟道区，从而沟槽的底部位于漂移区中；形成至少一个第二导电类型的掩埋区，该掩埋区在漂移区内从漂移区的边缘区域延伸到沟槽，并与沟槽的表面的第一部分区域直接接触；以及将掩埋区与源极区导电连接。在此，沟槽的表面的第二部分区域可以与漂移区直接接触，并且第二导电类型可以与第一导电类型相反。
显然，借助该方形成具有上述特性的场效应晶体管，例如MOSFET。
在多种实施例中，半导体设备，例如漂移区和必要时其他区域，例如源极区、沟道区和/或掩埋区，可以由碳化硅(SiC)组成。因此，在多种实施例中，可以提供具有其栅极氧化物的有效屏蔽的SiC沟槽MOSFET。
在多种实施例中，提供具有其沟槽氧化物的有效屏蔽的MOSFET，同时通过有效的JFET效应限制饱和电流。
在多种实施例中，掩埋区可以延伸至沟槽下方。借此能够通过掩埋区实现在沟槽底部的并且尤其是沟槽边缘在圆角区域中的部分包围，这导致沟槽底部或沟槽边缘的特别有效的场屏蔽。
在多种实施例中，掩埋区可以在沟槽的第一侧上从漂移区的边缘区域延伸至沟槽，并且在沟槽的相对置的侧上从漂移区的边缘区域延伸到沟槽，并且分别与沟槽的表面的第一部分区域直接接触。这种布置可以例如作为交织(verzahnt)结构如此使用，使得在沟槽下方提供屏蔽区的更高密度，而掩埋区之间的间距在第三维度上足够宽，以用于在导通情况下的良好的电流流动。因此，在导通情况下良好的电流流动下，沟槽底部的有效场屏蔽可以通过掩埋区的“叉指(interdigitale)”结构来实现。
在多种实施例中，在沟槽的两个相对置的侧上从边缘区域延伸至沟槽的掩埋区还可以意味着，在沟槽轴的方向上存在调整不变性(Justage-Invarianz)，在垂直于沟槽的方向上，在沟槽和掩埋区之间存在大的重叠，这意味着，半导体设备的构型可以是非常地容忍错位的(fehljustagetolerant)。
附图说明
在从属权利要求和说明书中示出这些方面的扩展方案。本发明的实施方式在附图中示出并且在以下描述中更详细地阐述。附图示出：
图1示意性示出根据一种实施方式的半导体设备；
图2示意性示出根据一种实施方式的半导体设备；
图3示意性示出图1或图2中的半导体设备在那里所示箭头方向中的横截面的俯视图；
图4A至4I示出根据一种实施方式的用于制造半导体设备的方法的示意性说明；
图5A至5I示出根据一种实施方式的用于制造半导体设备的方法的示意性说明；
图6示出根据一种实施方式的用于制造半导体设备的方法的流程图。
具体实施方式
图1和图2分别示出根据一种实施方式的半导体设备1的示意性横截面图，图3示出图1或图2中的半导体设备在那里所示箭头方向中的横截面的示意性俯视图。图2可以是半导体设备1的一种优选实施方式。
在半导体设备1中，一些区域具有第一导电类型，其他区域具有与第一导电类型相反的第二导电类型。在下面描述的实施方式中，第一导电类型的区域是n掺杂的，第二导电类型的区域是p掺杂的。在没有示出的其他实施方式中，导电类型可以完全相反。
如在图1和图2中所示，半导体设备1可以具有衬底16，例如SiC衬底或其他宽带隙半导体衬底，其可以是n掺杂的。半导体设备1在此也被称为单元(Zelle)。该单元可以通过下面进一步说明的沟槽5分成两个半单元。在衬底16上方，例如在衬底上，可以形成一个n掺杂的漂移区(在狭义上)15。在其上方，例如在其上，可以布置n掺杂的区域14，其在下文中也被称为n扩展FET区域14。在其上方，例如在其上，可以并列地例如在共同的平面中布置至少一个n掺杂的区域13(其在下文中也被称为nJFET区域13)和至少一个p掺杂的掩埋区12。在其上方，例如在其上，可以布置n掺杂的区域11、111，其在下文中也被称为n扩展区域11、111。例如，n扩展区域11、111可以形成为一个层，其中，n扩展区域在左半单元中标记为111并且在右半单元中标记为11。在其上方，例如在其上，可以布置p掺杂的沟道区8、108(也被称为体区(Bodygebiet))又作为两个半单元。在沟道区8、108上或在沟道区中，可以形成n掺杂的源极区9、109作为两个半单元。漂移区15、n扩展FET区域14、nJFET区域13和n扩展区域11、111可以共同理解为广义上的漂移区。
半导体设备1还可以具有从半导体设备1的上侧、例如从源极区9、109的表面延伸穿过源极区9、109和沟道区8、108直至漂移区(在广义上)中的沟槽5。例如，沟槽5的底部可以位于nJFET区域13和p掺杂的掩埋区12彼此邻接的区域中，从而沟槽5的表面不仅与nJFET区域13而且与掩埋区12接触。在多种实施例中，例如如在图1、2、3、4I和5I中所示，至少一个掩埋区12可以有一部分位于沟槽5下方。沟槽5的表面的与掩埋区12接触的区域被称为第一部分区域32。沟槽5的表面的与nJFET区域13接触的区域被称为第二部分区域34。沟槽5可以在其壁上具有栅极氧化物6、7，其中，栅极氧化物7可以表示沟槽5的底部上的栅极氧化物，该栅极氧化物可能比沟槽5的侧壁上的栅极氧化物6更厚。沟槽5还可以具有栅极电极4，该栅极电极例如可以由多晶硅形成。图1和图2还示出可选的、直接与沟槽的底部邻接的(例如在沟槽5的下方构造的)附加的p掺杂的屏蔽区17。尽管栅极电极4和栅极氧化物6、7可以被视为属于沟槽5，但是沟槽在此总结性地以参考符号5标记。
在半导体设备1中，掩埋区12可以与源极区9、109导电连接。为此，平行于沟槽5延伸的p+掺杂的区域10、110可以布置在半导体设备1的半单元中的每个半单元的边缘区域中：相同掺杂的彼此邻接的区域彼此导电连接并且因此形成导电连接。如在图1中所示，p+掺杂的区域10、110和/或其尾部21、121可以延伸到掩埋区12中，由此，其掺杂在那里与掩埋区的掺杂重叠。在图1中的左半单元中，看起来好像p+掺杂的区域110仅延伸到n掺杂的nJFET区域13中。然而，图3中的示意图示出，在垂直于纸平面的方向上，多个nJFET区域13和多个掩埋区12可以不仅在左半单元中而且在右半单元中彼此交替。这意味着，在纸平面下方或上方的p+掺杂的区域110可以与(至少)另一掩埋区12导电接触。在半导体设备1中，沟槽5始终比p+掺杂的区域10、110及其尾部12、121更深。
在图2中的实施方式中，p+掺杂的区域10、110可以如此构型，使得该p+掺杂的区域不延伸至掩埋区12中，而只延伸至n扩展区域11、111中。在掩埋区12和p+掺杂的区域10、110之间的导电连接可以例如借助p掺杂的连接区域18、118(p掺杂的连接区域118在图2中不可见，因为其位于纸平面之外，但其在图4B至图4I中示出)提供。这在图2、图4I和图5I中示例性示出。在此可能有利的是，比p+掺杂的区域10、110更深地伸展的沟槽5的深度不再通过p+掺杂的区域10、110或其尾部21、121的深度确定。
与p+掺杂的区域10、110类似，p掺杂的连接区域18、118可以平行于沟槽5在其整个长度上延伸(这在图4I中示例性示出)，或者可以仅在整个长度的一个或多个区段上平行于沟槽5形成，例如仅在掩埋区12上方形成。在图5I中，图的右部示出在左侧上描绘的半导体设备1的侧视图(在箭头方向上)，这使得可以看出连接区域18的柱状构型。
通过(pJFET接触区的)连接区域18的柱状的实施方案，在相邻的半导体设备1(单元)之间在n扩展区域11、111中产生横向连接，为此参见图5I中的侧视图，这附加地使半导体设备的导通电阻Ron对p+掺杂的区域10、110和连接区域18、118相对于沟槽5的调整容差变得不太敏感，因为能够实现或简化相邻单元之间的侧向补偿电流。
在至少一个掩埋区12和源极区9、109之间的导电连接的延伸通过半导体的部分可以被称为连接区域。该连接区域在图1中的实施例中具有p+掺杂的区域10、110(并且在必要时还具有尾部21、121)，在图2、图4I和图5I中的实施例中具有p+掺杂的区域10、110(在必要时还具有尾部21、121)和p掺杂的连接区域18、118。
屏蔽区17可以通过掩埋区12(其如下文详述可能具有“鱼刺
Figure BDA0003516612840000061
”结构)以及p+掺杂的区域10、110(并且在必要时具有连接区域18、118)与源电势电连接，并且因此表示对栅极氧化物6、7的附加屏蔽，对在漏极3和源极2、102之间的高电压下出现的高电场进行屏蔽。
对于至少一个掩埋区12和源极区9、109之间的导电连接，还可以在半导体设备的上侧上布置至少一个金属化部2、102，例如在源极区9、109和p+掺杂的区域10、110上，所述金属化部可以在沟道区8、108上方延伸。金属化部2、102位于源电势上。在金属化部2、102和位于其下的半导体之间的接触形成欧姆接触。在具有屏蔽区17的实施方式中，该金属化部可以通过掩埋区12和p+掺杂的区域10、110与源电势连接。
该半导体设备还可以具有在漏极电位上的背侧接触部3，该背侧接触部与衬底16接触。
在多种实施例中，半导体设备1还可以具有用于接收侧向方向上的截止电压的边缘终端和栅极垫(二者在此没有示出)。
如在图3中所表明的那样，多个半导体设备1可以彼此相邻地形成，并形成共同的有源区(半导体设备)。
在图1至图5中极度示意性示出掩埋区12。在图3中，沟槽5(或位于其正下方的可选的屏蔽区17以及p+掺杂的区域10、110的位置用虚线表明。可以看出，有源区由相互平行布置的、优选相同的条形MOSFETs组成。
在多种实施方式中，至少一个掩埋区12可以形成为多个掩埋区12，例如条。这些条可以嵌入到n掺杂的nJFET区域13中。这意味着，第一部分区域32具有多个第一部分区域区段(Teilbereichsabschnitt)，其中，第二部分区域34分别位于所述第一部分区域区段中的两个第一部分区域区段之间。
在多种实施方式中，掩埋区12可以如此布置，使得其仅在沟槽5的一侧上从边缘区域延伸到沟槽5。在多种实施方式中，掩埋区12可以在沟槽5的两侧上从边缘区域延伸到沟槽5，例如如其在图3中所示。掩埋区12中的每个可以如此形成，使得其与沟槽5的纵向方向包围一角度φ，其中，可以是0°<φ≤90°。优选值可以是φ＝45°±5°，或者例如在30°左右或60°左右。位于沟槽5的同一侧上的所有掩埋区12可以以相同的角度φ布置，即相互平行。在多种实施例中，在沟槽5的一侧上的掩埋区12以所述角度形成的角度φ1(在图3中右沟槽5的左侧)可以不同于在沟槽5的另一侧上的掩埋区12以所述角度形成的角度φ2(在图3中右沟槽5的右侧)。例如，可以是φ1＝60°且φ2＝30°，如在图3中所示。在多种实施例中，可以是φ1＝φ2(没有示出)。在多种实施例中，φ1和φ2可以是相邻的角度，如在图3中所示。在这种情况下，掩埋区12可以形成“鱼刺”结构。掩埋区12的布置、例如鱼刺结构，可以在侧向方向上平行地和垂直于沟槽5地(优选)周期性地继续，并且可以构造在整个有源区中。在图3中示出的实施例中，掩埋区12在不平行于并且也不垂直于沟槽5地指向的两个方向上延伸，在存在附加屏蔽结构17的情况下甚至在三个方向上延伸。
在多种实施例中还可能的是，掩埋区12包含附加的条，这些条布置在p+掺杂的区域10、110下方并且平行于沟槽5地与沟槽5间隔开地延伸。
例如，金属化部2、102上的源极电势可以位于参考电势上。在背侧接触部3处高的漏极电压和低于阈值电压的栅极电压的截止情况下，由于掺杂比例，空间电荷区可以从p区和n区之间的边界开始基本上延展到n掺杂的区域中，例如延展到n扩展区域11、111，nJFET区域13、n扩展FET区域14和漂移区15中。然后，至少一个掩埋区12(以及在必要时屏蔽结构17)可以具有保护栅极氧化物6、7免于高的场的任务。沟槽5的底部并且尤其是沟槽5在其圆角区域中的边缘的有效场屏蔽可以通过(p-掺杂的)掩埋区12和必要时屏蔽结构17的部分包围来实现。
在栅极电压高于阈值电压的导通情况下，在沟道区8、108(体区)的沟槽侧的表面上可以影响反沟道，从而电流从漏极3经由衬底16、漂移区(在狭义上)15、n扩展FET区14、nJFET区域13、n扩展区域11、111、沟道区8、108和源极区9、109流向(源极)金属化部2、102。在多种实施例中，例如可以通过以下方式来降低电阻
Figure BDA0003516612840000071
将nJFET区域13构型得更窄(例如更平)，并对其进行更高掺杂。
图4A至4I示出根据一种实施方式的用于制造半导体设备、例如上述半导体设备1之一的方法的示意性说明。
在根据图4A至4I的方法中，应用所谓的双重外延概念(Doppel-Epi-Konzept)。为了简化起见，此处或在图5A至5I中没有示出n扩展FET区域14，所述n扩展FET区域可以在第一外延过程中制造或作为深注入在第一外延后制造。
基于具有第一外延层(狭义上的漂移区)15(图4A)的(例如SiC)晶片衬底16(所述第一外延层在厚度和掺杂浓度方面取决于半导体设备1的期望击穿电压)，nJFET区域13和至少一个(例如pJFET)掩埋区12可以通过离子注入来定义。然后，可以在这些结构的整个面上施加第二外延层118、18、19。其可以在下部中是p掺杂的并且在上部中是n掺杂的(图4B)，所述下部在完成的半导体设备中形成连接区域18、118。随后，p+掺杂的区域10、110可以借助离子注入如此产生，使得p+掺杂的区域延伸到第二外延层的p掺杂的掩埋区12中或其上(图4C)。随后，可以实施用于沟道区(体区)8、108的注入(图4D)以及如下注入：所述注入将除p+掺杂的区域10、100之外的、第二外延层的p掺杂的区域再掺杂以形成n掺杂的n扩展区域1、111(图4E)。由此同样能够产生连接区域(pJFET接触区)18、118。随后，用于源极区9、109的注入(图4F)、沟槽5的构造(图4G)和必要时沟槽下方的附加的屏蔽区可以分别通过注入到沟槽5中来产生(图4H)。在此，在注入期间可以通过保护层来保护沟槽侧壁。然后，在沟槽退火之后，可以填充沟槽5并将金属化部施加到正侧和背侧上作为漏极接触部3、栅极接触部(均未示出)和源极接触部(图4I)。原则上，用于沟道区8、108和源极区9、109的注入的顺序可以彼此互换。
图5A至5I示出根据一种实施方式的用于制造半导体设备、例如上述半导体设备1之一的方法的示意性说明。
在根据图5A至5I所示的方法中，可以应用所谓的三重外延概念。晶片衬底16可以与图4A中的晶片衬底基本上相应(图5A)，包括第一外延层。然后可以通过离子注入定义nJFET区域13和至少一个(例如pJFET)掩埋区12。n扩展区域11、111可以作为第二外延层施加在第一外延层上方(图5B)。连接区域(pJFET接触区)18、118可以借助注入到第二外延层中来产生(图5C)。然后，可以在第二外延层的表面上进行优选n掺杂的第三外延层19的生长(图5D)。p+掺杂的区域10、100的产生可以借助离子注入来进行。然后可以进行用于源极区9、109的注入(图5E)，并且进行p+掺杂的区域10、100外部的第三外延层19的再掺杂以形成沟道区8、108(图5F)。沟槽5的构造(图5G)和必要时在沟槽5下方的附加的屏蔽区17的产生可以通过注入到沟槽5中来产生(图5H)。在此，在注入期间可以通过保护层来保护沟槽侧壁。然后，在沟槽退火之后，可以填充沟槽5并将金属化部施加到正侧和背侧上作为漏极接触部3、栅极接触部(二者均未示出)和源极接触部(图5I)。原则上，用于沟道区8、108和源极区9、109的注入的顺序可以彼此互换。
可以借助在SiC技术中惯用的接触部制造和金属化方法来实现接触，例如通过以下方式：在具有足够热预算的半导体设备1的正侧和背侧上合金化(einlegiert)Ni接触部，然后施加金属化部2、3，例如基于Al或Cu的正侧金属化部2，以及基于Pd/Au的背侧(漏极)金属化部3。
图6示出根据一种实施方式的用于制造半导体设备的方法的流程图60。
该方法可以具有：形成第一导电类型的漂移区(在61中)；形成至少一个第二导电类型的掩埋区(在62中)；在漂移区上形成第二导电类型的沟道区(在63中)；在沟道区上或在沟道区中形成第一导电类型的源极区(在64中)；形成沟槽，该沟槽形成绝缘栅并且延伸通过源极区和沟道区，从而该沟槽的底部位于漂移区中(在65中)，其；以及将掩埋区与源极区进行导电连接，其中，至少一个掩埋区在漂移区内从漂移区的边缘区域延伸到沟槽，并且可以与沟槽的表面的第一部分区域直接接触，其中，沟槽的表面的第二部分区域可以与漂移区直接接触，并且第二导电类型可以与第一导电类型相反(在66中)。
该方法的其他有利构型由设备的描述得出，并且反之亦然。
此外，根据本发明的方法步骤可以重复，以及以与所描述的顺序不同的顺序实施。
如果一种实施方式包括第一特征和第二特征之间的“和/或”关联，则这应解读为，该实施方式根据一种实施方式不仅具有第一特征而且具有第二特征，而根据另一实施方式要么仅具有第一特征要么仅具有第二特征。

Claims (10)

1.一种半导体设备(1)，所述半导体设备具有：
第一导电类型的漂移区(11，111，13，14，15)；
在所述漂移区(11，111，13，14，15)上的第二导电类型的沟道区(8，108)，其中，所述第二导电类型与所述第一导电类型相反；
在所述沟道区(8，108)上或在所述沟道区(8，108)中的所述第一导电类型的源极区(9，109)；
沟槽(5)，所述沟槽形成绝缘栅，并且所述沟槽延伸通过所述源极区(9，109)和所述沟道区(8，108)，从而所述沟槽的底部位于所述漂移区(11，111，13，14，15)中；
所述第二导电类型的至少一个掩埋区(12)，所述掩埋区在所述漂移区(11，111，13，14，15)内从所述漂移区(11，111，13，14，15)的边缘区域延伸至所述沟槽(5)，并与所述沟槽(5)的表面的第一部分区域(32)直接接触，
其中，所述沟槽(5)的表面的第二部分区域(34)与所述漂移区(11，111，13，14，15)直接接触，
其中，所述掩埋区(12)与所述源极区(9，109)导电连接。
2.根据权利要求1所述的半导体设备(1)，
其中，所述至少一个掩埋区(12)在所述沟槽(5)下方延伸。
3.根据权利要求1或2所述的半导体设备(1)，
其中，所述至少一个掩埋区(12)具有多个掩埋区(12)；
其中，所述沟槽(5)的表面的所述第一部分区域(32)具有多个第一部分区域区段，
其中，所述第二部分区域(34)位于所述第一部分区域区段之间。
4.根据权利要求3所述的半导体设备(1)，
其中，所述沟槽在纵向方向和与所述纵向方向垂直的横向方向上侧向地延伸，其中，所述沟槽(5)在所述纵向方向上的延伸比在所述横向方向上更长；
其中，所述第一部分区域区段沿着所述纵向方向布置在所述沟槽(5)的第一侧面上和所述沟槽(5)的与所述第一侧面相对置的第二侧面上。
5.根据权利要求4所述的半导体设备(1)，
其中，所述第一部分区域区段沿着所述纵向方向交替布置在所述沟槽(5)的所述第一侧面和所述第二侧面上。
6.根据权利要求4至5中任一项所述的半导体设备(1)，
其中，所述掩埋区(12)中的每个掩埋区如此形成，使得所述掩埋区与所述沟槽(5)的所述纵向方向包围一角度。
7.根据权利要求6所述的半导体设备(1)，
其中，与所述第一侧面上的第一部分区域区段接触的掩埋区(12)与所述沟槽(5)的所述纵向方向包围第一角度φ1，
其中，与所述第二侧面上的第一部分区域区段接触的掩埋区(12)与所述沟槽(5)的所述纵向方向包围第二角度φ2。
8.根据权利要求7所述的半导体设备(1)，
其中，对于0°<α<45°，φ1＝45°+α并且φ2＝45°-α，优选α＝5°。
9.根据权利要求4至8中任一项所述的半导体设备(1)，
其中，所述掩埋区(12)和所述源极区(9，109)之间的导电连接具有所述第二导电类型的连接区域，所述第二导电类型的连接区域在所述沟道区(8，108)的上表面和所述掩埋区(12)之间延伸。
10.一种用于制造半导体设备的方法，所述方法具有：
形成第一导电类型的漂移区(11，111，13，14，15)；
形成第二导电类型的至少一个掩埋区(12)；在所述漂移区(11，111，13，14，15)上形成所述第二导电类型的沟道区(8，108)，其中，所述第二导电类型与所述第一导电类型相反；
在所述沟道区(8，108)上或在所述沟道区(8，108)中形成所述第一导电类型的源极区(9，109)；
形成沟槽(5)，所述沟槽形成绝缘栅，并且所述沟槽延伸通过所述源极区(9，109)和所述沟道区(8，108)，从而所述沟槽的底部位于所述漂移区(11，111，13，14，15)中；
其中，所述至少一个掩埋区在所述漂移区(11，111，13，14，15)内从所述漂移区(11，111，13，14，15)的边缘区域延伸至所述沟槽，并与所述沟槽(5)的表面的第一部分区域(32)直接接触，其中，所述沟槽(5)的表面的第二部分区域(34)与所述漂移区(11，111，13，14，15)直接接触，
将所述掩埋区(12)与所述源极区(9，109)导电连接。
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