TWI469350B - Power semiconductor devices - Google Patents

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TWI469350B
TWI469350B TW100133435A TW100133435A TWI469350B TW I469350 B TWI469350 B TW I469350B TW 100133435 A TW100133435 A TW 100133435A TW 100133435 A TW100133435 A TW 100133435A TW I469350 B TWI469350 B TW I469350B
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power semiconductor
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Hiroshi Ohta
Yasuto Sumi
Kiyoshi Kimura
Junji Suzuki
Hiroyuki Irifune
Wataru Saito
Syotaro Ono
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Toshiba Kk
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Description

電力用半導體裝置 [相關申請案]
本申請案係根據先行申請之日本專利申請案主張優先權，申請號為2010-216583，申請日為2010年9月28日，本案藉由參照而併入該案所有內容。
本發明之實施型態係有關於Power MOSFET等之大電力用之半導體裝置。
Power MOSFET(Metal Oxide Semiconductor Field Effect Transistor)，係具有電流流通之元件領域、與圍繞該元件領域並被形成在晶片之外周部之終端領域。於Power MOSFET之漂移(drift)層發生雪崩擊穿(avalanche breakdown)時，為了防止Power MOSFET的破壞，有必要使雪崩擊穿所發生之帶電荷體(carrier)從元件領域側排出至源極電極。元件領域，與終端領域相比，前者使帶電荷體排出至源極電極之剖面積較廣，因而，排出電阻較低、能夠防止電流集中所造成之元件破壞。因此，元件領域，最好是其耐壓之設定比終端領域還要低。
此外，為了提高Power MOSFET之耐壓，漂移層，有必要是不純物濃度低且高電阻層。然而，因為欲使元件領域之ON電阻減低，所以漂移層最好是不純物濃度高的低 電阻層。如此，在Power MOSFET之耐壓與ON電阻之間，就有折衷關係(trade-off relation)。為了改善該折衷關係，而在Power MOSFET之漂移層採用超級接合(super junction)構造。藉由在漂移層採用超級接合構造，可以增加電流路徑之不純物濃度，也提高Power MOSFET之耐壓。
Power MOSFET之漂移層，係被設計成在元件領域具有可謀求維持耐壓高也減低ON電阻之超級接合構造，在終端領域則具有電阻高而耐壓更高之高電阻層。此類構造之Power MOSFET，因為比起終端領域，於元件領域較常發生雪崩擊穿，所以具有電子雪崩耐量高、低ON電阻、且耐壓高之特性。
本發明之實施型態，係提供一種能夠抑制在終端領域之元件破壞之半導體裝置。
關於本發明之實施型態之電力用半導體裝置，係具備：具有第1表面之第1導電型之第1半導體層、第1支柱領域、第2支柱領域、第1導電型之晶膜(epitaxial)層、複數之第2導電型之第1基極層、複數之第2導電型之第2基極層、第2導電型之第3基極層、複數之第1導電型之源極層、第1閘極電極、第2閘極電極、第3閘極電極、第1電極、與第2電極。前述第1支柱領域，係於前述第1半導體層之前述第1表面上，讓複數之第2導電型 之第1支柱層與複數之第1導電型之第2支柱層，沿著平行於前述第1表面之第1方向交互地反覆配置而構成。前述第2支柱領域，則是於前述第1半導體層之前述第1表面上，以由沿著前述第1方向鄰接在前述第1支柱領域之前述第2支柱層、至少一個之第2導電型之第3支柱層，跟沿著前述第1方向鄰接在前述第3支柱層之第1導電型之第4支柱層所構成之支柱組，與沿著前述第1方向鄰接在前述支柱組之第2導電型之第5支柱層，而被構成。前述晶膜層，係於前述第1半導體層之前述第1表面上，沿著前述第1方向跟前述第2支柱領域鄰接，且其第1導電型不純物濃度比前述第2支柱層還要低。前述複數之第1基極層，係電性地接續在各個前述複數之第1支柱層上，且以相互疏離之方式被設置。前述複數之第2基極層，係電性地接續在各個前述第3支柱層及前述第5支柱層上，且以相互疏離之方式被設置。前述第3基極層，係於前述晶膜層之表面，以跟接續在前述第5支柱層上之第2基極層疏離並相鄰之方式被設置。前述複數之源極層，係選擇性地被形成在各個前述複數之第1基極層之表面，且其第1導電型不純物濃度比前述晶膜層還要高。前述第1閘極電極，係在前述複數之第1基極層之中各個相鄰之第1基極層上、前述複數之源極層之中被形成在前述相鄰之第1基極層上之源極層上、及前述第2支柱層上，介著第1閘極絕緣膜而被設置。前述第2閘極電極，係在前述複數之第2基極層之中各個相鄰之第2基極層上、及前述第4支 柱層上，介著第2閘極絕緣膜而被設置。前述第3閘極電極，係在前述第3基極層及前述第2導電型之第5支柱層上所接續之各個前述第2基極層上，介著第3閘極絕緣膜而被設置。前述第1電極，係被電性地接續設置在前述第1半導體層之與前述第1表面相反側之表面。前述第2電極，係被電性地接續在各個前述源極層、前述第1基極層、前述第2基極層、及前述第3基極層。
根據本發明之實施型態，能夠提供一種能抑制在終端領域之元件破壞之半導體裝置。
以下，針對本發明之實施型態參照圖面加以說明。實施型態中之說明所使用之圖面，係供容易說明之模式的圖面，圖中各要素之形狀、尺寸、大小關係等，在實際實施上並不一定侷限於圖面所示，在可得到本發明之效果之範圍內是可能酌情變更。用n型說明第1導電型、而用p型說明第2導電型，但是，分別作成該顛倒過來之導電型也是可以的。作為半導體，以矽(Si)為一例加以說明，但是，也可以適用於SiC或GaN等之化合物半導體。作為絕緣膜，以氧化矽膜為一例加以說明，但是，也可以採用氮化矽膜、氧化氮化矽膜、氧化鋁(alumina)等其他絕緣體。將n型導電型用n+ 、n、n- 標記之場合，係依序設定n型不純物濃度高至低。p型方面也是同樣地，依照p+ 、p、p- 之順序設定p型不純物濃度高至低。
(第1實施型態)
針對第1實施型態，採用圖1加以說明。圖1係關於本發明第1實施型態之電力用半導體裝置100之重要部分之模式剖面圖。圖2係電力用半導體裝置100之平面圖。圖2之A-A線之箭頭方向來看之剖面即是圖1。圖2之平面圖，係省略圖1之後述之場電極(field plate electrode)28。
如圖1及圖2所示，關於本實施型態之半導體裝置100，係如以下方式被構成。在n型不純物濃度為例如1×1019 ~1×1020 /cm-3 之n+ 汲極層1之第1表面上，形成n型不純物濃度比第1半導體層還要低之n型緩衝(buffer)層2。第1支柱領域6，是被形成在n型緩衝層2之表面上。第1支柱領域6，係沿著第1半導體層1之平行於第1表面之圖1中的X方向(第1方向)，交互地反覆複數之p型第1支柱層4與複數之n型第2支柱層5之超級接合(super junction)構造。第1支柱層4及第2支柱層5，係對堆積方向之第1表面在垂直方向(圖1中之Z方向)延伸。此外，第1支柱層4及第2支柱層5，係於第1表面內在直交於X方向之Y方向延伸之條狀(stripe)構造。
第2支柱領域10，則是在n型緩衝層2表面上沿著X方向跟第1支柱領域6鄰接而被形成。第2支柱領域10，係具有p型第3支柱層7、n型第4支柱層8、與p型第5支柱層9。第3支柱層7，係沿著圖1中之X方向 ，與第1支柱領域6之複數之第2支柱層5中之一鄰接。第4支柱層8，係沿著X方向與第3支柱層7鄰接。第5支柱層9，係沿著X方向與第4支柱層8鄰接。換句話說，第3支柱層7與第4支柱層8係構成支柱組，第5支柱層9則是沿著X方向而鄰接在該支柱組。本實施型態中，支柱組係由一組第3支柱層7與第4支柱層8所構成，但是，後述之實施例中，該支柱組則是由複數組第3支柱層7與第4支柱層8所構成。第3支柱層7、第4支柱層8、及第5支柱層9，係與第1及第2支柱層(4，5)同樣地，在Z方向延伸。此外，第3支柱層7、第4支柱層8、及第5支柱層9，係於第1表面內在直交於X方向之Y方向延伸之條狀構造。
第1支柱領域中，p型第1支柱層與n型第2支柱層，係於各支柱層全體，以不純物量為相等之方式被形成。特別是，如果p型第1支柱層與n型第2支柱層之垂直於圖中X方向之縱剖面之每單位面積之p型不純物量與n型不純物量是相等(可取得平衡)的狀態，則p型第1支柱層與n型第2支柱層，會在圖中Z方向之各位置(各深度)之n+ 型汲極層1之與第1表面平行之平面，被形成p型不純物量與n型不純物量相等之狀態。藉由該作法，在以後述之方式對源極層與汲極層施加逆向偏壓時，即使各支柱層之不純物濃度高，也能夠使第1支柱領域全體空乏化。第2支柱領域也是同樣地作法，以p型第3支柱層與n型第4支柱層之不純物量為相等之方式被形成。又，藉 由以將p型第1及第3支柱層作成同一支柱層之方式形成、將n型第2及第4支柱層作成同一支柱層之方式形成，也可以貫通第1及第2支柱領域全體而取得不純物量之平衡。
p型第5支柱層，也可能由與第3支柱層相同之不純物量所形成。然而，第5支柱層，因為被形成在第2支柱領域之端部，所以，最好是可以與所鄰接之n型第4支柱層之沿著X方向之一半的領域取得不純物量之平衡。亦即，在n+ 型汲極層1之與第1表面平行之平面，第5支柱層9之p型不純物量，如果比第3支柱層7之p型不純物量還少則佳，理想上，最好是設為第3支柱層之p型不純物量的大約一半。藉由該作法，即使是在第2支柱領域之端部，在施加逆向偏壓時也能夠使之完全地空乏化。
n型不純物濃度為例如1×1015 ~1×1016 /cm-3 之n- 型晶膜層3，是在n型緩衝層2表面上沿著X方向與第2支柱領域10之p型第5支柱層9鄰接而被形成。n-型晶膜成長層3，其n型不純物濃度比第2及第4支柱層(5，8)還要低。
n型通道停止(channel stopper)層29，沿著X方向在與第2支柱領域相反側鄰接在n- 型晶膜層3而被形成。n型通道停止層29，係在依時點被各個分離之沿著電力用半導體裝置100外周之端部露出而被形成。n型通道停止層29之n型不純物濃度，係能夠作成與第2及第4支柱層之n型不純物濃度相同。
上述第1~第5支柱層，圖示而並未詳細說明，但作為一例，能夠如以下方式作成。例如，在n+型汲極層1之第1表面上，形成n型不純物濃度比n+ 型汲極層1還要低之n型緩衝層2後，n- 型晶膜層3之第1層，是在n型緩衝層2之表面全體晶膜成長。之後，在n-型晶膜層3之第1層之表面上，在採用遮罩而選擇性地被形成p型第1、第3、及第5支柱層(4、7、9)之領域讓p型不純物按指定之劑量與指定之幅緣被離子注入。之後，採用別的遮罩，在形成n型第2及第4支柱層(5、8)之領域，讓n型不純物按指定之劑量及指定之幅緣被離子注入。又，藉由在形成通道停止層29之領域同時地進行離子注入，能夠讓通道停止層29與n型第2及第4支柱層(5、8)同時地被形成。
此後，在將n- 型晶膜層3之第2層，與第1層同樣地作法而在第1層之上予以晶膜成長之後，跟上述同樣地進行離子注入用以形成p型第1、第3、及第5支柱層之p型不純物，以及進行離子注入用以形成n型第2及第4支柱層與n型通道停止層29之n型不純物。以後，反覆進行該工程，本實施型態方面，在反覆進行4回後，藉由用高溫予以熱處理使n型不純物及p型不純物擴散，而如圖1所示，電力用半導體裝置100，係在漂移層具有沿著X方向鄰接之、第1~第5支柱層(4、5、7、8、9)、n- 型晶膜層3、及n型通道停止層29。p型不純物之離子注入與n型不純物之離子注入之順序方面哪一個先都沒關係。 此外，本實施型態中，係藉由反覆進行4回晶膜成長與離子注入之工程，形成4段n型不純物擴散層與p型不純物擴散層，再使各個不純物擴散層在第1表面之垂直方向(Z方向)連結，而形成p型支柱層及n型支柱層。藉由增加該晶膜成長與離子注入之工程之反覆次數，可以讓各支柱層之厚度增加並進而提高電力用半導體裝置100之耐壓。
在以上述方式形成第1支柱領域與第2支柱領域時，作為取得不純物量之平衡之方法，例如，在上述之n型不純物與p型不純物之離子注入工程，將劑量相等化、將圖中X方向之進行離子注入之領域之幅緣(支柱幅)相等化即可。可以在第1領域與第2領域，各自將n型不純物跟p型不純物之各支柱幅與各劑量相等化，或者也可以貫通第1領域與第2領域，全體將n型不純物跟p型不純物之各支柱幅與劑量相等化。第2支柱領域之端部之p型第5支柱層，最好是以前述方式被形成其不純物量為鄰接之n型第4支柱層的大約一半。因此，第5支柱層之支柱幅，被形成第1及第3支柱幅的大約一半即可。
又，作為上述以外之支柱層形成方法，例如，也可以藉由在n-型晶膜層3中被形成之溝槽內以晶膜成長等埋入p型半導體層及n型半導體層，而形成p型支柱層及n型支柱層。
複數之第1p型基極層11，是在第1支柱領域6中之各個複數之p型第1支柱層4上被電性地接續而形成。在各個相鄰之第1p型基極層11之間，形成由n型半導體層 所構成之複數之JFET層35。JFET層35，係被電性地接續在各個複數之n型第2支柱層5上。複數之n+ 源極層14，是選擇性地被形成在各個複數之第1p型基極層11之表面上。複數之第1閘極電極17，是介著第1閘極絕緣膜16，以跨及分別相鄰之第1p型基極層11之方式被形成。亦即，各個第1閘極電極17，係介著第1閘極絕緣膜16，被形成在JFET層35上、挾著該JFET層35並相鄰之第1p型基極層11之各個相對向之一部份上、以及選擇性地被形成在各個相鄰之第1p型基極層11表面之n+ 型源極層14上。被形成該n+ 型源極層14之第1支柱領域，如後述方式，係讓電流從n+ 型汲極層1，介著n型第2支柱層5、及p型基極層11而往n+ 型源極層14流動之元件領域。終端領域，是比該元件領域還要再在電力用半導體裝置100之端部(計時線(timing line)部分)側包圍元件領域而被形成。
相鄰之二第2p型基極層12，是在第2支柱領域10中之p型第3支柱層7上及p型第5支柱層9上，各自被電性地接續，相互疏離而被形成。被形成該第2p型基極層12之第2支柱領域10，因為是電流不流過之終端領域，所以，在第2p型基極層12表面並未形成n型源極層14。與第1支柱領域6上同樣地，在相鄰之第2p型基極層12之間，形成由n型半導體層所構成之JFET層35。該JFET層35，係被電性地接續在n型第4支柱層8上。第2閘極電極19，是介著第2閘極絕緣膜18，被形成在 該相鄰之二第2p型基極層12所挾之JFET層35上，以及該相鄰之第2p型基極層12各個相對向之一部份上。此外，複數之第1閘極電極17之中最靠近第2支柱領域10側之第1閘極電極17，係介著第1閘極絕緣膜16，跨及第1支柱領域6最端部所形成之p型第1支柱層4上所形成之第1p型基極層11上、與第2支柱領域10之p型第3支柱層7上所形成之第2p型基極層12上而被形成。該第1閘極電極17之下，係與其他第1閘極電極17同樣地，存在n型第2支柱層5與JFET層35。
第3p型基極層13，是在n- 型晶膜層3表面上之第2支柱領域10側，中介JFET層35，與第5支柱層9上電性地接續而形成之第2p型基極層12相鄰而被形成。第3p型基極層13，在X方向可以是與第1p型基極層11或者第2p型基極層12之幅緣相同，但最好是比第1p型基極層11或者第2p型基極層12還要幅緣寬廣。這是，如後述，雪崩擊穿(avalanche breakdown)所發生之電洞電流，有必要於終端領域有效率地介著第3p型基極層13被排出至源極電極的緣故。第3閘極電極21，是介著第3閘極絕緣膜20，跨及該第5支柱層9上所形成之第2p型基極層12上、與第3p型基極層13上而被形成。第3p型基極層13，因為與第2p型基極層12同樣地被形成在電流不流過之終端領域，所以，在其表面也不形成n+ 型源極層14。
疏離之二p型保護環(guard ring)層25，是在n- 型 晶膜層3表面上跟第3p型基極層13疏離、而被形成。n型半導體層30，是在通道停止層29之上部被電性地接續而形成。絕緣膜27，是被形成覆蓋第3p型基極層之計時線側之端部上、p型保護環層25、及n型半導體層30之元件領域側之端部上。於絕緣膜27之開口部，場電極28是介著p+ 型接觸(contact)層26，而被歐姆接合(ohmic junction)在p型保護環層25。於絕緣膜27之別的開口部，通道停止電極33，是介著p+ 型半導體層31及n+ 型半導體層32，而被形成在n型半導體層30上。通道停止電極33，係介著n+ 型半導體層32，被歐姆接合在n型半導體層30，跟通道停止層29電性地接續。
在此，第1~第3p型基極層(11、12、13)、JFET層35、p型保護環層25、n型半導體層30、p+ 型接觸層(15、26、31)、及n+ 型源極層14，係可以用例如以下作法形成。反複進行數回n- 型晶膜層3與n型及p型不純物之離子注入工程，形成前述第1及第2支柱領域(6、10)及通道停止層後，最後，在表面全體形成n- 型晶膜層3。之後，以上述絕緣膜27及第1~第3閘極電極等用作遮罩，最後，在已晶膜成長之n- 型晶膜層3中，實施n型不純物及p型不純物之離子注入，之後實施熱處理，而形成上述各層。
源極電極23，是介著層間絕緣膜22，而被形成在第1閘極電極17、第2閘極電極19、及第3閘極電極21上，從第1~第3閘極電極17、19、21被絕緣。源極電極 23，係介著在第1p型基極層11表面上之n+ 型源極層14之間、第2p型基極層12上、及第3p型基極層13上、分別被形成之p+ 型接觸層15，而分別被歐姆接合在第1p型基極層11、第2p型基極層12、以及第3p型基極層13。汲極電極24，是在n+ 型汲極層1之與第1表面相反側之第2表面被歐姆接合而形成。又，第1~第3閘極電極17、19、21係於未圖示之領域相互地電性地接續著，通過層間絕緣膜22之開口部，而在電力用半導體裝置100外部被拉出。源極電極23及汲極電極24也是同樣地，於未圖示之領域在電力用半導體裝置100外部被拉出。
其次，針對關於本實施型態之電力用半導體裝置100之動作加以說明。在相對於源極電極23而讓正電壓被施加到汲極電極24之狀態下，在對第1閘極電極17施加超過閾值之電壓時，依照反轉分布之通道層，在第1p型基極層11表面之與第1閘極電極17相對向之部分，以接續n+ 型源極層14與n型第2支柱層5之方式被形成，而電力用半導體裝置100係成為ON狀態。結果，在第1支柱領域6，讓電流從汲極電極24，通過n+ 型汲極層1、n型第2支柱層5、第1p型基極層11、及n+ 型源極層14，往源極電極23流動。該電流，係由被施加到第1閘極電極17之電壓所控制。利用第2及第3閘極電極，讓通道層分別被形成在第2及第3p型基極層中，但是，因為並未形成n+ 型源極層14，所以在第2支柱領域10及n- 型晶膜層3並無電流流動。
被施加到第1閘極電極17之電壓小於閾值時通道層會消失，因而，電力用半導體裝置100成為OFF狀態，遮斷電流從汲極電極24往源極電極23流動。之後，利用被施加到源極電極23與汲極電極24之電壓，第1支柱領域6、第2支柱領域10、及n- 型晶膜層3係分別空乏化。為了降低ON電阻而設定高的第2及第4支柱層5、8之n型不純物濃度，但因為是以與第1及第3支柱層4、7之p型不純物量相等之方式被形成，所以第1支柱領域6及第2支柱領域10由於完全地被空乏化而維持高的耐壓。此外，n- 型晶膜層3，由於沒有必要讓ON電阻減低因而不純物濃度低，所以容易空乏化且耐壓高。藉由設定低的不純物濃度，可以讓耐壓高於第1及第2支柱領域。
於第2支柱領域10與n- 型晶膜層3之接續部分，於第1及第2支柱領域連續的p型支柱層與n型支柱層之反覆構造會中斷。於該部分，要保持p型不純物量與n型不純物量之平衡較為困難。本實施型態中，第5支柱層9之p型不純物量，是被形成所鄰接之第4支柱層8之n型不純物量的一半左右(亦即p型第3支柱層7之p型不純物量的一半左右)，於第4支柱層8與第5支柱層9之接合部可取得不純物量之平衡。然而，該接續部分，相較於第1及第2支柱領域中4、5之p-n接合部，前者要取得不純物量之平衡比較困難。因此，在電力用半導體裝置100為OFF狀態時，耐壓低且容易發生雪崩擊穿。為了防止因雪崩擊穿所發生之電洞電流集中造成元件破壞之情事， 有必要讓雪崩擊穿所發生之電洞有效率地(低電性電阻地)被排出至源極電極。關於本實施型態之電力用半導體裝置100，於第5支柱層9由雪崩擊穿所發生之電洞，不僅第3p型基極層13，也利用被接續在第5支柱層9上部之第2p型基極層12及被接續在第3支柱層7上部之第2p型基極層12而被排出至源極電極23。第2p型基極層12，因為並未形成n+ 型源極層14，與源極電極23之接觸面積會比第1p型基極層11還要大的緣故，所以電洞排出時之電阻較低。因此，可稍微抑制由於排出因雪崩擊穿而發生之電洞電流所造成之發熱。此外，因為在第2p型基極層12與第3p型基極層13，並未形成n+ 型源極層14，所以，由於雪崩擊穿之電洞電流，造成n+ 型源極層/第2p型基極層(第3p型基極層)/第4之n型支柱層(n- 型晶膜層3)之寄生電晶體(parasitic transistor)之鎖定(latch up)，也就無須擔心。因此，關於本實施型態之電力用半導體裝置100，終端領域之電子雪崩(avalanche)耐量較高，且較能進行高耐壓之動作。
其次，將關於本實施型態之電力用半導體裝置100、與比較例之電力用半導體裝置101加以比較，說明本實施型態之優點。圖3係比較例之電力用半導體裝置101重要部分之模式剖面圖。又，在與本實施型態已說明之構成相同之構成部分採用相同參照圖號或者記號且省略其說明。主要針對跟本實施型態相異點加以說明。
比較例之電力用半導體裝置101，係在本實施型態之 電力用半導體裝置100，除去第2閘極電極19跟第2閘極絕緣膜18、及第3閘極電極21跟第3閘極絕緣膜20，讓相鄰之二第2p型基極層12及第3p型基極層13各自相互地在水平方向(X方向)接續而形成一第3p型基極層13a之構造。源極電極23，係介著p+ 型接觸層15而與第3p型基極層13a歐姆接合。除了上述之點外，比較例之電力用半導體裝置101，係與關於本實施型態之電力用半導體裝置100相同。
比較例之電力用半導體裝置101，相較於關於本實施型態之電力用半導體裝置100，前者因為並不具有在第2支柱領域10a上部之複數之第2p型基極層12疏離而在其間有JFET層35之構造，所以第3p型基極層13a與源極電極23之接觸面積較大。因此，即使於第5支柱層9a發生雪崩擊穿，比較例之電力用半導體裝置101，相較於本實施型態之電力用半導體裝置100，前者之電洞往汲極電極消退時之電阻較低。然而，電力用半導體裝置101，係在第2支柱領域10a之上部，在n型第4支柱層8a上部存在第3p型支柱層13a。因此，第2支柱領域10a，相較於第1支柱領域6，前者於源極電極23側之表面附近，為p型不純物量比n型不純物量還要多之狀態。第2支柱領域10a中，不純物量之平衡崩亂，被視為近似於第2支柱領域10a全體是p型不純物量少的p型半導體層。相對於此，第1支柱領域6中，在n型第2支柱層5上接續n型JFET層35，即使在源極電極23側，也取得p型不純 物量與n型不純物量之平衡，第1支柱領域6可被視為近似於全體完全地空乏化之高電阻層。在圖3之下部，顯示沿著第1支柱領域6以及第2支柱領域10a中之C1-C2及B1-B2剖面之、深度方向之電場強度分布。左側為第1支柱領域6之電場強度分布，右側則是第2支柱領域10a之電場強度分布。第1支柱領域6，因為完全地空乏化，所以相對於深度方向而電場強度為一定。相對於此，第2支柱領域10a，因為全體而言近似於p型半導體，所以形成朝向源極電極23側而電場強度逐漸降低之分布。耐壓，因為是深度方向之電場強度的積分值，所以，第2支柱領域10a相較於第1支柱領域6，前者之耐壓大大地降低。因此，比較例之電力用半導體裝置101，因為終端領域之耐壓低，所以，於終端領域容易發生元件破壞。
相對於此，關於本實施型態之電力用半導體裝置100，第2支柱領域10係與第1支柱領域6同樣地在n型支柱層上具有n型JFET層35，介著該JFET層35形成相鄰之第2p型基極層12，於源極電極23，具有與第1支柱領域6相同之支柱構造。因此，關於本實施型態之電力用半導體裝置100之第2支柱領域10，因為具有耐壓跟第1支柱領域6大致相同，所以，相較於比較例之電力用半導體裝置101，前者於終端領域之耐壓提高，可抑制終端領域之元件破壞。相對於比較例之電力用半導體裝置101之耐壓為640V，關於本實施型態之電力用半導體裝置100，耐壓則提高至670V。
關於本實施型態之電力用半導體裝置100，係具有形成元件領域之第1支柱領域6、與沿著X方向鄰接在該第1支柱領域6之第2支柱領域10。第2支柱領域10，係具有支柱組與沿著X方向鄰接在該支柱組之第5支柱層9。支柱組，係具有第3支柱層7、與沿著X方向鄰接在該第3支柱層7之第4支柱層8。複數之p型第2基極層12，係電性地被接續在各個第3支柱層7及第5支柱層9上，且以相互疏離之方式被設置。在該第2p型基極層12，並未形成n+ 型源極層14。藉此，雪崩擊穿所發生之電洞，會往第2支柱領域10上部之源極電極23以低電阻被排出，此外，也能夠抑制鎖定之發生，因而，電力用半導體裝置100方面，能夠抑制終端領域之元件破壞。再者，因為即使在第2支柱領域10之源極電極23側，也可以取得p型不純物量與n型不純物量之平衡，所以，電力用半導體裝置100，在終端領域之耐壓是與元件領域同樣地高。亦即，可得到抑制終端領域之元件破壞之電力用半導體裝置。
(第2實施型態)
採用圖4並說明關於第2實施型態之電力用半導體裝置200。圖4係關於第2實施型態之電力用半導體裝置200之重要部分之模式剖面圖。又，在與第1實施型態已說明之構成相同之構成部分採用相同參照圖號或者記號且省略其說明。主要針對與第1實施型態之相異點加以說明。
如圖4所示，關於本實施型態之電力用半導體裝置200，係與關於第1實施型態之電力用半導體裝置100有以下相異點。電力用半導體裝置200，係在關於第1實施型態之電力用半導體裝置100，具有在第1支柱領域6之n型第2支柱層5與第2支柱領域10之p型第3支柱層7之間，再插入一組之p型第3支柱層7與n型第4支柱層8之構造。亦即，在關於第1實施型態之電力用半導體裝置100，第2支柱領域之支柱組，係具有一組之第3支柱層7及第4支柱層8。相對於此，關於本實施型態之電力用半導體裝置200，支柱組，係由沿著圖中X方向被交互地反覆配置之2周期(二組)之第3支柱層7及第4支柱層8所構成。以接續在追加之第3支柱層7上部之方式，追加形成第2p型基極層12。以接續在追加之第4支柱層8上部之方式，追加形成n型JFET層35。在被追加之第2p型基極層12上、與其相鄰之第2p型基極層12上進而追加形成介著第2閘極絕緣膜18之第2閘極電極19。
關於本實施型態之電力用半導體裝置200，如上述，相較於關於第1實施型態之電力用半導體裝置100，前者在電流不流動之第2支柱領域10b，分別增加一組第2p型基極層12與第2閘極電極19。因此，於第2支柱領域10b端部之第5支柱層9發生雪崩擊穿時，電洞被排出至源極電極23之電阻更為減低，因而，本實施型態之電力用半導體裝置200，相較於關於第1實施型態之電力用半導體裝置100，前者之終端領域之電子雪崩耐量提高且可 信賴性提升。在該第2支柱領域10b，第2p型基極層12之數量愈是增加，愈能夠提高電子雪崩耐量，但是，因為會導致相對於元件領域而終端領域之面積比例增加、影響到製造成本上昇，所以，實際的第2p型基極層12之數量需根據設計以決定其細節。除上述以外，可得到與第1實施型態同樣的效果。亦即，可得到抑制終端領域之元件破壞之電力用半導體裝置。
(第3實施型態)
採用圖5並說明關於第3實施型態之電力用半導體裝置300。圖5係關於第3實施型態之電力用半導體裝置300之重要部分之模式剖面圖。又，在與第1實施型態已說明之構成相同之構成部分採用相同參照圖號或者記號且省略其說明。主要針對與第1實施型態之相異點加以說明。
關於第3實施型態之電力用半導體裝置300，在第2支柱領域10c，在p型第5支柱層9c與n- 型晶膜層3之間進而具有n型第6支柱層34，而該點係跟關於第1實施型態之半導體裝置100相異。該n型第6支柱層34，係在由第5支柱層9c上部所接續之第2p型基極層12與第3p型基極層13所挾之n型JFET層35，以其上部接續。在第6支柱層34之上部，係配置第3閘極電極21。該場合，p型第5支柱層9c，因為並未被形成在第2支柱領域10c之端部，所以，是由與p型第3支柱層7同一構造所形成。亦即，p型第5支柱層9c，係在n+ 型汲極層1 之與第1表面平行之平面，將其p型不純物量形成與p型第3支柱層7之p型不純物量相等。取而代之，以n型第6支柱層34被形成在第2支柱領域10c之端部，因而，n型第6支柱層34，在n+ 型汲極層1之與第1表面平行之平面，其n型不純物量被形成比n型第4支柱層8之n型不純物量還要更少即可，最好是被形成約一半即可。
本實施型態之電力用半導體裝置300中，第2支柱領域10c端部是由n型第6支柱層34所構成的緣故，雪崩擊穿容易發生於第6支柱層34之領域。相較於關於第1實施型態之電力用半導體裝置100，雪崩擊穿所造成之電洞容易流到第3p型基極層13，電子雪崩耐量會稍微增加。除此以外，電力用半導體裝置300，係具有第1實施型態同樣的效果。亦即，可得到抑制終端領域之元件破壞之電力用半導體裝置。
(第4實施型態)
採用圖6並說明關於第4實施型態之電力用半導體裝置400。圖6係關於第4實施型態之電力用半導體裝置400之重要部分之模式剖面圖。又，在與第1實施型態已說明之構成相同之構成部分採用相同參照圖號或者記號且省略其說明。主要針對與第1實施型態之相異點加以說明。
關於第4實施型態之電力用半導體裝置400，不同於關於第1實施型態之電力用半導體裝置100具有平面構造(plane structure)之閘極電極，且在溝槽構造具有閘極 電極之點上相異。除此以外，則與第1實施型態同樣構造。關於第4實施型態之電力用半導體裝置400中，第1閘極電極17a，係於相鄰之第1p型基極層11a之間，在讓相鄰之第1p型基極層11a在側壁露出、讓n型第2支柱層5在底面露出之第1溝槽內，介著第1閘極絕緣膜16a被埋入而形成。第2閘極電極19a，係於相鄰之第2p型基極層12之間，在讓相鄰之第2基極層12在側壁露出、讓n型第4支柱層8在底面露出之第2溝槽內，介著第2閘極絕緣膜18a被埋入而形成。第3閘極電極21a，係於p型第5支柱層9上部所接續之第2p型基極層12與在此相鄰之第3p型基極層13之間，在讓上述第2p型基極層12與上述第3p型基極層13在側壁露出、讓n- 型晶膜層3在底面露出之第3溝槽內，介著第3閘極絕緣膜20a被埋入而形成。在被埋入之第1~第3閘極電極17a、19a、21a上形成層間絕緣膜22，第1~第3閘極電極17a、19a、21a，係利用層間絕緣膜22與源極電極23絕緣。
關於本實施型態之電力用半導體裝置400，也與關於第1實施型態之電力用半導體裝置100同樣地，具有形成元件領域之第1支柱領域6、與沿著X方向鄰接在該第1支柱領域6之第2支柱領域10。第2支柱領域10，係具有支柱組、與沿著X方向鄰接在該支柱組之第5支柱層9。支柱組，係具有第3支柱層7、與沿著X方向鄰接在該第3支柱層7之第4支柱層8。複數之p型第2基極層12，係電性地被接續在各個第3支柱層7及第5支柱層9上 ，且以相互疏離之方式被設置。在該第2p型基極層12，並未形成n+ 型源極層14。藉此，雪崩擊穿所發生之電洞，會往第2支柱領域10上部之源極電極23以低電阻被排出，此外，也能夠抑制鎖定之發生，因而，電力用半導體裝置400方面，能夠抑制終端領域之元件破壞。再者，因為即使在第2支柱領域10之源極電極23側，也可以取得p型不純物量與n型不純物量之平衡，所以，電力用半導體裝置400，在終端領域之耐壓高。亦即，可得到抑制終端領域之元件破壞之電力用半導體裝置。再者，關於本實施型態之電力用半導體裝置400，因為閘極電極是由溝槽構造之閘極電極所形成，所以，其優點在於比起平面構造之閘極電極，較能提高其積聚度。
以上已說明之各實施型態及比較例中，第1~第5支柱層，係作成在圖中Y方向延伸之條狀支柱層，說明各電力用半導體裝置。然而，只要是具有關於各實施例之重要部分剖面圖所示之構造之電力用半導體裝置，第1~第5支柱層，也可以是在Y方向延伸之格子狀或者棋盤格子狀支柱層。
說明了本發明數個實施型態，而該等實施型態係提示作為例子，而不意圖限定發明之範圍。該等新實施型態，可以用其他種種型態而實施，在不逸脫發明主旨之範圍，能夠進行種種之省略、置換、變更。該等實施型態或其變形，係被包含在發明之範圍或主旨，而且，被包含在與申請專利範圍所記載之發明其均等之範圍。
1‧‧‧n+ 型汲極層
2‧‧‧n型緩衝層
3‧‧‧n- 型晶膜層
4‧‧‧p型第1支柱層
5‧‧‧n型第2支柱層
6‧‧‧第1支柱領域
7‧‧‧p型第3支柱層
8‧‧‧n型第4支柱層
9‧‧‧p型第5支柱層
10‧‧‧第2支柱領域
11、12、13‧‧‧p型基極層
14‧‧‧n+ 型源極層
15、26‧‧‧p+ 型接觸層
16、18、20‧‧‧閘極絕緣膜
17、19、21‧‧‧閘極電極
22‧‧‧層間絕緣膜
23‧‧‧源極電極
24‧‧‧汲極電極
25‧‧‧p型保護環層
27‧‧‧絕緣膜
28‧‧‧場電極
29‧‧‧n型通道停止層
30‧‧‧n型半導體層
31‧‧‧p+ 型半導體層
32‧‧‧n+ 型半導體層
33‧‧‧通道停止電極
35‧‧‧JFET層
100‧‧‧電力用半導體裝置
圖1係關於第1實施型態之電力用半導體裝置重要部分之模式剖面圖。
圖2係關於第1實施型態之電力用半導體裝置之模式平面圖。
圖3係比較例之電力用半導體裝置重要部分之模式剖面圖。
圖4係關於第2實施型態之電力用半導體裝置重要部分之模式剖面圖。
圖5係關於第3實施型態之電力用半導體裝置重要部分之模式剖面圖。
圖6係關於第4實施型態之電力用半導體裝置重要部分之模式剖面圖。
1‧‧‧n+ 型汲極層
2‧‧‧n型緩衝層
3‧‧‧n- 型晶膜層
4‧‧‧n型第1支柱層
5‧‧‧p型第2支柱層
6‧‧‧第1支柱領域
7‧‧‧p型第3支柱層
8‧‧‧n型第4支柱層
9‧‧‧p型第5支柱層
10‧‧‧第2支柱領域
11、12、13‧‧‧p型基極層
14‧‧‧n+ 型源極層
15、26‧‧‧p+ 型接觸層
16、18、20‧‧‧閘極絕緣膜
17、19、21‧‧‧閘極電極
22‧‧‧層間絕緣膜
23‧‧‧源極電極
24‧‧‧汲極電極
25‧‧‧p型保護環層
27‧‧‧絕緣膜
28‧‧‧場電極
29‧‧‧n型通道停止層
30‧‧‧n型半導體層
31‧‧‧p+ 型半導體層
32‧‧‧n+ 型半導體層
33‧‧‧通道停止電極
35‧‧‧JFET層
100‧‧‧電力用半導體裝置

Claims (17)

  1. 一種電力用半導體裝置，其特徵係具備：具有第1表面之第1導電型之第1半導體層；於前述第1半導體層之前述第1表面上，複數之第2導電型之第1支柱層與複數之第1導電型之第2支柱層，在前述第1表面沿著平行的第1方向交互地反覆配置所構成之第1支柱(pillar)領域；於前述第1半導體層之前述第1表面上，沿著前述第1方向在前述第1支柱領域之前述第2支柱層相鄰接之第2支柱領域，而且，是由至少1層之第2導電型之第3支柱層、跟沿著前述第1方向在前述第3支柱層相鄰接之第1導電型之第4支柱層所構成之支柱組，與沿著前述第1方向在前述支柱組相鄰接之第2導電型之第5支柱層等所構成之第2支柱領域；於前述第1半導體層之前述第1表面上，沿著前述第1方向跟前述第2支柱領域相鄰接，且其第1導電型不純物濃度比前述第2支柱層還要低之第1導電型之晶膜(epitaxial)層；以電性地接續在各個前述複數之第1支柱層上、且相互疏離之方式被設置之複數之第2導電型之第1基極(base)層；以電性地接續在各個前述第3支柱層及前述第5支柱層上、且相互疏離之方式被設置之複數之第2導電型之第2基極層； 於前述晶膜層表面，以與前述複數之第2基極層之中接續在前述第5支柱層上之第2基極層疏離並相鄰之方式被設置之第2導電型之第3基極層；選擇性地被形成在各個前述複數之第1基極層表面，其第1導電型不純物濃度比前述晶膜層還要高之複數之第1導電型源極層；在前述複數之第1基極層之中各個相鄰之第1基極層上、在前述複數之源極層之中前述相鄰之第1基極層上所形成之源極層上、及前述第2支柱層上，介著第1閘極絕緣膜而被設置之第1閘極電極；在前述複數之第2基極層之中各個相鄰之第2基極層上、及前述第4支柱層上，介著第2閘極絕緣膜被設置之第2閘極電極；在各個前述第3基極層、與前述第5支柱層上所接續之前述第2基極層上，介著第3閘極絕緣膜被設置之第3閘極電極；在與前述第1半導體層之前述第1表面相反側之表面被電性地接續設置之第1電極；與在各個前述源極層、前述第1基極層、前述第2基極層、及前述第3基極層被電性地接續之第2電極。
  2. 如申請專利範圍第1項記載之電力用半導體裝置，其中，前述支柱組係由沿著前述第1方向被配置之單一之第3支柱層及單一之第4支柱層所構成。
  3. 如申請專利範圍第1項記載之電力用半導體裝置，其中，前述支柱組，係由沿著前述第1方向交互地反覆被配置之複數之第3支柱層及複數之第4支柱層所構成；前述複數之第2基極層，係各個疏離並電性地被接續在各個前述複數之第3支柱層上。
  4. 如申請專利範圍第1項記載之電力用半導體裝置，其中，設置複數之第1導電型之第3半導體層於相鄰之前述第1基極層之間電性地被接續在前述第2支柱層、於相鄰之前述第2基極層之間電性地被接續在前述第4支柱層。
  5. 如申請專利範圍第1項記載之電力用半導體裝置，其中，在與前述第1表面平行之平面，前述第5支柱層之第2導電型不純物量，是被形成比前述第3支柱層之第2導電型不純物量還要少。
  6. 如申請專利範圍第1項記載之電力用半導體裝置，其中，前述第2支柱領域，係在前述第5支柱層與前述晶膜層之間進而具備第1導電型之第6支柱層。
  7. 如申請專利範圍第6項記載之電力用半導體裝置，其中，在與前述第1表面平行之平面，前述第6支柱層之第1導電型不純物量，是被形成比前述第4支柱層之第1導 電型不純物量還要少。
  8. 如申請專利範圍第1項記載之電力用半導體裝置，其中，前述第3基極層，沿著第1方向其幅緣比前述第2基極層還要寬廣。
  9. 如申請專利範圍第1項記載之電力用半導體裝置，其中，在前述第1半導體層、與前述第1支柱領域及前述第2支柱領域之間，進而具備第1導電型之第4半導體層。
  10. 如申請專利範圍第1項記載之電力用半導體裝置，其中，前述第1閘極電極，係在相鄰之前述第1基極層位於側面且前述第2支柱層位在底部之第1溝槽(trench)內，介著前述第1閘極絕緣膜被埋入而形成；前述第2閘極電極，係在相鄰之前述第2基極層位於側面且前述第4支柱層位在底部之第2溝槽內，介著前述第2閘極絕緣膜被埋入而形成；前述第3閘極電極，係在前述第5支柱層上所接續之前述第2基極層與前述第3基極層位於側面、且前述晶膜層位在底部之第3溝槽內，介著前述第3閘極絕緣膜被埋入而形成。
  11. 如申請專利範圍第10項記載之電力用半導體裝置，其中，前述支柱組，係由沿著前述第1方向被配置之單一之 第3支柱層及單一之第4支柱層所構成。
  12. 如申請專利範圍第10項記載之電力用半導體裝置，其中，前述支柱組，係由沿著前述第1方向交互地反覆被配置之複數之第3支柱層及複數之第4支柱層所構成；前述複數之第2基極層，係各個疏離並電性地被接續在各個前述複數之第3支柱層上。
  13. 如申請專利範圍第10項記載之電力用半導體裝置，其中，在與前述第1表面平行之平面，前述第5支柱層之第2導電型不純物量，是被形成比前述第3支柱層之第2導電型不純物量還要少。
  14. 如申請專利範圍第10項記載之電力用半導體裝置，其中，前述第2支柱領域，係在前述第5支柱層與前述晶膜層之間進而具備第1導電型之第6支柱層。
  15. 如申請專利範圍第14項記載之電力用半導體裝置，其中，在與前述第1表面平行之平面，前述第6支柱層之第1導電型不純物量，是被形成比前述第4支柱層之第1導電型不純物量還要少。
  16. 如申請專利範圍第10項記載之電力用半導體裝置，其中，前述第3基極層，沿著第1方向其幅緣比前述第2基 極層還要寬廣。
  17. 如申請專利範圍第10項記載之電力用半導體裝置，其中，在前述第1半導體層、與前述第1支柱領域及前述第2支柱領域之間，進而具備第1導電型之第4半導體層。
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