KR20190076622A - 이너 웰을 가진 슈퍼 정션 트랜지스터 - Google Patents

이너 웰을 가진 슈퍼 정션 트랜지스터 Download PDF

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Abstract

본 발명은 전력 반도체에 관한 것이다. 본 발명에 따른 실시예는 슈퍼 정션 트랜지스터를 제공한다. 슈퍼 정션 트랜지스터는, 제1 도전형 기판, 상기 제1 도전형 기판상에서 성장된 제1 도전형 드리프트층, 상기 제1 도전형 드리프트층의 하부로부터 수직 방향으로 상기 제1 도전형 드리프트층의 상면까지 형성된 복수의 제2 도전형 필라층이 결합하여 형성되는 제2 도전형 필라, 상기 제2 도전형 필라와 교번하여 상기 제1 도전형 드리프트층 내에 형성되는 제1 도전형 필라, 상기 복수의 제2 도전형 필라층 중 상기 제1 도전형 기판의 상면에 인접한 최상위 제2 도전형 필라층 내에 형성된 제2 도전형 이너 웰, 상기 제2 도전형 이너 웰 내에 형성된 복수의 제1 도전형 소스 영역 및 상기 제2 도전형 이너 웰의 영역 일부, 상기 제2 도전형 필라의 영역 일부 및 상기 제1 도전형 필라의 상부에 위치하며, 상기 제2 도전형 이너웰, 상기 제2 도전형 필라 및 상기 제1 도전형 필라와 전기적으로 절연된 게이트를 포함할 수 있다.

Description

이너 웰을 가진 슈퍼 정션 트랜지스터{Super junction MOSFET transistor with inner well}
본 발명은 전력 반도체에 관한 것이다.
이상적인 전력 반도체는 높은 항복 전압과 낮은 온 저항을 가져야 한다. 그러나 항복 전압과 온 저항은 서로 trade-off 관계에 있다. 일반적인 전력 반도체는, 전극이 대향하는 평면에 배치된 구조를 가지기 때문에, 전류가 두께 방향, 즉, 수직 방향으로 흐른다. 높은 항복 전압은, 전류가 흐르는 통로인 드리프트층의 두께를 증가시키거나 드리프트층의 저항비를 높여서 구현할 수 있다. 하지만 이와 같은 방법은 온 저항을 증가시키게 되어, 전도 손실(Conduction loss)이 발생하고, 턴 온 전압이 증가하며, 그 결과 트랜지스터의 스위칭 특성이 저하되는 문제를 유발할 수 있다.
드리프트층의 두께나 저항비를 증가시키지 않으면서도 높은 항복 전압과 낮은 온 저항을 구현할 수 있는 구조의 하나로 슈퍼 정션 트랜지스터가 개발되었다. 슈퍼 정션 트랜지스터는, n형 영역과 p형 영역이 교번하여 드리프트층에 포함되는 구조를 갖는다. P형 영역은, p 웰 하부에서 드리프트층을 향해 연장되게 형성된다.
본 발명은 슈퍼 정션 트랜지스터에서 p 웰과 p형 필라간 농도 차이로 인해 전계가 p 웰과 p형 필라의 연결 부근에 집중되는 현상을 개선하고자 한다.
본 발명에 따른 실시예는 슈퍼 정션 트랜지스터를 제공한다. 슈퍼 정션 트랜지스터는, 제1 도전형 기판, 상기 제1 도전형 기판상에서 성장된 제1 도전형 드리프트층, 상기 제1 도전형 드리프트층의 하부로부터 수직 방향으로 상기 제1 도전형 드리프트층의 상면까지 형성된 복수의 제2 도전형 필라층이 결합하여 형성되는 제2 도전형 필라, 상기 제2 도전형 필라와 교번하여 상기 제1 도전형 드리프트층 내에 형성되는 제1 도전형 필라, 상기 복수의 제2 도전형 필라층 중 상기 제1 도전형 기판의 상면에 인접한 최상위 제2 도전형 필라층 내에 형성된 제2 도전형 이너 웰, 상기 제2 도전형 이너 웰 내에 형성된 복수의 제1 도전형 소스 영역 및 상기 제2 도전형 이너 웰의 영역 일부, 상기 제2 도전형 필라의 영역 일부 및 상기 제1 도전형 필라의 상부에 위치하며, 상기 제2 도전형 이너웰, 상기 제2 도전형 필라 및 상기 제1 도전형 필라와 전기적으로 절연된 게이트를 포함할 수 있다.
일 실시예로, 상기 복수의 제2 도전형 필라층의 폭은 동일할 수 있다.
일 실시예로, 상기 복수의 제2 도전형 필라층의 제2 도전형 불순물 농도는 동일할 수 있다.
일 실시예로, 상기 최상위 제2 도전형 필라층의 두께는 나머지 제2 도전형 필라층의 두께보다 얇을 수 있다.
일 실시예로, 상기 최상위 제2 도전형 필라층의 두께는 나머지 제2 도전형 필라층의 두께의 60% 내지 70%인 슈퍼 정션 트랜지스터.
일 실시예로, 상기 제2 도전형 이너 웰의 제2 도전형 불순물의 농도는 상기 제2 도전형 필라층의 제2 도전형 불순물의 농도보다 높을 수 있다.
일 실시예로, 상기 최상위 제2 도전형 필라층 내부에 형성되며, 상기 제2 도전형 이너 웰의 하부에 위치하는 제2 도전형 하부층을 더 포함할 수 있다.
일 실시예로, 상기 게이트는, 상기 제1 도전형 소스 영역과 제2 도전형 이너 웰의 계면부터 상기 제2 도전형 필라와 상기 제1 도전형 필라의 계면까지 연장되는 영역의 상부에 위치할 수 있다.
본 발명의 실시예에 따르면, 슈퍼 정션 트랜지스터에서 p 웰과 p형 필라간 농도 차이로 인해 전계가 p 웰과 p형 필라의 연결 부근에 집중되는 현상이 개선되어, 턴 오프시 누설 전류를 크게 감소시킬 수 있다.
이하에서, 본 발명은 첨부된 도면에 도시된 실시예를 참조하여 설명된다. 이해를 돕기 위해, 첨부된 전체 도면에 걸쳐, 동일한 구성 요소에는 동일한 도면 부호가 할당되었다. 첨부된 도면에 도시된 구성은 본 발명을 설명하기 위해 예시적으로 구현된 실시예에 불과하며, 본 발명의 범위를 이에 한정하기 위한 것은 아니다. 특히, 첨부된 도면들은, 발명의 이해를 돕기 위해서, 일부 구성 요소를 다소 과장하여 표현하고 있다. 도면은 발명을 이해하기 위한 수단이므로, 도면에 표현된 구성 요소의 폭이나 두께 등은 실제 구현시 달라질 수 있음을 이해하여야 한다. 한편, 발명의 상세한 설명 전체에 걸쳐서 동일한 구성 요소는 동일한 도면 부호를 참조하여 설명된다.
도 1은 이너 웰을 가진 슈퍼 정션 MOSFET 소자의 단면을 예시적으로 도시한 도면이다.
도 2는 도 1에 도시된 이너 웰의 구조를 상세하게 설명하기 위한 도면이다.
도 3a 내지 3c는 도 1에 도시된 이너 웰을 구현하는 과정을 예시적으로 도시한 도면이다.
도 4는 도 1에 도시된 이너 웰에 의해 개선된 전기적 특성을 설명하기 위한 도면이다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 이를 상세한 설명을 통해 상세히 설명하고자 한다. 그러나, 이는 본 발명을 특정한 실시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
층, 영역 또는 기판과 같은 요소가 다른 요소 "위(on)"에 존재하는 것으로 또는 "위로(onto)" 확장되는 것으로 기술되는 경우, 그 요소는 다른 요소의 직접 위에 있거나 직접 위로 확장될 수 있고, 또는 중간의 개입 요소가 존재할 수도 있다. 반면에, 하나의 요소가 다른 요소 "바로 위(directly on)"에 있거나 "바로 위로(directly onto)" 확장된다고 언급되는 경우, 다른 중간 요소들은 존재하지 않는다. 또한, 하나의 요소가 다른 요소에 "연결(connected)"되거나 "결합(coupled)"된다고 기술되는 경우, 그 요소는 다른 요소에 직접 연결되거나 직접 결합될 수 있고, 또는 중간의 개입 요소가 존재할 수도 있다. 반면에, 하나의 요소가 다른 요소에 "직접 연결(directly connected)"되거나 "직접 결합(directly coupled)"된다고 기술되는 경우에는 다른 중간 요소가 존재하지 않는다.
"아래의(below)" 또는 "위의(above)" 또는 "상부의(upper)" 또는 "하부의(lower)" 또는 "수평의(horizontal)" 또는 "측면의(lateral)" 또는 "수직의(vertical)"와 같은 상대적인 용어들은 여기에서 도면에 도시된 바와 같이 하나의 요소, 층 또는 영역의 다른 요소, 층 또는 영역에 대한 관계를 기술하는데 사용될 수 있다. 이들 용어들은 도면에 묘사된 방향(orientation)에 부가하여 장치의 다른 방향을 포괄하기 위한 의도를 갖는 것으로 이해되어야 한다.
이하, 본 발명의 실시예에 대해 관련 도면들을 참조하여 상세히 설명하기로 한다.
도 1은 이너 웰을 가진 슈퍼 정션 MOSFET 소자의 단면을 예시적으로 도시한 도면이다.
슈퍼 정션 MOSFET 트랜지스터를 포함하는 전력 반도체는, 전류를 흐르게 하거나 차단하는 스위치로 동작하는 액티브 영역 및 액티브 영역을 둘러싸는 터미네이션 영역을 포함한다. 드리프트층에 형성되는 제2 도전형 필라는 액티브 영역뿐 아니라 터미네이션 영역에도 형성될 수 있으나, 필라간 거리 및/또는 필라의 폭은 액티브 영역에 형성된 필라간 거리 및/또는 필라의 폭과 상이할 수 있다. 한편, 제2 도전형 필라는 슈퍼 정션 MOSFET 트랜지스터의 상부에서 봤을 때 직선, 원형, 또는 서로 분리된 다수의 직선이 동일선상에 배열된 형태로 형성될 수 있다. 여기서, 제1 도전형은 N형이며 제2 도전형은 P형이지만, 그 반대의 경우도 가능하다.
도 1을 참조하면, 이너 웰을 가진 슈퍼 정션 MOSFET 소자는, 상대적으로 높은 농도로 도핑된 제1 도전형 기판(100), 제1 도전형 기판(100)의 상부에 형성된 복수의 제1 도젼형 필라(120) 및 복수의 제2 도전형 필라(130), 제2 도전형 필라(130) 내에 형성된 상대적으로 높은 농도의 제2 도전형 이너 웰(140), 제2 도전형 이너 웰(140) 내에 형성된 제1 도전형 소스 영역(150), 제1 도전형 필라(120)의 상부에 형성된 게이트(160)를 포함한다.
제1 도전형 기판(100)은 상대적으로 높은 농도로 제1 도전형 불순물을 도핑하여 형성된다. 제1 도전형 기판(100)은 드레인 영역으로 동작한다.
제1 도전형 드리프트층(110)은 제1 도전형 기판(100) 상면에 실리콘을 에피택셜 성장시켜 형성된다. 제1 도전형 드리프트층(110)에는, 측면 방향으로 교번하여 배치된 제1 도전형 필라(120) 및 제2 도전형 필라(130)가 형성된다. 이로 인해, 제1 도전형 필라(120)와 제2 도전형 필라(130)의 계면은 pn 접합한다. 제2 도전형 필라(130)는 제1 도전형 드리프트층(110)에 제2 도전형 불순물을 이온 주입 또는 도핑하여 형성되며, 제1 도전형 필라(120)는 제1 도전형 드리프트층(110) 내에 제2 도전형 불순물이 확산되지 않은 영역이다.
복수의 제1 도젼형 필라(120) 및 복수의 제2 도전형 필라(130)는 제1 도 전형 드리프트층(110)의 상면으로부터 제1 도전형 드리프트층(110)의 내부로 연장되게 형성된다. 제1 도젼형 필라(120) 및 제2 도전형 필라(130)의 수직 방향 높이는 수십 ㎛ 내지 백 ㎛ 이고, 폭은 수 ㎛일 수 있다. 복수의 제1 도젼형 필라(120) 및 복수의 제2 도전형 필라(130)는 제1 도전형 기판(100)까지 연장되도록 형성될 수 있으나, 제1 도전형 기판(100)에 접할 경우, 의도하지 않은 효과를 유발할 수 있다. 따라서 복수의 제1 도젼형 필라(120) 및 복수의 제2 도전형 필라(130)는 제1 도전형 기판(100)과 접하지 않는 깊이까지 연장될 수 있다. 제2 도전형 필라(130)의 저면과 제1 도전형 기판(100)의 상면 사이에 위치한 제1 도전형 드리프트층(110)의 일부 영역은 버퍼 또는 필드 스톱층의 역할을 할 수 있다.
여기서, 제2 도전형 필라(130)는, 수직 방향으로 결합된 복수의 제2 도전형 필라층(도 2의 130a 내지 130f)으로 형성된다. 한편, 제2 도전형 필라(130)는, 제1 도전형 드리프트층(110)의 상면에 접한 최상위 필라층(도 2의 130f)부터 제1 도전형 기판(100)에 가장 가까운 최하위 필라층(도 2의 130a)까지 실질적으로 동일한 제2 도전형 불순물 농도를 갖도록 형성된다.
한편, 제1 도전형 필라(120)의 폭과 제2 도전형 필라(130)의 폭은 양 필라가 가진 전하량을 실질적으로 동일하게 하기 위해 결정될 수 있다. 예를 들어, 제2 도전형 필라(130)의 제2 불순물 농도가 제1 도전형 필라(120)의 제1 불순물 농도보다 상대적으로 작을 경우, 제2 도전형 필라(130)의 폭은 제1 도전형 필라(120)의 폭보다 상대적으로 클 수 있다.
제2 도전형 이너 웰(140)은 제2 도전형 필라(130) 내에 형성된다. 제2 도전형 이너 웰(140)은 제2 도전형 필라(130)의 상면으로부터 제2 도전형 필라(130)의 내부를 향해 형성된다. 제2 도전형 이너 웰(140)은, 제1 도전형 드리프트층(110)의 상면에 노출된 제2 도전형 필라(130)에 제2 도전형 불순물을 제2 도전형 필라(130)의 불순물 농도보다 상대적으로 높은 농도로 이온 주입하여 형성된다. 제2 도전형 이너 웰(140)의 폭과 깊이는 최상위 필라층(도 2의 130f)의 폭과 깊이보다 작다.
복수의 제1 도전형 소스 영역(150)은 제2 도전형 이너 웰(140) 내에 이격되어 형성된다. 제1 도전형 소스 영역(150)은 제2 도전형 이너 웰(140)의 상면으로부터 제2 도전형 웰(140)의 내부를 향해 형성된다. 복수의 제1 도전형 소스 영역(150)은 제1 도전형 불순물을 상대적으로 높은 농도로 제2 도전형 이너 웰(140)에 이온 주입하여 형성될 수 있다.
제2 도전형 하부층(141)은 제2 도전형 이너 웰(140) 하부의 제2 도전형 필라(130) 내에 형성된다. 제2 도전형 하부층(141)은 측면 방향으로 2개의 제1 도전형 소스 영역(150) 하부까지 연장된다. 제2 도전형 하부층(141)은 턴 오프시 컨택 펀치 쓰루를 방지하는 기능을 한다. 상세하게, 항복 전압이 제2 도전형 이너 웰(140)과 제1 도전형 소스 영역(150) 접합간 전위와 비슷해지면, 기생 BJT가 도통될 수 있다. 이러한 현상을 UIS(unclamped inductive switching)라 하며, 제2 도전형 하부층(141)은 UIS를 방지하거나 제거할 수 있다.
게이트(160)는 제1 도전형 필라(120), 제2 도전형 필라(130)의 영역 일부, 및 제2 도전형 이너 웰(140)의 영역 일부의 상부에 위치하도록 측면 방향으로 연장된다. 예를 들어, 게이트(160)의 일단은, 제1 도전형 소스 영역(150)의 적어도 일부와 중첩될 때까지 연장될 수 있다. 채널은, 제1 도전형 소스 영역(150)과 제2 도전형 이너 웰(140)의 계면부터 제2 도전형 필라(130)와 제1 도전형 필라(120)의 계면까지 연장되는 영역에 형성되며, 게이트(160)는 채널의 상부에 형성된다.
게이트(160)는 금속, 금속 합금 또는 폴리실리콘 등으로 형성될 수 있다. 게이트(160)는 절연막(170)에 의해 제1 도전형 필라(120), 제2 도전형 필라(130), 제1 도전형 소스 영역(150) 및 소스 메탈층(180)으로부터 전기적으로 절연된다.
상술한 구조를 갖는 소자의 동작을 설명한다.
턴 온시, 게이트(160)에 문턱 전압 이상의 전압이 인가되면, 게이트(160) 하부에 위치한 제2 도전형 이너 웰(140)의 상면 부근 및 제2 도전형 필라(130)의 상면 부근 영역에 반전층이 생성된다. 반전층은 제1 도전형 소스 영역(150)부터 제1 도전형 필라(120)로 연장되는 채널을 형성한다. 제1 도전형 소스 영역(150)에 의해 주입된 전자는 채널을 통해 제1 도전형 필라(120)로 유입된다. 유입된 전자들은 제1 도전형 필라(120) 내부를 수직 방향으로 이동하여 드레인(190)에 도달한다.
턴 오프시, 게이트(160)에 인가되던 전압이 제거되면, 제1 도전형 소스 영역(150)부터 제1 도전형 필라(120)로 연장된 채널이 제거된다. 따라서 전류는 더 이상 흐르지 않게 된다. 만일, 역방향으로 인가되는 전압이 증가하면, 제1 도전형 필라(120)와 제2 도전형 필라(130)의 계면에 형성되었던 공핍층이 측면 방향, 즉, 제1 도전형 필라(120)와 제2 도전형 필라(130)의 내부로 확장된다. 공핍층이 좌우 양 방향으로 동시에 확장되어 역방향으로 전류가 흐르지 않게 된다.
도 2는 도 1에 도시된 이너 웰의 구조를 상세하게 설명하기 위한 도면이다.
도 2를 참조하면, 제2 도전형 이너 웰(140)은 제2 도전형 필라(130)의 상부에 형성된다. 제2 도전형 이너 웰(140)의 상면과 제2 도면형 필라(130)의 상면은 실질적으로 동일한 수평선상에 위치될 수 있다. 제2 도전형 필라(130)는 소자의 수직 방향으로 적층된 복수의 제2 도전형 필라층(130a 내지 130f)으로 형성된다. 제2 도전형 필라층(130a 내지 130f) 각각은 제2 도전형 임플란트 영역(131a 내지 131f) 및 제2 도전형 확산 영역(132a 내지 132f)으로 구성된다. 제2 도전형 임플란트 영역(131a 내지 131f)은 제2 도전형 불순물을 공급한다. 제2 도전형 임플란트 영역 제2 도전형 임플란트 영역(131a 내지 131f)은 수직 방향으로 소정 거리만큼 이격된다. 제2 도전형 확산 영역(132a 내지 132f)은 제2 도전형 임플란트 영역(131a 내지 131f)이 공급한 제2 도전형 불순물이 확산되어 형성된 영역으로, 제2 도전형 확산 영역(132a 내지 132f)은 서로 접한다. 제2 도전형 임플란트 영역(131a 내지 131f)의 농도는 제2 도전형 확산 영역(132a 내지 132f)의 농도보다 상대적으로 높다.
제2 도전형 이너 웰(140)의 폭 w_in은 제2 도전형 필라층(130f)의 최대 폭 w_p1보다 작다. 일 예로, 제2 도전형 이너 웰(140)의 폭 w_in은 w_p1보다 약 0.5um 내지 2um 작으며, 제2 도전형 필라층(130f)의 최대 폭 w_p1은 약 4 um 내지 약 10 um 일 수 있다. 한편, 제2 도전형 이너 웰(140)의 깊이 d_in은, 제2 도전형 이너 웰(140)이 형성된 제2 도전형 필라층(130f)의 깊이(또는 두께)보다 작다. 일 예로, 제2 도전형 필라층(130f)의 두께는 약 3 um 내지 8 um 일 수 있다. 여기서, 제2 도전형 필라층(130f)의 두께는, 다른 제2 도전형 필라층(130a 내지 130e)의 두께의 약 60% 내지 약 70%이다. 제2 도전형 필라층(130f)의 폭 w_p1은 제2 도전형 필라층(130a 내지 130f)의 최대 폭 w_p2보다 클 수 있다. 한편, 제2 도전형 필라층(130f)의 폭 w_p1은 제2 도전형 필라층(130a 내지 130f)의 최대 폭 w_p2는 실질적으로 동일할 수도 있다.
턴 온시, 채널은, 제2 도전형 필라(130)의 측면에 형성된다. 채널은, 제2 도전형 이너 웰(140)의 측면에 형성되는 제1 채널(151a) 및 제2 도전형 필라(130)의 측면에 형성되는 제2 채널(151b)로 구성된다. 제1 채널(151a)은, 제1 도전형 소스 영역(150)과 제2 도전형 이너 웰(140)의 계면부터 제2 도전형 이너 웰(140)과 제2 도전형 필라(130)의 계면까지 연장되며, 제2 채널(151b)은, 제2 도전형 이너 웰(140)과 제2 도전형 필라(130)의 계면부터 제2 도전형 필라(130)와 제1 도전형 필라(120)의 계면까지 연장된다. 즉, 제1 채널(151a)은 제2 도전형 이너 웰(140) 내부에 형성되며, 제2 채널은 최상위 제2 도전형 필라층(131f) 내에 형성된다. 제2 도전형 이너 웰(140)의 문턱 전압은 제2 도전형 필라층(131f)의 문턱 전압보다 높으므로, 소자의 문턱 전압은 제1 채널(151a)에 의해 결정되며, 실제로 채널로서 동작하는 것도 제1 채널(151a)이다. 한편, 제1 채널(151a)의 길이는 약 0.5 um 이상일 수 있다. 제1 채널(151a)의 길이가 너무 짧으면, 펀치 쓰루가 발생할 수 있다.
도 2에 도시된 소자 구조는, 종래 구조에서 P 웰과 P 필라간 불연속으로 인해 턴 오프 상태에서 전계가 집중되는 문제를 해결하기 위한 것으로서, 제2 도전형 이너 웰(140)는 제2 도전형 필라층(130f)의 상대적으로 낮은 농도로 인해 문턱 전압 Vth가 낮아지는 현상을 방지한다. 일반적으로, P 웰은, 채널 영역을 형성하고, P-body와 N+소스가 펀치되지 않게 막아주는 역할을 한다. 하지만, 슈퍼정션 구조에서는, 필라가 아래쪽에 위치하기 때문에, N+소스가 펀치되지 않게 막아주는 역할은 미미하며, 채널의 문턱 전압을 형성하는 것이 주요한 역할이다. 즉, P 웰을 최상위 제2 도전형 필라층(130f)으로 대체함으로써 제2 도전형 필라(130)의 연속성을 구현함과 동시에 제1 채널(151a)의 문턱 전압을 보상할 수 있다. 제2 도전형 필라(130)의 연속성이 구현되면, 최상위 제2 도전형 필라층(130f)과 하부 필라층간의 접합 영역에 전계가 집중되는 현상이 발생하지 않게 되어 전계가 고르게 분포한다. 또한 집중되던 전계가 고르게 분포하게 됨으로써, 턴 오프 상태에서 누설 전류가 감소되는 효과도 있다.
도 3a 내지 3c는 도 1에 도시된 이너 웰을 구현하는 과정을 예시적으로 도시한 도면이다.
도 3a를 참조하면, 제1 도전형 기판(100)의 상면에 소정 두께로 제1 도전형 드리프트 영역(110a)를 에피택셜 성장시킨다.
제2 도전형 임플란트 영역(131a)은, 소정 두께로 형성된 제1 도전형 드리프트 영역(110a)의 상면에 제2 도전형 불순물을 이온 주입하여 형성된다. 제2 도전형 임플란트 영역(131a)은 마스크(200)를 이용하여 제2 도전형 불순물, 예를 들어, B를 이온 주입하거나 도핑하여 형성된다. 같은 공정을 반복하여, 제2 도전형 임플란트 영역(131b 내지 131f)을 형성한다.
계속해서 도 3b를 참조하면, 제2 도전형 임플란트 영역(131a 내지 131f)이 형성된 제1 도전형 드리프트층(110)을 포함하는 반도체층을 열처리한다. 열처리에 의해, 제2 도전형 불순물은 제2 도전형 확산 영역을 형성하며, 제2 도전형 확산 영역을 포함하는 제2 도전형 필라층(130a 내지 130f)는 수직 방향으로 서로 접하면서 제2 도전형 필라(130)가 형성된다. 여기서, 제2 도전형 필라(130)의 최상부에 위치한 제2 도전형 필라층(130f)의 제2 도전형 불순물의 농도는 약 3x 1015 atoms/cm3이며, 제2 도전형 필라층(130f)의 두께는 약 5.5 um일 수 있다.
계속해서 도 3c를 참조하면, 제2 도전형 하부층(141)은 제2 도전형 필라(130)의 최상부에 위치한 제2 도전형 필라층(130f)에 제2 도전형 불순물을 이온 주입하여 형성된다.
제2 도전형 이너 웰(140)은 제2 도전형 하부층(141)의 상부에 제2 도전형 불순물을 이온 주입하여 형성된다. 이온 주입 후, 열처리하여 제2 도전형 이너 웰(140)을 형성한다. 형성된 제2 도전형 이너 웰(140)의 제2 도전형 불순물의 농도는 약 1x1016 atoms/cm3일 수 있다.
제1 도전형 소스 영역(150)은 제2 도전형 이너 웰(140)에 제1 도전형 불순물을 이온 주입하여 형성된다.
도 4는 도 1에 도시된 이너 웰에 의해 개선된 전기적 특성을 설명하기 위한 도면이다.
도 4를 참조하면, (a)는 상대적으로 높은 농도의 제2 도전형 웰을 포함하는 종래 구조에서의 전계 분포를 나타내며, (b)는 제2 도전형 이너 웰을 포함하는 구조에서의 전계 분포를 나타낸다. (a)에 도시된 종래 구조에서, 제2 도전형 웰의 두께는 약 6.5um이고, 제2 도전형 불순물의 농도는 4x1016 atoms/cm3이다. 특히, 제2 도전형 웰의 폭은 약 10um이며, 제2 도전형 필라의 폭은 약 9um으로서, 제2 도전형 웰이 제2 도전형 필라보다 크게 형성되어 있다. 낮은 농도로 도핑된 제2 도전형 필라층 내부의 전계 분포에 비해, 제2 도전형 웰 내부의 전계 분포는 상대적으로 강하게 형성됨을 알 수 있다. 특히, 화살표로 표시된 제2 도전형 웰과 제2 도전형 필라간 접합 영역에서의 전계 강도는 2.0x105 V/cm이다.
이에 반해, (b)에 도시된 제2 도전형 이너 웰 구조는, 제2 도전형 필라층(130a 내지 130f)의 폭이 약 9um으로 동일하며, 제2 도전형 웰에 대응하는 위치에 형성된 최상위 제2 도전형 필라층(130a)의 두께 역시 제2 도전형 웰보다 얇게 형성되었다. 이로 인해서, 제2 도전형 이너 웰(140)을 포함하는 최상위 제2 도전형 필라층(130f)부터 최하위 제2 도전형 필라층(130a)까지 전계가 거의 균일하게 분포됨을 알 수 있다. 특히, 화살표로 표시된 최상위 제2 도전형 필라층(130f)과 제2 도전형 필라층(130b)간 접합 영역에서의 전계 강도는 1.65x105 V/cm이다.
계속해서, (c)는 (a)에 도시된 종래 구조에서 누설 전류 밀도를 나타내며, (d)는 (b)에 도시된 구조에서 누설 전류 밀도를 나타낸다. (a)와 (b)에서 알 수 있듯이, 상당한 강도의 전계가 제2 도전형 웰과 제2 도전형 필라의 접합 영역에 작용함을 알 수 있다. 따라서 (c)에 도시된 종래 구조에서, 화살표로 표시된 제2 도전형 웰과 제2 도전형 필라의 접합 영역에서의 누설 전류는 4.8x10-4 A/cm2로 측정되어, 역방향 전압이 인가되었을 때 상당한 누설 전류가 발생함을 알 수 있다. 이에 반해, (d)에 도시된 구조에서, 동일한 위치에서 측정된 누설 전류는, 2.1x10- 6 A/cm2으로, 누설 전류의 크기가 상대적으로 크게 감소함을 알 수 있다.
실험 결과에 따르면, 종래 구조의 항복 전압은 약 702V이고 문턱 전압은 3.8V이며, 이너 웰 구조의 항복 전압은 약 697V이고 문턱 전압은 3.7V이다. 이 결과로부터, 이너 웰 구조는 소자의 전기적 특성 저하는 최소화하면서도 웰과 필라간 접합 영역에 작용하는 전계를 효과적으로 감소시키는 한편 누설 전류를 최소화하는 효과를 가짐을 알 수 있다.
전술한 본 발명의 설명은 예시를 위한 것이며, 본 발명이 속하는 기술분야의 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 쉽게 변형이 가능하다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타나며, 특허청구범위의 의미 및 범위 그리고 그 균등 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.

Claims (8)

  1. 제1 도전형 기판;
    상기 제1 도전형 기판상에서 성장된 제1 도전형 드리프트층;
    상기 제1 도전형 드리프트층의 하부로부터 수직 방향으로 상기 제1 도전형 드리프트층의 상면까지 형성된 복수의 제2 도전형 필라층이 결합하여 형성되는 제2 도전형 필라;
    상기 제2 도전형 필라와 교번하여 상기 제1 도전형 드리프트층 내에 형성되는 제1 도전형 필라;
    상기 복수의 제2 도전형 필라층 중 상기 제1 도전형 기판의 상면에 인접한 최상위 제2 도전형 필라층 내에 형성된 제2 도전형 이너 웰;
    상기 제2 도전형 이너 웰 내에 형성된 복수의 제1 도전형 소스 영역; 및
    상기 제2 도전형 이너 웰의 영역 일부, 상기 제2 도전형 필라의 영역 일부 및 상기 제1 도전형 필라의 상부에 위치하며, 상기 제2 도전형 이너웰, 상기 제2 도전형 필라 및 상기 제1 도전형 필라와 전기적으로 절연된 게이트를 포함하는 슈퍼 정션 트랜지스터.
  2. 청구항 1에 있어서, 상기 복수의 제2 도전형 필라층의 폭은 동일한 슈퍼 정션 트랜지스터.
  3. 청구항 1에 있어서, 상기 복수의 제2 도전형 필라층의 제2 도전형 불순물 농도는 동일한 슈퍼 정션 트랜지스터.
  4. 청구항 1에 있어서, 상기 최상위 제2 도전형 필라층의 두께는 나머지 제2 도전형 필라층의 두께보다 얇은 슈퍼 정션 트랜지스터.
  5. 청구항 1에 있어서, 상기 최상위 제2 도전형 필라층의 두께는 나머지 제2 도전형 필라층의 두께의 60% 내지 70%인 슈퍼 정션 트랜지스터.
  6. 청구항 1에 있어서, 상기 제2 도전형 이너 웰의 제2 도전형 불순물의 농도는 상기 제2 도전형 필라층의 제2 도전형 불순물의 농도보다 높은 슈퍼 정션 트랜지스터.
  7. 청구항 1에 있어서, 상기 최상위 제2 도전형 필라층 내부에 형성되며, 상기 제2 도전형 이너 웰의 하부에 위치하는 제2 도전형 하부층을 더 포함하는 슈퍼 정션 트랜지스터.
  8. 청구항 1에 있어서, 상기 게이트는, 상기 제1 도전형 소스 영역과 제2 도전형 이너 웰의 계면부터 상기 제2 도전형 필라와 상기 제1 도전형 필라의 계면까지 연장되는 영역의 상부에 위치하는 슈퍼 정션 트랜지스터.
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