CN102420249A - 功率半导体装置 - Google Patents

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Abstract

一种功率半导体装置，在第一导电型的第一半导体层(1)的第一表面上，相邻接地包括第一柱区域(6)、第二柱区域(10)、及第一导电型的外延层(3)。第一柱区域(6)具有交替配置的多个第二导电型的第一柱层(4)及多个第一导电型的第二柱层(5)，多个第二导电型的第一基极层(11)相隔开地连接在多个第一柱层(4)的各个之上。第二柱区域(10)相邻接地具有第二导电型的第三柱层(7)、第一导电型的第四柱层(8)、及第二导电型的第五柱层(9)。多个第二导电型的第二基极层(12)相隔开地连接在第三柱层及第五柱层的各个之上。多个源极层选择性地形成在多个第一基极层各自的表面。

Description

功率半导体装置
本申请基于且主张2010年9月28日申请的在先日本专利申请第2010-216583号的优先权的权益，此申请案的全部内容以引用的方式并入本文。
技术领域
本发明的实施方式涉及一种功率MOSFET等大功率半导体装置。
背景技术
功率MOSFET(Metal Oxide Semiconductor Field Effect Transistor，金属氧化物半导体场效应晶体管)包括流通电流的元件区域、及包围所述元件区域而形成在芯片的外周部的终端区域。当在功率MOSFET的漂移(drift)层发生雪崩击穿(avalanche breakdown)时，为了防止功率MOSFET的破坏，需要使因雪崩击穿所产生的载流子从元件区域侧排出到源电极。这是因为元件区域的使载流子排出到源电极的剖面面积要比终端区域的使载流子排出到源电极的剖面面积宽，所以排出电阻低，从而可防止因电流集中所引起的元件破坏。因此，理想的是将元件区域的耐压设定得比终端区域的耐压低。
另外，为了提高功率MOSFET的耐压，漂移层需要为杂质浓度低的高阻层。然而，因为欲在元件区域内降低通态电阻，所以期望漂移层为杂质浓度高的低阻层。如上所述，在功率MOSFET的耐压与通态电阻之间存在着折衷选择(trade-off)关系。为了改善所述折衷选择关系，在功率MOSFET的漂移层中采用超结结构(super junction structure)。通过将超结结构用于漂移层，可一边提高电流路径的杂质浓度，一边提高功率MOSFET的耐压。
功率MOSFET的漂移层被设计成在元件区域具有维持高耐压的同时实现了通态电阻降低的超结结构，且在终端区域具有即使电阻高但耐压更高的高阻层。此种结构的功率MOSFET中，因比起终端区域更可能会在元件区域内发生雪崩击穿，所以具有高雪崩耐量(avalanche ruggedness)、低通态电阻及高耐压的特性。
发明内容
本发明的实施方式提供一种可抑制终端区域内的元件破坏的半导体装置。
本发明的实施方式的功率半导体装置包括：具有第一表面的第一导电型的第一半导体层，第一柱区域，第二柱区域，第一导电型的外延层，多个第二导电型的第一基极层，多个第二导电型的第二基极层，第二导电型的第三基极层，多个第一导电型的源极层，第一栅电极，第二栅电极，第三栅电极，第一电极，及第二电极。所述第一柱区域是在所述第一半导体层的所述第一表面上，多个第二导电型的第一柱层与多个第一导电型的第二柱层沿着与所述第一表面平行的第一方向交替地重复配置而构成。所述第二柱区域是在所述第一半导体层的所述第一表面上，沿着所述第一方向而与所述第一柱区域的所述第二柱层相邻接，且包含柱组(pillar set)及第二导电型的第五柱层，所述柱组包含至少一个第二导电型的第三柱层、及沿着所述第一方向而与所述第三柱层相邻接的第一导电型的第四柱层，所述第二导电型的第五柱层沿着所述第一方向而与所述柱组相邻接。所述外延层是在所述第一半导体层的所述第一表面上，沿着所述第一方向而与所述第二柱区域相邻接，且第一导电型杂质浓度比所述第二柱层低。所述多个第一基极层电连接在所述多个第一柱层的各个之上且以彼此相隔开的方式设置。所述多个第二基极层电连接在所述第三柱层及所述第五柱层的各个之上且以彼此相隔开的方式设置。所述第三基极层是在所述外延层的表面，以与连接在所述第五柱层上的第二基极层相隔开地相邻的方式设置。所述多个源极层选择性地形成在所述多个第一基极层各自的表面，且第一导电型杂质浓度比所述外延层高。所述第一栅电极隔着第一栅极绝缘膜而设置在所述多个第一基极层中相邻的第一基极层的各个之上、所述多个源极层中形成在所述相邻的第一基极层上的源极层上、及所述第二柱层上。所述第二栅电极隔着第二栅极绝缘膜而设置在所述多个第二基极层中相邻的第二基极层的各个之上、及所述第四柱层上。所述第三栅电极隔着第三栅极绝缘膜而设置在所述第三基极层及连接在所述第二导电型的第五柱层上的所述第二基极层的各个之上。所述第一电极电连接地设置在所述第一半导体层的与所述第一表面为相反侧的表面。所述第二电极与所述源极层、所述第一基极层、所述第二基极层、及所述第三基极层的各个电连接。
根据本发明的实施方式，可提供一种能够抑制终端区域内的元件破坏的半导体装置。
附图说明
图1是第一实施方式的功率半导体装置的主要部分的示意剖视图。
图2是第一实施方式的功率半导体装置的示意俯视图。
图3是比较例的功率半导体装置的主要部分的示意剖视图。
图4是第二实施方式的功率半导体装置的主要部分的示意剖视图。
图5是第三实施方式的功率半导体装置的主要部分的示意剖视图。
图6是第四实施方式的功率半导体装置的主要部分的示意剖视图。
具体实施方式
以下，一边参照附图一边对本发明的实施方式进行说明。实施方式中的说明所使用的图是为了使说明变得容易而示意性表示的图，图中的各要素的形状、尺寸、大小关系等在实际实施时并不限于必须如图所示，在可取得本发明的效果的范围内可适当地进行变更。虽以第一导电型为n型、第二导电型为p型来进行说明，但也可分别设为与此相反的导电型。作为半导体，虽以硅为一例进行说明，但也可应用于SiC或GaN等化合物半导体。作为绝缘膜，虽以氧化硅膜为一例进行说明，但也可使用氮化硅膜、氮氧化硅膜、氧化铝等其他绝缘体。在以n+、n、n-来表述n型的导电型的情况下，设为依照n+、n、n-的顺序n型杂质浓度增大。p型也同样地设为依照p+、p、p-的顺序p型杂质浓度增大。
(第一实施方式)
使用图1对第一实施方式进行说明。图1是本发明的第一实施方式的功率半导体装置100的主要部分的示意剖视图。图2是功率半导体装置100的俯视图。沿图2的A-A线的箭头方向所看到的剖面为图1。图2的俯视图中省略了图1中的下述的场电极(field plate electrode)28。
如图1及图2所示，本实施方式的半导体装置100以如下方式构成。在n型杂质浓度例如为1×1019～1×1020/cm-3的n+型漏极层1的第一表面上，形成n型杂质浓度比第一半导体层低的n型缓冲层2。第一柱区域6形成在n型缓冲层2的表面上。第一柱区域6为沿着与第一半导体层1的第一表面平行的图1中的X方向(第一方向)交替重复着多个n型的第一柱层4与多个p型的第二柱层5的超结结构。第一柱层4及第二柱层5在作为堆积方向的相对于第一表面垂直的方向(图1中的Z方向)上延伸。而且，第一柱层4及第二柱层5为在第一表面内在与X方向正交的Y方向上延伸的条纹结构。
第二柱区域10在n型缓冲层2的表面上沿着X方向与第一柱区域6相邻接地形成。第二柱区域10具有p型的第三柱层7、n型的第四柱层8、及p型的第五柱层9。第三柱层7沿着图1中的X方向而与第一柱区域6的多个第二柱层5中的一个相邻接。第四柱层8沿着X方向而与第三柱层7相邻接。第五柱层9沿着X方向而与第四柱层8相邻接。采用另一种表达方式来说，第三柱层7与第四柱层8构成柱组，第五柱层9沿着X方向而与该柱组相邻接。本实施方式中，柱组包含一组第三柱层7与第四柱层8，而在下述实施例中，该柱组包含多组第三柱层7与第四柱层8。第三柱层7、第四柱层8及第五柱层9与第一及第二柱层4、5同样地在Z方向上延伸。而且，第三柱层7、第四柱层8及第五柱层9为在第一表面内在与X方向正交的Y方向上延伸的条纹结构。
在第一柱区域内，p型的第一柱层与n型的第二柱层形成为在各柱层整体上杂质量相等。尤其是如果为如下的状态，即p型的第一柱层与n型的第二柱层的与图中X方向垂直的剖面中的每单位面积内的p型杂质量与n型杂质量相等(取得平衡)，则p型的第一柱层与n型的第二柱层形成为如下状态，即，在图中Z方向的各位置(各深度)的与n+型漏极层1的第一表面平行的平面内，p型杂质量与n型杂质量相等。由此，在如下述般对源极层与漏极层施加了反向偏置电压(reverse bias voltage)时，即便各柱层的杂质浓度高，也可使第一柱区域整体耗尽。第二柱区域也同样地形成为p型的第三柱层与n型的第四柱层的杂质量相等。另外，能够通过使p型的第一及第三柱层形成为相同的柱层，且使n型的第二及第四柱层形成为相同的柱层，而贯穿第一及第二柱区域整体取得杂质量的平衡。
p型的第五柱层也能以与第三柱层相同的杂质量而形成。然而，因第五柱层形成在第二柱区域的端部，所以理想的是与相邻接的n型的第四柱层的沿着X方向的一半区域取得杂质量的平衡。也就是，在与n+型漏极层1的第一表面平行的平面内，只要第五柱层9的p型杂质量比第三柱层7的p型杂质量少即可，但理想的是优选设为第三柱层的p型杂质量的大约一半。由此，即便在第二柱区域的端部，也能够在施加反向偏置时使该第二柱区域的端部完全地耗尽。
n型杂质浓度例如为1×1015～1×1016/cm-3的n-型外延层3，在n型缓冲层2的表面上沿着X方向与第二柱区域10的p型的第五柱层9相邻接地形成。n-型外延生长层3的n型杂质浓度比第二及第四柱层5、8的n型杂质浓度低。
n型沟道截断环层29沿着X方向在与第二柱区域相反的一侧与n-型外延层3相邻接地形成。n型沟道截断环层29在利用切割(dicing)而分离成一个一个的功率半导体装置100的沿着外周的端部露出而形成。n型沟道截断环层29的n型杂质浓度可设为与第二及第四柱层的n型杂质浓度相同。
所述第一至第五柱层虽未进行图示的详细说明，但作为一例能够以如下方式制作而成。例如在n+型漏极层1的第一表面上，形成n型杂质浓度比n+型漏极层1低的n型缓冲层2后，使n-型外延层3的第一层在n型缓冲层2的整个表面外延生长。然后，在n-型外延层3的第一层的表面上，使用掩模选择性地对将要形成p型的第一、第三、及第五柱层4、7、9的区域，以规定的剂量及规定的宽度离子注入p型杂质。之后，使用另一掩模对将要形成n型的第二及第四柱层5、8的区域，以规定的剂量及规定的宽度离子注入n型杂质。另外，可通过同时对将要形成沟道截断环层29的区域进行离子注入，而在形成n型的第二及第四柱层5、8的同时形成沟道截断环层29。
然后，使n-型外延层3的第二层与第一层同样地在第一层上外延生长之后，与上述同样地，进行用于形成p型的第一、第三、及第五柱层的p型杂质的离子注入、以及用于形成n型的第二及第四柱层与n型的沟道截断环层29的n型杂质的离子注入。之后，重复所述步骤，在本实施方式中重复4次后，在高温下进行热处理以使n型杂质及p型杂质扩散，由此如图1所示，功率半导体装置100在漂移层具有沿着X方向相邻接的第一至第五柱层4、5、7、8、9、n-型外延层3、以及n型沟道截断环层29。关于p型杂质的离子注入与n型杂质的离子注入的顺序，哪个在前均可。另外，本实施方式中，通过重复4次外延生长与离子注入的步骤，而使n型杂质扩散层与p型杂质扩散层形成4层，使各个杂质扩散层沿着第一表面的垂直方向(Z方向)连结，从而形成p型柱层及n型柱层。可通过增加所述外延生长与离子注入的步骤的重复次数，而使各柱层的厚度增加，从而可进一步提高功率半导体装置100的耐压。
在以所述方式形成第一柱区域与第二柱区域时，作为取得杂质量的平衡的方法，例如只要在所述n型杂质与p型杂质的离子注入的步骤中，使剂量相等，并使图中X方向上的离子注入的区域的宽度(柱宽)相等即可。既可以在第一区域与第二区域的各区域内使n型杂质与p型杂质的各柱宽与各剂量相等，也可以贯穿第一区域与第二区域在整体上使n型杂质与p型杂质的各柱宽与剂量相等。理想的是位于第二柱区域的端部的p型的第五柱层如所述般以成为相邻接的n型的第四柱层的杂质量的大约一半的方式而形成。因此，只要将第五柱层的柱宽以成为第一及第三柱宽的大约一半的方式形成即可。
另外，作为所述以外的柱层的形成方法，例如还可利用外延生长等向形成在n-型外延层3中的沟槽内埋入p型半导体层及n型半导体层，由此形成p型柱层及n型柱层。
多个第一p型基极层11电连接在第一柱区域6中的多个p型的第一柱层4的各个之上而形成。在各个相邻的第一p型基极层11之间，形成着包含n型半导体层的多个JFET(junction field effect transistor，结型场效应晶体管)层35。JFET层35电连接在多个n型的第二柱层5的各个之上。多个n+型源极层14选择性地形成在多个第一p型基极层11各自的表面上。多个第一栅电极17以隔着第一栅极绝缘膜16横跨分别相邻的第一p型基极层11的方式形成。也就是，各个第一栅电极17隔着第一栅极绝缘膜16而形成在如下三个部分上，即JFET层35上、夹着所述JFET层35而相邻的第一p型基极层11的各自相向的一部分上、以及选择性地形成在相邻的第一p型基极层11的各自的表面的n+型源极层14上。形成着所述n+型源极层14的第一柱区域是如下述般电流从n+型漏极层1经由n型的第二柱层5及p型基极层11而流向n+型源极层14的元件区域。终端区域在比所述元件区域靠功率半导体装置100的端部(切割线的部分)侧包围元件区域而形成。
两个相邻的第二p型基极层12分别电连接在第二柱区域10中的p型的第三柱层7上及p型的第五柱层9上，且彼此相隔开地形成。因为形成着所述第二p型基极层12的第二柱区域10是不流通电流的终端区域，所以在第二p型基极层12的表面并未形成n型源极层14。与第一柱区域6上同样地，在相邻的第二p型基极层12之间，形成着包含n型半导体层的JFET层35。所述JFET层35电连接在n型的第四柱层8上。第二栅电极19隔着第二栅极绝缘膜18而形成在由所述两个相邻的第二p型基极层12所夹着的JFET层35上、以及所述相邻的第二p型基极层12的各自相向的一部分上。另外，多个第一栅电极17中的位于最靠第二柱区域10侧的第一栅电极17，隔着第一栅极绝缘膜16横跨在第一柱区域6的最端部处所形成的p型的第一柱层4上所形成的第一p型基极层11上、与第二柱区域10的p型的第三柱层7上所形成的第二p型基极层12上而形成。在所述第一栅电极17的下方，与其他第一栅电极17同样地存在n型的第二柱层5与JFET层35。
第三p型基极层13在n-型外延层3的表面上的第二柱区域10侧，中间隔着JFET层35而与电连接地形成在第五柱层9上的第二p型基极层12相邻地形成。第三p型基极层13在X方向上的宽度可与第一p型基极层11或第二p型基极层12在X方向上的宽度相同，但理想的是宽度比第一p型基极层11或第二p型基极层12宽。这是因为需要如下所述般将因雪崩击穿所产生的空穴的电流在终端区域内高效地经由第三p型基极层13而排出到源电极。第三栅电极21隔着第三栅极绝缘膜20横跨在所述第五柱层9上所形成的第二p型基极层12上、与第三p型基极层13上而形成。因为第三p型基极层13与第二p型基极层12同样地形成在不流通电流的终端区域，所以该第三p型基极层13的表面也未形成n+型源极层14。
两个相隔开的p型保护环层25是在n-型外延层3的表面上与第三p型基极层13相隔开地形成。n型半导体层30电连接地形成在沟道截断环层29的上部。绝缘膜27以覆盖第三p型基极层的切割线侧的端部上、p型保护环层25、及n型半导体层30的元件区域侧的端部上的方式形成。在绝缘膜27的开口部，场电极28经由p+型接触层26而与p型保护环层25欧姆接合。在绝缘膜27的另一开口部，沟道截断电极33隔着p+型半导体层31及n+型半导体层32而形成在n型半导体层30上。沟道截断电极33经由n+型半导体层32而与n型半导体层30欧姆接合且与沟道截断环层29电连接。
这里，第一至第三p型基极层11、12、13、JFET层35、p型保护环层25、n型半导体层30、p+型接触层15、26、31、及n+型源极层14例如可通过以下的方式形成。重复多次n-型外延层3与n型及p型杂质的离子注入步骤，形成所述的第一及第二柱区域6、10以及沟道截断环层后，最后在整个表面形成n-型外延层3。然后，将所述绝缘膜27及第一至第三栅电极等用作掩模，在最后外延生长的n-型外延层3中实施n型杂质及p型杂质的离子注入，之后实施热处理，从而形成所述各层。
源电极23隔着层间绝缘膜22而形成在第一栅电极17、第二栅电极19、及第三栅电极21上，且与第一至第三栅电极17、19、21绝缘。源电极23经由分别形成在第一p型基极层11的表面上的n+型源极层14之间、第二p型基极层12上、及第三p型基极层13上的p+型接触层15，而分别与第一p型基极层11、第二p型基极层12、及第三p型基极层13欧姆接合。漏电极24欧姆接合地形成在n+型漏极层1的与第一表面为相反侧的第二表面。另外，第一至第三栅电极17、19、21在未图示的区域内相互电连接，且通过层间绝缘膜22的开口部而引出到功率半导体装置100的外部。源电极23及漏电极24也同样地在未图示的区域内引出到功率半导体装置100的外部。
接下来，对本实施方式的功率半导体装置100的动作进行说明。如果在对漏电极24施加了相对于源电极23为正的电压的状态下，对第一栅电极17施加超过阈值的电压，则基于粒子数反转的沟道层在第一p型基极层11的表面的与第一栅电极17相向的部分，以将n+型源极层14与n型的第二柱层5连接的方式形成，从而功率半导体装置100成为导通(ON)状态。结果为，在第一柱区域6内，电流从漏电极24通过n+型漏极层1、n型的第二柱层5、第一p型基极层11、及n+型源极层14而流向源电极23。所述电流是利用对第一栅电极17所施加的电压来进行控制。利用第二及第三栅电极而在第二及第三p型基极层中分别形成着沟道层，但由于并未形成n+型源极层14，所以在第二柱区域10及n-型外延层3内不流通电流。
如果对第一栅电极17所施加的电压小于阈值，则沟道层会消失，因此功率半导体装置100成为断开(off)状态，从漏电极24流向源电极23的电流被阻断。随后，在施加到源电极23与漏电极24的电压的作用下，第一柱区域6、第二柱区域10、及n-型外延层3分别耗尽。为了降低通态电阻而将第二及第四柱层5、8的n型杂质浓度设定得高，但因为是以与第一及第三柱层4、7的p型杂质量相等的方式而形成的，所以第一柱区域6及第二柱区域10因被完全地耗尽而维持着高耐压。另外，n-型外延层3因无须降低通态电阻，所以杂质浓度低，因此易耗尽而耐压高。可通过降低杂质浓度来使耐压高于第一及第二柱区域。
在第二柱区域10与n-型外延层3的连接部分，第一及第二柱区域内连续的p型柱层与n型柱层的重复结构中断。在所述部分，难以保持p型杂质量与n型杂质量的平衡。本实施方式中，第五柱层9的p型杂质量是以成为相邻接的第四柱层8的n型杂质量的一半左右的方式而形成(也就是，p型的第三柱层7的p型杂质量的一半左右)，从而在第四柱层8与第五柱层9的接合部取得了杂质量的平衡。然而，所述连接部分与第一及第二柱区域中4、5的p-n结部相比，要取得杂质量的平衡较为困难。因此，当功率半导体装置100为断开状态时，耐压低而易发生雪崩击穿。为了防止由因雪崩击穿所产生的空穴的电流集中而导致元件破坏，需要将因雪崩击穿所产生的空穴高效地(以低电阻)排出到源电极。本实施方式的功率半导体装置100中，第五柱层9中因雪崩击穿所产生的空穴不仅通过第三p型基极层13，还通过与第五柱层9的上部连接的第二p型基极层12及与第三柱层7的上部连接的第二p型基极层12而排出到源电极23。因第二p型基极层12并未形成n+型源极层14，所以与第一p型基极层11相比第二p型基极层12与源电极23的接触面积较大，因此空穴排出时的电阻低。因此，由因雪崩击穿所产生的空穴电流的排出而引起的发热被抑制为少量。而且，因为在第二p型基极层12与第三p型基极层13中并未形成n+型源极层14，所以并无因雪崩击穿的空穴电流引起n+型源极层/第二p型基极层(第三p型基极层)/第四n型柱层(n-型外延层3)的寄生晶体管(parasitic transistor)的锁存(latch up)的担忧。因此，本实施方式的功率半导体装置100在终端区域内的雪崩耐量高，可进行高耐压的动作。
接下来，将本实施方式的功率半导体装置100与比较例的功率半导体装置101进行比较，来说明本实施方式的优点。图3是比较例的功率半导体装置101的主要部分的示意剖视图。另外，对于与本实施方式中所说明的构成相同的构成的部分使用相同的参照编号或符号并省略该部分的说明。主要对与本实施方式的不同之处进行说明。
比较例的功率半导体装置101为如下结构：在本实施方式的功率半导体装置100中去除第二栅电极19与第二栅极绝缘膜18、及第三栅电极21与第三栅极绝缘膜20，且将相邻的两个第二p型基极层12及第三p型基极层13分别相互沿水平方向(X方向)连接而形成一个第三p型基极层13a。源电极23经由p+型接触层15而与第三p型基极层13a欧姆接合。除了所述方面以外，比较例的功率半导体装置101与本实施方式的功率半导体装置100相同。
比较例的功率半导体装置101与本实施方式的功率半导体装置100相比，并不具有在第二柱区域10a的上部多个第二p型基极层12相隔开且中间具有JFET层35的结构，因此第三p型基极层13a与源电极23的接触面积大。因此，即便在第五柱层9a发生雪崩击穿，比较例的功率半导体装置101的空穴向漏电极排出时的电阻也比本实施方式的功率半导体装置100低。然而，功率半导体装置101在第二柱区域10a的上部，在n型的第四柱层8a的上部存在第三p型柱层13a。因此，第二柱区域10a成为与第一柱区域6相比，在源电极23侧的表面附近p型杂质量比n型杂质量多的状态。在第二柱区域10a内，杂质量失去平衡，可将第二柱区域10a整体近似地看作p型杂质量少的p型的半导体层。与此相对，在第一柱区域6内，在n型的第二柱层5上连接着n型的JFET层35，从而在源电极23侧也取得了p型杂质量与n型杂质量的平衡，可将第一柱区域6整体近似地看作已完全耗尽的高阻层。在图3的下部表示了第一柱区域6及第二柱区域10a中的沿着C1-C2及B1-B2剖面的深度方向的电场强度分布。左侧为第一柱区域6的电场强度分布，右侧为第二柱区域10a的电场强度分布。第一柱区域6是完全耗尽的，因此电场强度相对于深度方向为固定。与此相对，第二柱区域10a整体近似于p型半导体，因而成为电场强度朝向源电极23侧逐渐下降的分布。因为耐压是深度方向的电场强度的积分值，所以第二柱区域10a的耐压远低于第一柱区域6。因此，比较例的功率半导体装置101在终端区域内的耐压低，所以在终端区域内易发生元件破坏。
与此相对，本实施方式的功率半导体装置100在第二柱区域10内与第一柱区域6同样地在n型柱层上具有n型的JFET层35，且形成隔着所述JFET层35而相邻的第二p型基极层12，在源电极23侧具有与第一柱区域6相同的柱结构。因此，本实施方式的功率半导体装置100的第二柱区域10具有与第一柱区域6大致相同的耐压，所以与比较例的功率半导体装置101相比，终端区域内的耐压提高，终端区域内的元件破坏受到抑制。比较例的功率半导体装置101的耐压为640V，而本实施方式的功率半导体装置100的耐压提高到了670V。
本实施方式的功率半导体装置100包括形成元件区域的第一柱区域6、及沿着X方向而与所述第一柱区域6相邻接的第二柱区域10。第二柱区域10包括柱组及沿着X方向而与所述柱组相邻接的第五柱层9。柱组包括第三柱层7、及沿着X方向而与所述第三柱层7相邻接的第四柱层8。多个p型的第二基极层12电连接在第三柱层7及第五柱层9的各个之上且以彼此相隔开的方式设置。在所述第二p型基极层12中并未形成n+型源极层14。由此，因雪崩击穿所产生的空穴以低电阻向第二柱区域10的上部的源电极23排出，且锁存的发生也被抑制，因此功率半导体装置100中，在终端区域内的元件破坏可被抑制。此外，因为在第二柱区域10的源电极23侧，也可取得p型杂质量与n型杂质量的平衡，所以功率半导体装置100的终端区域内的耐压与元件区域同样地高。也就是，可获得终端区域内的元件破坏受到抑制的功率半导体装置。
(第二实施方式)
使用图4来说明第二实施方式的功率半导体装置200。图4是第二实施方式的功率半导体装置200的主要部分的示意剖视图。另外，对于与第一实施方式中所说明的构成相同的构成的部分使用相同的参照编号或符号，并省略该部分的说明。主要对与第一实施方式的不同之处进行说明。
如图4所示，本实施方式的功率半导体装置200在以下方面与第一实施方式的功率半导体装置100不同。功率半导体装置200具有如下结构：在第一实施方式的功率半导体装置100中，在第一柱区域6的n型的第二柱层5与第二柱区域10的p型的第三柱层7之间，插入有另一组p型的第三柱层7与n型的第四柱层8。也就是，在第一实施方式的功率半导体装置100中，第二柱区域的柱组具有一组第三柱层7及第四柱层8。与此相对，在本实施方式的功率半导体装置200中，柱组包含沿着图中X方向交替地重复配置的两个周期(两组)的第三柱层7及第四柱层8。以与所追加的第三柱层7的上部连接的方式追加形成第二p型基极层12。以与所追加的第四柱层8的上部连接的方式追加形成n型的JFET层35。在所追加的第二p型基极层12上、及与该追加的第二p型基极层12相邻的第二p型基极层12上再追加形成隔着第二栅极绝缘膜18的第二栅电极19。
本实施方式的功率半导体装置200如所述般，与第一实施方式的功率半导体装置100相比，在不流通电流的第二柱区域10b内，第二p型基极层12与第二栅电极19各增加了一组。因此，当在第二柱区域10b的端部即第五柱层9发生雪崩击穿时，使空穴排出到源电极23的电阻进一步降低，因此本实施方式的功率半导体装置200与第一实施方式的功率半导体装置100相比，终端区域内的雪崩耐量上升，可靠性提高。在所述第二柱区域10b内，第二p型基极层12的数量越增加则越可提高雪崩耐量，但终端区域相对于元件区域的面积的比例会增加，从而对制造成本的上升造成影响，因此实际的第二p型基极层12的数量将根据设计来决定详情。除所述内容以外，可取得与第一实施方式同样的效果。也就是，可获得终端区域内的元件破坏受到抑制的功率半导体装置。
(第三实施方式)
使用图5来说明第三实施方式的功率半导体装置300。图5是第三实施方式的功率半导体装置300的主要部分的示意剖视图。另外，对于与第一实施方式中所说明的构成相同的构成的部分使用相同的参照编号或符号，并省略该部分的说明。主要对与第一实施方式的不同之处进行说明。
第三实施方式的功率半导体装置300在以下方面与第一实施方式的半导体装置100不同：在第二柱区域10c内，在p型的第五柱层9c与n型外延层3之间还具有n型的第六柱层34。所述n型的第六柱层34在其上部连接于n型的JFET层35，所述n型的JFET层35由与第五柱层9c的上部连接的第二p型基极层12及第三p型基极层13所夹着。在第六柱层34的上部配置着第三栅电极21。这时，p型的第五柱层9c未形成在第二柱区域10c的端部，因此由与p型的第三柱层7相同的结构而形成。也就是，p型的第五柱层9c形成为在与n+型漏极层1的第一表面平行的平面内，该p型的第五柱层9c的p型杂质量与p型的第三柱层7的p型杂质量相等。作为代替，n型的第六柱层34形成在第二柱区域10c的端部，因此n型的第六柱层34在与n+型漏极层1的第一表面平行的平面内，n型杂质量形成得比n型的第四柱层8的n型杂质量少即可，优选以成为大约一半的方式形成即可。
本实施方式的功率半导体装置300中，第二柱区域10c的端部由n型的第六柱层34所构成，因此雪崩击穿易发生在第六柱层34的区域。与第一实施方式的功率半导体装置100相比，因雪崩击穿所产生的空穴容易流向第三p型基极层13，从而雪崩耐量增加少许。除此以外，功率半导体装置300具有与第一实施方式同样的效果。也就是，可获得终端区域内的元件破坏受到抑制的功率半导体装置。
(第四实施方式)
使用图6来说明第四实施方式的功率半导体装置400。图6是第四实施方式的功率半导体装置400的主要部分的示意剖视图。另外，对于与第一实施方式中所说明的构成相同的构成的部分使用相同的参照编号或符号，并省略该部分的说明。主要对与第一实施方式的不同之处进行说明。
第四实施方式的功率半导体装置400与第一实施方式的功率半导体装置100具有平面结构的栅电极的情况不同，在具有沟槽结构的栅电极的方面有差异。除此以外，与第一实施方式为相同的结构。第四实施方式的功率半导体装置400中，第一栅电极17a是在相邻的第一p型基极层11a之间，隔着第一栅极绝缘膜16a埋入第一沟槽内而形成，在所述第一沟槽中，相邻的第一p型基极层11a在侧壁露出，且n型的第二柱层5在底面露出。第二栅电极19a是在相邻的第二p型基极层12之间，隔着第二栅极绝缘膜18a埋入第二沟槽内而形成，在所述第二沟槽中，相邻的第二基极层12在侧壁露出，且n型的第四柱层8在底面露出。第三栅电极21a是在与p型的第五柱层9的上部连接的第二p型基极层12及与该第二p型基极层12相邻的第三p型基极层13之间，隔着第三栅极绝缘膜20a埋入第三沟槽内而形成，在所述第三沟槽中，所述第二p型基极层12与所述第三p型基极层13在侧壁露出，且n-型外延层3在底面露出。在所埋入的第一至第三栅电极17a、19a、21a上形成着层间绝缘膜22，第一至第三栅电极17a、19a、21a通过层间绝缘膜22而与源电极23绝缘。
本实施方式的功率半导体装置400也与第一实施方式的功率半导体装置100同样地具有形成元件区域的第一柱区域6、及沿着X方向与该第一柱区域6相邻接的第二柱区域10。第二柱区域10具有柱组、及沿着X方向与该柱组相邻接的第五柱层9。柱组具有第三柱层7、及沿着X方向与该第三柱层7相邻接的第四柱层8。多个p型的第二基极层12以电连接在第三柱层7及第五柱层9的各个之上且彼此相隔开的方式设置。在所述第二p型基极层12上未形成n+型源极层14。由此，因雪崩击穿所产生的空穴以低电阻向第二柱区域10的上部的源电极23排出，还可抑制锁存的发生，因此在功率半导体装置400中可抑制终端区域内的元件的破坏。此外，因为在第二柱区域10的源电极23侧也可以取得p型杂质量与n型杂质量的平衡，所以功率半导体装置400在终端区域内的耐压高。也就是，可获得终端区域内的元件破坏受到抑制的功率半导体装置。而且，本实施方式的功率半导体装置400的栅电极是由沟槽结构的栅电极而形成的，因此具有与平面结构的栅电极相比可提高集成度的优点。
以上所说明的各实施方式及比较例中，将第一至第五柱层作为在图中Y方向上延伸的条纹状的柱层来说明了各功率半导体装置。然而，只要是具有各实施例的主要部分剖视图所示的结构的功率半导体装置，则第一至第五柱层也可以是在Y方向上延伸的格子状或交错格子状的柱层。
虽已对本发明的若干实施方式进行了说明，但这些实施方式是作为示例而提出的，并未意图限定发明的范围。这些新颖的实施方式可以用其他各种方式来实施，在不脱离发明的主旨的范围内可进行各种省略、替换、变更。这些实施方式及其变形包含在发明的范围及主旨内，且包含在权利要求书所述的发明及与其等同的范围内。

Claims (19)

1.一种功率半导体装置，其特征在于，包括：
第一导电型的第一半导体层，具有第一表面；
第一柱区域，在所述第一半导体层的所述第一表面上，将多个第二导电型的第一柱层与多个第一导电型的第二柱层沿着与所述第一表面平行的第一方向交替地重复配置而构成；
第二柱区域，在所述第一半导体层的所述第一表面上，沿着所述第一方向而与所述第一柱区域的所述第二柱层相邻接，且包含柱组及第二导电型的第五柱层，所述柱组包含至少一个第二导电型的第三柱层、及沿着所述第一方向而与所述第三柱层相邻接的第一导电型的第四柱层，所述第二导电型的第五柱层沿着所述第一方向而与所述柱组相邻接；
第一导电型的外延层，在所述第一半导体层的所述第一表面上，沿着所述第一方向而与所述第二柱区域相邻接，且第一导电型杂质浓度比所述第二柱层低；
多个第二导电型的第一基极层，电连接在所述多个第一柱层的各个之上，且以彼此隔开的方式设置；
多个第二导电型的第二基极层，电连接在所述第三柱层及所述第五柱层的各个之上，且以彼此隔开的方式设置；
第二导电型的第三基极层，在所述外延层的表面，以与所述多个第二基极层中连接在所述第五柱层上的第二基极层相隔开地相邻的方式设置；
多个第一导电型的源极层，选择性地形成在所述多个第一基极层各自的表面，且第一导电型杂质浓度比所述外延层高；
第一栅电极，隔着第一栅极绝缘膜而设置在所述多个第一基极层中相邻的第一基极层的各个之上、所述多个源极层中形成在所述相邻的第一基极层上的源极层上、及所述第二柱层上；
第二栅电极，隔着第二栅极绝缘膜而设置在所述多个第二基极层中相邻的第二基极层的各个之上、及所述第四柱层上；
第三栅电极，隔着第三栅极绝缘膜而设置在所述第三基极层、及连接在所述第五柱层上的所述第二基极层的各个之上；
第一电极，电连接地设置在所述第一半导体层的与所述第一表面为相反侧的表面；以及
第二电极，与所述源极层、所述第一基极层、所述第二基极层、及所述第三基极层的各个电连接。
2.根据权利要求1所述的功率半导体装置，其特征在于，
所述柱组包含沿着所述第一方向配置的单一的第三柱层及单一的第四柱层。
3.根据权利要求1所述的功率半导体装置，其特征在于，
所述柱组包含沿着所述第一方向交替地重复配置的多个第三柱层及多个第四柱层，所述多个第二基极层彼此相隔开地电连接在所述多个第三柱层的各个之上。
4.根据权利要求1所述的功率半导体装置，其特征在于，
设置着多个第一导电型的第三半导体层，所述多个第一导电型的第三半导体层在相邻的所述第一基极层之间与所述第二柱层电连接，在相邻的所述第二基极层之间与所述第四柱层电连接。
5.根据权利要求1所述的功率半导体装置，其特征在于，
在与所述第一表面平行的平面内，形成为所述第五柱层的第二导电型杂质量比所述第三柱层的第二导电型杂质量少。
6.根据权利要求1所述的功率半导体装置，其特征在于，
所述第二柱区域在所述第五柱层与所述外延层之间还包括第一导电型的第六柱层。
7.根据权利要求6所述的功率半导体装置，其特征在于，
在与所述第一表面平行的平面内，形成为所述第六柱层的第一导电型杂质量比所述第四柱层的第一导电型杂质量少。
8.根据权利要求1所述的功率半导体装置，其特征在于，
所述第三基极层的沿着第一方向的宽度比所述第二基极层沿着该第一方向的宽度宽。
9.根据权利要求1所述的功率半导体装置，其特征在于，
在所述第一半导体层、与所述第一柱区域及所述第二柱区域之间，还包括第一导电型的第四半导体层。
10.根据权利要求1所述的功率半导体装置，其特征在于，
在所述第一半导体层与所述第一电极之间，还包括第二导电型的第五半导体层。
11.根据权利要求1所述的功率半导体装置，其特征在于，
所述第一栅电极隔着所述第一栅极绝缘膜埋入第一沟槽内而形成，在所述第一沟槽中，相邻的所述第一基极层在侧壁露出且所述第二柱层在底面露出；
所述第二栅电极隔着所述第二栅极绝缘膜埋入第二沟槽内而形成，在所述第二沟槽中，相邻的所述第二基极层在侧壁露出且所述第四柱层在底面露出；
所述第三栅电极隔着所述第三栅极绝缘膜埋入第三沟槽内而形成，在所述第三沟槽中，连接在所述第五柱层上的所述第二基极层与所述第三基极层在侧壁露出且所述外延层在底面露出。
12.根据权利要求11所述的功率半导体装置，其特征在于，
所述柱组包含沿着所述第一方向配置的单一的第三柱层及单一的第四柱层。
13.根据权利要求11所述的功率半导体装置，其特征在于，
所述柱组包含沿着所述第一方向交替地重复配置的多个第三柱层及多个第四柱层，所述多个第二基极层彼此相隔开地电连接在所述多个第三柱层的各个之上。
14.根据权利要求11所述的功率半导体装置，其特征在于，
在与所述第一表面平行的平面内，形成为所述第五柱层的第二导电型杂质量比所述第三柱层的第二导电型杂质量少。
15.根据权利要求11所述的功率半导体装置，其特征在于，
所述第二柱区域在所述第五柱层与所述外延层之间还包括第一导电型的第六柱层。
16.根据权利要求15所述的功率半导体装置，其特征在于，
在与所述第一表面平行的平面内，形成为所述第六柱层的第一导电型杂质量比所述第四柱层的第一导电型杂质量少。
17.根据权利要求11所述的功率半导体装置，其特征在于，
所述第三基极层的沿着第一方向的宽度比所述第二基极层沿着该第一方向的宽度宽。
18.根据权利要求11所述的功率半导体装置，其特征在于，
在所述第一半导体层、与所述第一柱区域及所述第二柱区域之间，还包括第一导电型的第四半导体层。
19.根据权利要求11所述的功率半导体装置，其特征在于，
在所述第一半导体层与所述第一电极之间，还包括第二导电型的第五半导体层。
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