CN103460392B - 半导体装置及其制造方法 - Google Patents

半导体装置及其制造方法 Download PDF

Info

Publication number
CN103460392B
CN103460392B CN201280015311.4A CN201280015311A CN103460392B CN 103460392 B CN103460392 B CN 103460392B CN 201280015311 A CN201280015311 A CN 201280015311A CN 103460392 B CN103460392 B CN 103460392B
Authority
CN
China
Prior art keywords
conduction type
region
sic
thickness direction
jte
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201280015311.4A
Other languages
English (en)
Other versions
CN103460392A (zh
Inventor
浜田宪治
川上刚史
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Publication of CN103460392A publication Critical patent/CN103460392A/zh
Application granted granted Critical
Publication of CN103460392B publication Critical patent/CN103460392B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/1608—Silicon carbide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/0445—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising crystalline silicon carbide
    • H01L21/0455—Making n or p doped regions or layers, e.g. using diffusion
    • H01L21/046—Making n or p doped regions or layers, e.g. using diffusion using ion implantation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/0619—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a supplementary region doped oppositely to or in rectifying contact with the semiconductor containing or contacting region, e.g. guard rings with PN or Schottky junction
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66083—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by variation of the electric current supplied or the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. two-terminal devices
    • H01L29/6609—Diodes
    • H01L29/66128—Planar diodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66083—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by variation of the electric current supplied or the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. two-terminal devices
    • H01L29/6609—Diodes
    • H01L29/66136—PN junction diodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/861—Diodes
    • H01L29/8611—Planar PN junction diodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H01L29/0852—Source or drain regions of field-effect devices of field-effect transistors with insulated gate of DMOS transistors
    • H01L29/0873—Drain regions
    • H01L29/0878—Impurity concentration or distribution
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H01L29/7395—Vertical transistors, e.g. vertical IGBT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7811—Vertical DMOS transistors, i.e. VDMOS transistors with an edge termination structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/861—Diodes
    • H01L29/872—Schottky diodes

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Chemical & Material Sciences (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Recrystallisation Techniques (AREA)

Abstract

本发明的目的在于提供一种得到稳定的耐压的高耐压半导体装置及其制造方法。在第1导电类型的SiC外延层（12）的厚度方向一方侧的表面附近部中的、比第2导电类型的SiC区域（13）在SiC基板（11）的外周端侧的部分中，形成第2导电类型的JTE区域（15）。至少，在JTE区域（15）彼此接合的部分的厚度方向一方侧的表面附近部，形成第1导电类型的杂质的浓度高于SiC外延层（12）的第1导电类型的SiC区域（16）。

Description

半导体装置及其制造方法
技术领域
本发明涉及半导体装置及其制造方法，更详细而言涉及在碳化硅（SiC）基体内形成JTE（JunctionTerminationExtension，结终端扩展）区域的半导体装置及其制造方法。
背景技术
作为功率半导体装置，有使用了碳化硅（SiC）基体的肖特基二极管、pn二极管以及MOSFET（MetalOxideSemiconductorFieldEffectTransistor，金属氧化物半导体场效应晶体管）等。在这些功率半导体装置中，为了防止电场集中到SiC基体内的pn结部，导入了各种终端构造。终端构造之一，有JTE（JunctionTerminationExtension）构造（例如，参照非专利文献1）。
JTE构造具有能够通过离子注入而容易地形成这样的特征。另外，JTE构造由于以在绝缘破坏时使JTE区域完全耗尽化的方式设计JTE区域的载流子浓度即可，所以还具有设计容易这样的特征。
在JTE构造的半导体装置（以下有时称为“器件”）中，为了降低JTE区域的表面的电场强度，提出了以下的技术。在例如专利文献1中，提出了对JTE区域附加浓度梯度的技术。另外，在专利文献2中，提出了通过第3层包覆pn结和JTE区域的技术。通过这些技术，试图实现高耐压的半导体装置。
专利文献1：日本特表2000-516767号公报
专利文献2：日本特表2002-507325号公报
非专利文献1：B.JayantBaliga，“FUNDAMENTALSOFPOWERSEMICONDUCTORDEVICES”，p149-p155
发明内容
发明所要解决的技术问题
在专利文献1以及专利文献2所公开的那样的高耐压的半导体装置中，在对pn结施加了比较高的逆电压时，在JTE区域之间或者JTE区域和外延层的接合部中产生电场强度的峰值。存在如下问题：如果到达基体表面的电场强度的峰值高，则在基体外部发生沿面放电，半导体装置的耐压显著降低。进而，存在随着半导体装置的耐压规格的高耐压化而电场强度的峰值变高这样的问题。
作为抑制电场强度的峰值的JTE构造，有如专利文献1公开那样对JTE区域附加了浓度梯度的构造，以及如专利文献2公开那样pn结以及JTE区域被第3层包覆的构造。
但是，在专利文献1以及专利文献2公开的JTE构造中，多个JTE区域未必一定具有逆增分布（retrogradedistribution）。“逆增分布”是指，在基体的里侧、即相比于JTE区域的厚度方向一方侧的表面而在内部侧具有杂质浓度的峰值的分布。
具体而言，在专利文献1以及专利文献2公开的JTE构造中，杂质浓度比较高的高杂质区域形成直到JTE区域的表面。因此，存在如下问题：无法充分降低到达JTE区域的表面或者器件的表面的电场强度的峰值。
另外，在专利文献2公开的JTE构造中，包覆pn结以及JTE区域的第3层未必一定具有比漂移层高的杂质浓度。因此，在对器件施加了比较高的逆电压时，第3层完全耗尽化而保持电场，所以存在无法充分降低到达器件表面的电场强度的峰值这样的问题。
本发明的目的在于提供一种得到稳定的耐压的高耐压的半导体装置及其制造方法。
解决技术问题的技术方案
本发明提供一种半导体装置，其特征在于，具备：碳化硅基板，具有第1导电类型；碳化硅层，设置于所述碳化硅基板的厚度方向一方侧的表面上，具有第1导电类型；第2导电类型的区域，形成于所述碳化硅层的厚度方向一方侧的表面附近部的一部分，具有第2导电类型；以及多个接合终端区域，形成于所述碳化硅层的厚度方向一方侧的表面附近部中的、相比于所述第2导电类型的区域在所述碳化硅基板的外周端侧的部分，具有第2导电类型，所述多个接合终端区域至少在所述碳化硅层的厚度方向一方侧的表面中相互邻接或者离开地形成，至少在所述接合终端区域彼此接合的部分或者离开的所述接合终端区域彼此之间的部分的厚度方向一方侧的表面附近部，形成有具有第1导电类型、且第1导电类型的杂质的浓度高于所述碳化硅层的第1导电类型的区域，所述第1导电类型的区域跨过邻接的所述接合终端区域而形成。
另外，本发明提供一种半导体装置的制造方法，其特征在于，具备：碳化硅层形成工序，在具有第1导电类型的碳化硅基板的厚度方向一方侧的表面上，形成具有第1导电类型的碳化硅层；第2导电类型的区域形成工序，在所述碳化硅层的厚度方向一方侧的表面附近部的一部分，形成具有第2导电类型的第2导电类型的区域；终端区域形成工序，通过对所述碳化硅层的厚度方向一方侧的表面附近部中的、比所述第2导电类型的区域在所述碳化硅基板的外周端侧的部分实施离子注入处理，至少在所述碳化硅层的厚度方向一方侧的表面以相互邻接或者离开的方式，形成具有第2导电类型的多个接合终端区域；以及第1导电类型的区域形成工序，至少通过对所述接合终端区域彼此接合的部分或者离开的所述接合终端区域彼此之间的部分的厚度方向一方侧的表面附近部实施离子注入处理，形成具有第1导电类型、且第1导电类型的杂质的浓度高于所述碳化硅层的第1导电类型的区域，在所述第1导电类型的区域形成工序中，将所述第1导电类型的区域跨过邻接的所述接合终端区域而形成。
发明效果
根据本发明的半导体装置，在对pn结施加了比较高的逆电压的情况下，第1导电类型的区域成为电场屏蔽。另外，能够通过第1导电类型的区域，抑制接合终端区域的厚度方向一方侧的表面中的耗尽化，所以能够使在接合终端区域内电场强度成为最高的部分比接合终端区域的厚度方向一方侧的表面位于厚度方向另一方侧。由此，能够降低到达接合终端区域的厚度方向一方侧的表面、或者包括接合终端区域的碳化硅层的厚度方向一方侧的表面的电场强度的峰值，所以能够抑制由碳化硅层和碳化硅基板构成的基体的外部中的沿面放电。因此，能够防止半导体装置的耐压降低，所以能够实现得到稳定的耐压的高耐压的半导体装置。
另外，根据本发明的半导体装置的制造方法，如上所述能够提供得到稳定的耐压的高耐压的所述本发明的半导体装置。
本发明的目的、特征、方面以及优点通过以下的详细的说明和附图将更加明确。
附图说明
图1是示出作为本发明的第1实施方式的半导体装置1的结构的剖面图。
图2是示出两种JTE构造中的到达基体表面S0的电场强度与距第2导电类型的SiC区域13的距离的关系的曲线图。
图3是示出比较JTE构造B的仿真结果的图。
图4是示出本申请JTE构造A的仿真结果的图。
图5是示出比较JTE构造D的杂质分布（profile）的图。
图6是示出本申请JTE构造C的杂质分布的图。
图7是示出两种JTE构造C、D中的到达基体表面S0的电场强度与基体的横向距离的关系的曲线图。
图8是示出第2导电类型的SiC区域13的形成结束了的阶段的状态的剖面图。
图9是示出欧姆接触区域14的形成结束了的阶段的状态的剖面图。
图10是示出JTE区域15的形成结束了的阶段的状态的剖面图。
图11是示出第1导电类型的SiC区域16的形成结束了的阶段的状态的剖面图。
图12是示出保护膜17的形成结束了的阶段的状态的剖面图。
图13是示出开口部18的形成结束了的阶段的状态的剖面图。
图14是示出第1导电类型的SiC区域的其它例子的剖面图。
图15是示出第1导电类型的SiC区域的其它例子的剖面图。
图16是示出第1导电类型的SiC区域的其它例子的剖面图。
图17是示出本发明的第2实施方式的半导体装置2的结构的剖面图。
图18是示出JTE区域15的形成结束了的阶段的状态的剖面图。
图19是示出第1导电类型的SiC区域16的形成结束了的阶段的状态的剖面图。
图20是示出保护膜17的形成结束了的阶段的状态的剖面图。
图21是示出开口部18的形成结束了的阶段的状态的剖面图。
图22是示出第1导电类型的SiC区域的其它例子的剖面图。
图23是示出第1导电类型的SiC区域的其它例子的剖面图。
（符号说明）
1、2：半导体装置；11：碳化硅（SiC）基板；12：SiC外延层；13：第2导电类型的SiC区域；14：欧姆接触区域；15、25：JTE区域；16、26、31、32：第1导电类型的SiC区域；17：保护膜；18：开口部；19：阳极电极；20：阴极电极。
具体实施方式
<第1实施方式>
图1是示出作为本发明的第1实施方式的半导体装置1的结构的剖面图。本实施方式的半导体装置1是pn二极管。半导体装置1构成为具备碳化硅（SiC）基板11、SiC外延层12、第2导电类型的SiC区域13、欧姆接触区域14、接合终端扩散（JunctionTerminationExtension；简称：JTE）区域15、第1导电类型的SiC区域16、保护膜17、阳极电极19以及阴极电极20。
SiC外延层12相当于碳化硅层。第2导电类型的SiC区域13相当于第2导电类型的区域。JTE区域15相当于接合终端区域。第1导电类型的SiC区域16相当于第1导电类型的区域。
在以下的说明中，有时将SiC基板11、和作为在SiC基板11上设置的半导体层的SiC层、本实施方式中的SiC外延层12合起来称为“SiC基体”或者简称为“基体”。在该情况下，基体是板状，包括在SiC外延层12内形成的各区域、即第2导电类型的SiC区域13、欧姆接触区域14、JTE区域15以及第1导电类型的SiC区域16。
在图1中，仅图示了基体的外周端（以下有时称为“最外缘”）及其附近，对于比其更内侧的部分，省略了图示。在图1中，朝向纸面，右侧对应于基体的外周端侧，朝向纸面，左侧对应于比基体的外周端更内侧。在本实施方式中，“基体的外周端”相当于“SiC基板11的外周端”，“比基体的外周端更内侧”相当于“比SiC基板11的外周端更内侧”。
SiC外延层12设置于SiC基板11的厚度方向一方侧的表面上。SiC基板11以及SiC外延层12具有第1导电类型。
JTE区域15形成于SiC外延层12的厚度方向一方侧的表面附近部中。“表面附近部”包括表面和其附近的部分。半导体装置1具备多个JTE区域15。在图1中，图示了3个JTE区域15，但也可以设置4个以上的JTE区域15。多个JTE区域15朝向半导体装置1的最外缘，在与SiC基板11的厚度方向垂直的方向（以下有时称为“横向”）上排列设置。在图1中，横向是朝向纸面左右方向。
在本实施方式中，多个JTE区域15在横向上邻接地设置。此处，“邻接地设置”是指，不隔开间隔而相接地设置。因此，各JTE区域15与在横向上邻接的其它JTE区域15接合。
第2导电类型的SiC区域13形成于SiC外延层12的厚度方向一方侧的表面附近部中的、在横向上比JTE区域15在基体的更内侧的区域中。第2导电类型的SiC区域13是与多个JTE区域15中的、在横向设置于基体的最内侧的JTE区域15相接地设置的。第2导电类型的SiC区域13从SiC外延层12的厚度方向一方侧的表面形成为跨过厚度方向中央部。第2导电类型的SiC区域13具有第2导电类型。
欧姆接触区域14是在第2导电类型的SiC区域13的厚度方向一方侧的表面附近部的一部分中，与JTE区域15隔离地形成的。欧姆接触区域14形成得比第2导电类型的SiC区域13更浅。例如，欧姆接触区域14从第2导电类型的SiC区域13的厚度方向一方侧的表面形成至第2导电类型的SiC区域13的深度的五分之二（2/5）左右的深度。欧姆接触区域14具有第2导电类型。欧姆接触区域14的杂质浓度高于第2导电类型的SiC区域13的杂质浓度。
多个JTE区域15中的、在横向上设置于基体的最内部侧的JTE区域（以下有时称为“内部侧JTE区域”）15是在横向上，与第2导电类型的SiC区域13邻接地设置的。具体而言，内部侧JTE区域15被设置为在从基体的厚度方向一方侧观察时，与第2导电类型的SiC区域13邻接，并且围绕第2导电类型的SiC区域13。其它JTE区域15被设置为在从基体的厚度方向一方侧观察时，与内部侧JTE区域15邻接，并且围绕内部侧JTE区域15。
在本实施方式中，SiC基板11的从厚度方向一方侧观察的平面形状是矩形形状。关于第2导电类型的SiC区域13，沿着SiC基板11的外周端，从厚度方向一方侧观察的平面形状形成为环状、具体为大致矩形的环状。关于各JTE区域15，沿着第2导电类型的SiC区域13，从厚度方向一方侧观察的平面形状形成为环状、具体为大致矩形的环状。
各JTE区域15具有第2导电类型。各JTE区域15的杂质浓度低于第2导电类型的SiC区域13的杂质浓度。各JTE区域15的杂质浓度具有随着在横向上从第2导电类型的SiC区域13朝向SiC外延层12、换言之在横向上从基体的内部侧朝向最外缘侧，阶段状地减少的浓度分布。虽然与本实施方式不同，但各JTE区域15的杂质浓度也可以在横向的整体上具有均匀的浓度分布。
多个JTE区域15按照第2导电类型的杂质（以下有时称为“第2导电类型杂质”）的面密度从高到低的顺序，从基体的内部侧向最外缘侧排列配置。换言之，多个JTE区域15被配置为随着从基体的内部侧朝向最外缘侧，第2导电类型杂质的面密度减少。面密度等于杂质区域的厚度上的体积杂质密度的积分。当体积杂质浓度在杂质区域的厚度上恒定的情况下，面密度等于体积杂质浓度与杂质区域的厚度之积。
第1导电类型的SiC区域16设置于JTE区域15的厚度方向一方侧的表面附近部中的、JTE区域15彼此接合的部分（以下有时称为“接合部”）。换言之，第1导电类型的SiC区域16是跨越在横向上邻接的两个JTE区域15而设置的。第1导电类型的SiC区域16设置于多个JTE区域15的各接合部中。即，半导体装置1具备多个第1导电类型的SiC区域16。多个第1导电类型的SiC区域16是在横向上隔开预定的间隔排列设置的。
各第1导电类型的SiC区域16形成为比JTE区域15浅。例如，各第1导电类型的SiC区域16从JTE区域15的厚度方向一方侧的表面形成至JTE区域15的厚度的三分之一（1/3）左右的深度。各第1导电类型的SiC区域16具有第1导电类型。
保护膜17设置于SiC外延层12的厚度方向一方侧的表面上。保护膜17在与形成了欧姆接触区域14的区域对应的位置具有开口部18。在开口部18中，形成向基体的厚度方向一方开放的开口。欧姆接触区域14通过形成于开口部18的开口，向厚度方向一方侧露出。
阳极电极19设置于保护膜17的开口部18的开口内。阳极电极19与欧姆接触区域14相接地设置。阳极电极19经由欧姆接触区域14，与第2导电类型的SiC区域13电连接。
阴极电极20设置于SiC基板11的厚度方向另一方侧的表面上。阴极电极20如图1所示，与阳极电极19相对地设置。
在本实施方式中，将第1导电类型设为n型，将第2导电类型设为p型。因此，SiC基板11、SiC外延层12以及第1导电类型的SiC区域16具有n型的导电性，第2导电类型的SiC区域13、欧姆接触区域14以及JTE区域15具有p型的导电性。
如以上那样，在本实施方式的半导体装置1中，在JTE区域15彼此的接合部分中的、厚度方向一方侧的表面附近部存在第1导电类型的SiC区域16，并且第2导电类型的SiC区域13存在于从SiC外延层12的厚度方向一方侧的表面到比第1导电类型的SiC区域16更深的位置。
由此，即使在对pn结施加了比较高的逆电压时，电场集中到JTE区域15彼此的接合部分，而产生了电场强度的峰值的情况下，也能够降低到达至SiC外延层12的厚度方向一方侧的表面的电场强度的峰值。因此，能够实现得到稳定的耐压的高耐压的半导体装置1。
这样的本实施方式的半导体装置1的效果通过以下所示的仿真结果被确认。以下，对于仿真进行详细说明。在本申请发明人研究的仿真中，假设制造耐压3300V的半导体装置、具体而言pn二极管的情况，将各要素设定为以下的值。
将SiC外延层12的杂质浓度设为3×1015/cm3，将厚度方向上的尺寸（以下称为“厚度”）设为30μm。另外，将第2导电类型的SiC区域13的杂质浓度设为3×1018/cm3，将厚度、即距SiC外延层12的厚度方向一方侧的表面的深度设为0.8μm以下。另外，作为JTE区域，形成3个JTE区域15，朝向最外缘，将注入面密度分别设为1.2×1013/cm2、7.8×1012/cm2、3.9×1012/cm2。“注入面密度”是指，离子注入时的杂质的面密度。另外，将各JTE区域15的厚度、即距SiC外延层12的厚度方向一方侧的表面的深度设为0.8μm以下。
此处，为了比较，形成了两种JTE构造。第1种JTE构造是在JTE区域15的深度方向上，以杂质浓度为恒定那样的注入分布，形成了JTE区域15的构造。
第两种JTE构造是以JTE区域15的厚度方向一方侧的表面附近部的杂质浓度比作为离子注入时的杂质浓度的峰值的注入峰值少那样的注入分布，来形成了JTE区域15的构造。即，在第两种JTE构造中，各JTE区域15的第2导电类型杂质的浓度相比于各JTE区域15的厚度方向一方侧的表面、在厚度方向另一方侧成为最大值。另外，在第两种JTE构造中，在JTE区域15之间的接合部的表面附近部，形成了第1导电类型的SiC区域16。即，第两种JTE构造是本实施方式的半导体装置1中的JTE构造。
将第两种JTE构造中的第1导电类型的SiC区域16的杂质浓度设为1×1017/cm3，将厚度、即距SiC外延层12的厚度方向一方侧的表面的深度设为0.1μm。在以下的说明中，有时将第两种JTE构造称为“本申请JTE构造A”，将第1种JTE构造称为“比较JTE构造B”。另外，有时将它们合起来，称为“JTE构造A、B”。在这些两种JTE构造A、B中，有时将SiC外延层12的厚度方向一方侧的表面称为“基体表面S0”。设为对作为形成了这两种JTE构造A、B的半导体装置1的pn二极管，施加了3300V的比较高的逆电压。
图2是示出两种JTE构造中的到达基体表面S0的电场强度、与距第2导电类型的SiC区域13的距离的关系的曲线图。图3以及图4是示出电场分布的仿真结果的图。图3是示出比较JTE构造B的仿真结果的图，图4是示出本申请JTE构造A的仿真结果的图。在图2中，横轴表示距第2导电类型的SiC区域13的距离，纵轴表示电场强度。在图3以及图4中，横轴表示距第2导电类型的SiC区域13的距离X[μm]，纵轴表示距基体表面S0的距离Y[μm]。图2～图4的横轴的方向相当于基体的横向、即朝向图1的纸面左右方向。
在图2中，关于两种JTE构造A、B，将到达基体表面S0的电场表示为距第2导电类型的SiC区域13的距离的函数。在图3以及图4中，示出了在两种JTE构造A、B中，成为最高电场的JTE区域15之间的接合部的电场分布。
根据图3所示的仿真结果，判明在JTE区域15的深度方向上，以杂质浓度成为恒定那样的注入分布形成了JTE区域15的比较JTE构造B的情况下，在JTE区域15之间的接合部中到达基体表面S0的电场强度的峰值成为1.07MV/cm。
另外，根据图4所示的仿真结果，判明在以JTE区域15的厚度方向一方侧的表面侧的杂质浓度少于注入峰值那样的注入分布形成了JTE区域15、在JTE区域15之间的接合部的表面附近部形成了第1导电类型的SiC区域16的本申请JTE构造A的情况下，在JTE区域15之间的接合部中到达基体表面S0的电场强度的峰值成为0.96MV/cm。根据以上的结果，判明得到以下的效果。
在本申请JTE构造A中，如上所述以JTE区域15的厚度方向一方侧的表面侧的杂质浓度比注入峰值更少那样的注入分布形成了JTE区域15，在JTE区域15彼此的接合部分中的、厚度方向一方侧的表面附近部形成了第1导电类型的SiC区域16。
由此，在对pn结施加了比较高的逆电压的情况下，电场只集中到基体的里侧、具体为JTE区域15中的、相比于厚度方向一方侧的表面其内部侧的杂质浓度比较高的区域（以下有时称为“高杂质区域”）。此外，第1导电类型的SiC区域16成为电场屏蔽，能够降低到达基体表面S0的电场强度的峰值。因此，基体外部的沿面放电被抑制，所以能够防止半导体装置的耐压降低，能够实现得到稳定的耐压的高耐压的半导体装置1。
各JTE区域15的厚度方向一方侧的表面中的第2导电类型杂质的浓度优选为厚度方向上的最大值的十分之一（1/10）以下。通过使各JTE区域15的厚度方向一方侧的表面中的第2导电类型杂质的浓度成为厚度方向上的最大值的十分之一（1/10）以下，相比于所述第2导电类型杂质的浓度大于厚度方向上的最大值的十分之一的情况，能够进一步降低到达基体表面的电场强度的峰值。由此，能够进一步抑制基体外部的沿面放电，所以能够更可靠地防止半导体装置1的耐压降低。因此，能够实现得到更稳定的耐压的高耐压的半导体装置。
如上所述，本申请发明人针对两种JTE构造A、B，通过仿真进行了比较。比较JTE构造B是在JTE区域15的深度方向上，以杂质浓度成为恒定那样的注入分布，形成了JTE区域15的构造。本申请JTE构造A是以JTE区域15的厚度方向一方侧的表面附近部的杂质浓度比作为离子注入时的杂质浓度的峰值的注入峰值更少那样的注入分布，形成了JTE区域15，在JTE区域15之间的接合部的表面附近部形成了第1导电类型的SiC区域16的构造。
本申请发明人进一步进行了基于仿真的研究。其结果，发现了通过有意地使在JTE区域15之间的接合部的表面附近部形成的第1导电类型的SiC区域16的杂质浓度比作为漂移层的SiC外延层12的杂质浓度更高，能够显著地降低到达基体表面的电场强度的峰值。
该效果通过以下所示的仿真结果被确认。以下，对仿真进行详细说明。在本申请发明人研究的仿真中，假设制造耐压3300V的半导体装置、具体为pn二极管的情况，将各要素设定为以下的值。
将作为第1导电类型杂质的n型杂质设为氮（N）。将作为第2导电类型杂质的p型杂质设为铝（Al）。将SiC外延层12的杂质浓度设为3×1015/cm3，将厚度设为30μm。另外，将第2导电类型的SiC区域13的杂质浓度设为3×1018/cm3，将厚度、即距SiC外延层12的厚度方向一方侧的表面的深度设为1.5μm左右。
另外，作为JTE区域15，在基体的横向上排列形成3个JTE区域15。将3个JTE区域15，从基体的内部侧朝向最外缘，依次设为第1JTE区域15、第2JTE区域15、第3JTE区域15，将各JTE区域15的形成条件设为以下所述。在第1JTE区域15中，将注入能量设为500keV，将注入剂量设为1.5×1013/cm2。在第2JTE区域15中，将注入能量设为500keV，将注入剂量设为1.0×1013/cm2。在第3JTE区域15中，将注入能量设为500keV，将注入剂量设为5.0×1012/cm2。
此处，为了比较，设为形成了两种JTE构造。第1种JTE构造是在JTE区域15之间的接合部的表面附近部形成了第1导电类型的SiC区域16的构造（以下有时称为“本申请JTE构造C”）。第两种JTE构造是在JTE区域15之间的接合部的表面附近部未形成第1导电类型的SiC区域16的构造（以下有时称为“比较JTE构造D”）。
在本申请JTE构造C中，作为第1导电类型的SiC区域16的形成条件，将注入能量设为75keV，将注入剂量设为1.0×1012/cm2。另外，为了简化仿真，设为第1导电类型的SiC区域16如后述图15所示，在由多个JTE区域15构成的终端区域的厚度方向一方侧的表面附近部的整体中形成。在图15中，用参考标记“31”表示这样的第1导电类型的SiC区域。
以下，有时将本申请JTE构造C和比较JTE构造D合起来称为“JTE构造C、D”。图5以及图6是示出JTE构造C、D中的基体的厚度方向的杂质分布的图。图5是示出比较JTE构造D的杂质分布的图，图6是示出本申请JTE构造C的杂质分布的图。在图5以及图6中，横轴表示距基体表面S0的深度（以下，有时简称为“深度”）[μm]，纵轴表示杂质浓度[cm-3]。
在图5以及图6中，用参考标记“50”来表示SiC外延层12的第1导电类型杂质的浓度，用参考标记“51”来表示3个JTE区域15中的、在基体的最内部侧形成的第1JTE区域15的第2导电类型杂质的浓度。另外，在图6中，用参考标记“52”来表示第1导电类型的区域16的第1导电类型杂质的浓度。
在本仿真中，设为如上所述，以单一的注入能量实施离子注入处理来形成JTE构造C、D的各JTE区域15。因此，第1JTE区域15的杂质浓度的峰值如图5、6所示，形成于比基体表面S0深的位置。具体而言，第1JTE区域15的杂质浓度的峰值处于距基体表面S0的深度是0.8μm左右的位置。
如图5所示，在比较JTE构造D中，直至深度0.3μm左右，SiC外延层12的作为n型杂质的氮（N）的浓度高于为了形成JTE区域15而注入的作为p型杂质的铝（Al）的浓度。因此，与作为漂移层的SiC外延层12的杂质浓度等同、或者比SiC外延层12的杂质浓度低的杂质浓度的第1导电类型的SiC区域比JTE区域15向基体表面S0侧形成为遍及至深度约0.3μm。
相对于此，在本申请JTE构造C中，如图6所示，杂质浓度比作为漂移层的SiC外延层12明显地更高的第1导电类型的SiC区域16比JTE区域15向基体表面S0侧形成为遍及至深度约0.3μm。
考虑对形成了这些两种JTE构造C、D的pn二极管施加了3300V的比较高的逆电压的情况。图7是示出两种JTE构造C、D中的到达基体表面S0的电场强度、与基体的横向位置的关系的曲线图。在图7中，横轴表示基体的横向位置[μm]，纵轴表示电场强度[MV/cm]。基体的横向位置是指基体的横向上的位置。图7的横轴的方向相当于朝向图1的纸面左右方向。
在图7中，用参考标记“60”表示比较JTE构造D的结果，用参考标记“61”表示本申请JTE构造C的结果。另外，在图7中，用箭头“62”表示第2导电类型的SiC区域13的端部、即与JTE区域15相接的部分。
如图7所示，到达基体表面S0的电场强度的最大值在比较JTE构造D中是1.44MV/cm，相对于此，在本申请JTE构造C中，为1.02MV/cm，判明降低了约30%。即，通过从比较JTE构造D设为本申请JTE构造C而得到的、到达基体表面S0的电场强度的最大值的降低量ΔE是约30%。根据以上的结果，判明得到以下的效果。
在本申请JTE构造C中，如上所述，在相比于JTE区域15更基体表面S0侧、至少JTE区域15彼此的接合部分的表面附近部，形成了杂质浓度高于作为漂移层的SiC外延层12的第1导电类型的SiC区域16。
通过该第1导电类型的SiC区域16，JTE区域15的厚度方向一方侧的表面中的耗尽化被抑制，所以能够使在JTE区域15内电场强度成为最高的部分位于JTE区域15的里侧、具体为比JTE区域15的厚度方向一方侧的表面位于厚度方向另一方侧。由此，能够降低到达基体表面S0的电场强度的峰值，所以能够抑制基体外部的沿面放电。因此，能够防止半导体装置1的耐压降低，所以能够实现得到稳定的耐压的高耐压的半导体装置1。
关于通过该第1导电类型的SiC区域16得到的效果，即使是如图1所示第1导电类型的SiC区域16仅位于JTE区域15彼此的接合部分的表面附近部的构造，也同样地得到。另外，即使是如后述图17所示第1导电类型的SiC区域16仅位于JTE区域15和SiC外延层12的接合部分的表面附近部的构造，也同样地得到。
即，关于通过第1导电类型的SiC区域16得到的效果，只要在比JTE区域15更为基体表面S0侧、至少JTE区域15彼此、或者JTE区域15和SiC外延层12的接合部分的表面附近部形成了第1导电类型的SiC区域16，就能够得到。
接下来，说明作为本发明的第1实施方式的半导体装置1的制造方法。图8～图13是用于说明作为本发明的第1实施方式的半导体装置1的制造方法的图。
图8是示出第2导电类型的SiC区域13的形成结束了的阶段的状态的剖面图。首先，在具有第1导电类型的SiC基板11的厚度方向一方侧的表面上，实施使用了规定的掺杂物的外延生长处理。由此，如图8所示，在SiC基板11的厚度方向一方侧的表面上，形成具有第1导电类型的SiC外延层12。形成该SiC外延层12的工序相当于碳化硅层形成工序。在本实施方式中，作为SiC基板11，使用n型SiC基板11，作为规定的掺杂物，使用第1导电类型的杂质、具体为n型杂质。作为n型杂质，使用例如氮（N）、磷（P）等。
接下来，对SiC外延层12的厚度方向一方侧的表面附近部中的、预定为形成第2导电类型的SiC区域13的区域的区域，实施注入规定的掺杂物的离子的处理（以下有时称为“离子注入处理”）。在本实施方式中，以从SiC外延层12的厚度方向一方侧的表面到厚度方向中央部附近注入离子的方式，实施离子注入处理。由此，如图8所示，在SiC外延层12的厚度方向一方侧的表面附近部的一部分、具体为所述预定的区域中，形成具有第2导电类型的第2导电类型的SiC区域13。形成该第2导电类型的SiC区域13的工序相当于第2导电类型的区域形成工序。
形成第2导电类型的SiC区域13的本工序中的离子注入处理既可以以单一的注入能量进行，也可以在使注入能量阶段性地变化的同时，例如从高的能量向低的能量阶段性地变化来进行。另外，作为在本工序中的离子注入处理中使用的规定的掺杂物，在本实施方式中，使用第2导电类型的杂质、具体为p型杂质。作为p型杂质，使用例如铝（Al）、硼（B）。
图9是示出欧姆接触区域14的形成结束了的阶段的状态的剖面图。在形成了第2导电类型的SiC区域13之后，对形成了第2导电类型的SiC区域13的区域中的、预定为形成欧姆接触区域14的区域的区域，实施离子注入处理。由此，如图9所示，在第2导电类型的SiC区域13内，形成杂质浓度高于第2导电类型的SiC区域13、且具有第2导电类型的欧姆接触区域14。
形成欧姆接触区域14的本工序中的离子注入处理既可以以单一的注入能量进行，也可以在使注入能量阶段性地变化的同时，从例如高的能量向低的能量阶段性地变化来进行。另外，作为在本工序中的离子注入处理中使用的规定的掺杂物，在本实施方式中，使用p型杂质。作为p型杂质，使用例如铝（Al）、硼（B）。
图10是示出JTE区域15的形成结束了的阶段的状态的剖面图。在形成了欧姆接触区域14之后，对SiC外延层12的厚度方向一方侧的表面附近部中的、在基体的横向上与第2导电类型的SiC区域13邻接的区域，在使注入掩模变化的同时，实施多次离子注入处理。由此，如图10所示，形成与第2导电类型的SiC区域13邻接的多个JTE区域15。多个JTE区域15在横向上排列形成。
形成该JTE区域15的工序相当于终端区域形成工序。另外，在上述基体的横向上与第2导电类型的SiC区域13邻接的区域相当于相比于第2导电类型的SiC区域13更为SiC基板11的外周端侧的部分且与第2导电类型的SiC区域13邻接的区域。
各JTE区域15形成为具有第2导电类型。另外，各JTE区域15形成为其杂质浓度低于第2导电类型的SiC区域13的杂质浓度。进而，各JTE区域15形成为其杂质浓度具有随着在横向上从第2导电类型的SiC区域13朝向SiC外延层12、换言之在横向上从基体的内部侧朝向最外缘侧阶段状地减少的浓度分布。虽然与本实施方式不同，但各JTE区域15也可以形成为其杂质浓度在横向的整体中具有均匀的浓度分布。
另外，在本工序中，通过调整离子注入处理中的离子注入量，以使第2导电类型杂质的面密度随着朝向SiC基板11的外周端侧减少的方式，形成多个JTE区域15。形成JTE区域15的本工序中的离子注入处理既可以以单一的注入能量进行，也可以在使注入能量阶段性地变化的同时，例如从高的能量向低的能量阶段性地变化来进行。
在离子注入处理中，注入能量越大，离子被注入至越深处。因此，在以单一的注入能量进行离子注入处理的情况下，注入能量越大，实现在距SiC外延层12的厚度方向一方侧的表面越深的位置具有杂质浓度峰值的杂质浓度分布。利用该现象，在本实施方式中，通过调整离子注入处理中的离子注入能量，以使各JTE区域15中的第2导电类型杂质的浓度相比于各JTE区域15的厚度方向一方侧的表面在厚度方向另一方侧成为最大值的方式，形成各JTE区域15。
作为在本工序中的离子注入处理中使用的规定的掺杂物，在本实施方式中，使用第2导电类型的杂质、具体为p型杂质。作为p型杂质，使用例如铝（Al）、硼（B）。
图11是示出第1导电类型的SiC区域16的形成结束了的阶段的状态的剖面图。在形成了JTE区域15之后，对至少JTE区域15彼此接合的部分的厚度方向一方侧的表面附近部实施离子注入处理。在本实施方式中，对JTE区域15彼此接合的部分的厚度方向一方侧的表面附近部、即JTE区域15的厚度方向一方侧的表面附近部中的、JTE区域15彼此的接合部实施离子注入处理。由此，如图11所示，在JTE区域15的厚度方向一方侧的表面附近部中的、JTE区域15的接合部中，形成第1导电类型的SiC区域16。第1导电类型的SiC区域16例如从JTE区域15的厚度方向一方侧的表面形成至JTE区域15的厚度的三分之一（1/3）的深度。形成该第1导电类型的SiC区域16的工序相当于第1导电类型的区域形成工序。
在形成第1导电类型的SiC区域16的本工序中，通过调整离子注入处理中的注入能量，能够从SiC外延层12的厚度方向一方侧的表面、具体为JTE区域15的厚度方向一方侧的表面至未到JTE区域15的底部的深度，形成第1导电类型的SiC区域16。由此，能够成为如下结构：如图11所示，在JTE区域15彼此的接合部中的、厚度方向一方侧的表面附近部存在第1导电类型的SiC区域16，并且第2导电类型的SiC区域13从SiC外延层12的厚度方向一方侧的表面形成至比第1导电类型的SiC区域16更深的位置。
在上述各离子注入处理之后，实施活性化退火处理。由此，能够使在上述各工序中经离子注入的各杂质电气地活性化。另外，能够通过活性化退火处理，一并地使离子注入区域的结晶性恢复。
图12是示出保护膜17的形成结束了的阶段的状态的剖面图。在形成了第1导电类型的SiC区域16之后，如图12所示，在SiC外延层12的厚度方向一方侧的表面上，形成保护膜17。保护膜7通过由SiO2或者聚酰亚胺等绝缘材料构成的绝缘膜实现。
图13是示出开口部18的形成结束了的阶段的状态的剖面图。在形成了保护膜17之后，如图13所示，在保护膜17形成开口部18。开口部18形成为如图13所示，欧姆接触区域14从开口部18的底部露出。
在形成了开口部18之后，以与从开口部18的底部露出的欧姆接触区域14电连接的方式，形成上述图1所示的阳极电极19。另外，在SiC基板11的厚度方向另一方侧的表面上，形成图1所示的阴极电极20。
通过经由以上工序，得到上述图1所示的作为本发明的第1实施方式的半导体装置1。在本实施方式中，能够得到如下的半导体装置1：第1导电类型的SiC区域16存在于JTE区域15彼此接合的部分中的、厚度方向一方侧的表面附近部，并且第2导电类型的SiC区域13存在于从SiC外延层12的厚度方向一方侧的表面至比第1导电类型的SiC区域16更深的位置。
这样的结构的半导体装置1即使在如上所述对pn结施加了比较高的逆电压时，电场集中到邻接的JTE区域15的接合部而发生了电场强度的峰值的情况下，也能够降低到达至SiC外延层12的厚度方向一方侧的表面的电场强度的峰值。因此，根据本实施方式的半导体装置的制造方法，能够提供得到稳定的耐压的高耐压的半导体装置1。
另外，在本实施方式中，通过调整离子注入处理中的注入能量，调整了JTE区域15的杂质浓度的分布。因此，通过使离子注入的能量成为例如1种，能够容易地制造如上所述得到稳定的耐压的高耐压的半导体装置1。
在以上叙述的本实施方式中，如上述图10以及图11所示，在通过离子注入处理形成了JTE区域15之后，进一步进行离子注入处理，从而形成第1导电类型的SiC区域16，但第1导电类型的SiC区域也可以通过其它形成方法形成。
图14是示出第1导电类型的SiC区域的其它例子的剖面图。在图14中，示出作为第1导电类型的SiC区域的其它例子的第1导电类型的SiC区域26的形成结束了的阶段的状态。如图14所示，第1导电类型的SiC区域26也可以通过使用用于形成JTE区域25的离子注入时的横向扩展效应来形成。
在该情况下，在用于形成JTE区域25的离子注入处理中，调整注入离子的位置，从而使用离子注入时的横向扩展效应，将邻接的JTE区域25在比SiC外延层12的厚度方向一方侧的表面更深的位置连结。由此，在SiC外延层12的厚度方向一方侧的表面附近部，形成JTE区域25彼此未连结的部分。在该JTE区域25彼此未连结的部分、即相互离开的JTE区域25彼此之间残存的SiC外延层12成为第1导电类型的SiC区域26。
此处，JTE区域25相当于接合终端区域。第1导电类型的SiC区域26相当于第1导电类型的区域。即使是图14所示那样的构造，也能够得到与本实施方式同样的效果。
在图14中，用与SiC外延层12不同的阴影示出了第1导电类型的SiC区域26，但实际上是同一物质。如上所述，在用于形成JTE区域25的离子注入处理之后，在JTE区域25彼此之间残存的SiC外延层12成为第1导电类型的SiC区域26。
通过这样使用用于形成JTE区域25的离子注入时的横向扩展效应来形成第1导电类型的SiC区域26，能够节省用于形成第1导电类型的SiC区域26的离子注入处理的工序。因此，相比于本实施方式，能够更容易并且廉价地制造如上所述得到稳定的耐压的高耐压的半导体装置。
另外，也可以通过使用其它方法将邻接的JTE区域25彼此在比SiC外延层12的厚度方向一方侧的表面更深的位置连结，来形成第1导电类型的SiC区域26。作为其它方法，例如，能够使用对作为注入掩模的抗蚀剂附加锥形的方法、或者对SiC基板11从倾斜方向实施离子注入处理的方法。即使在这样形成了第1导电类型的SiC区域26的情况下，也能够得到与本实施方式同样的效果。
另外，在本实施方式中，为了形成JTE区域15，对SiC外延层12实施了离子注入处理。在用于形成JTE区域15的离子注入处理时，期望以使遍及与第2导电类型的SiC区域13邻接的由多个JTE区域15构成的终端注入区域的整体的注入面密度的平均值成为0.5×1013/cm2～3×1013/cm2的方式，实施离子注入处理。注入面密度等于遍及杂质区域的厚度的体积杂质密度的积分。当体积杂质浓度在杂质区域的厚度上恒定的情况下，注入面密度等于体积杂质浓度与杂质区域的厚度之积。
在本实施方式中，各JTE区域15的厚度、即距SiC外延层12的厚度方向一方侧的表面的深度是0.6μm～1.0μm左右。另外，各JTE区域15的注入宽度是30μm～300μm左右。第1导电类型的SiC区域16的杂质浓度是1016/cm3～1017/cm3左右，其厚度、即距SiC外延层12的厚度方向一方侧的表面的深度是0.1μm～0.3μm左右。
另外，在本实施方式中，对半导体装置1是pn二极管的情况进行了说明，但不限于pn二极管，只要作为终端构造具有JTE区域15，就能够应用本实施方式的半导体装置1的结构。例如，即使对使用了SiC的肖特基二极管、使用了SiC的MOSFET、使用了SiC的绝缘栅极双极性晶体管（InsulatedGateBipolarTransistor；简称：IGBT）等，也能够应用本实施方式的半导体装置1的结构。
具体为，在本实施方式中，关于用于形成JTE区域15的注入分布，JTE区域15的厚度方向一方侧的表面附近部中的杂质浓度少于注入峰值。在JTE区域15彼此的接合部分的厚度方向一方侧的表面附近部中，存在第1导电类型的SiC区域16。另外，从SiC外延层12的厚度方向一方侧的表面至比第1导电类型的SiC区域16更深的位置，存在第2导电类型的SiC区域13。还能够将这样的结构应用于使用了具有JTE区域15的SiC的半导体装置、例如肖特基二极管、MOSFET或者IGBT等。
另外，在本实施方式中，说明了第1导电类型的SiC区域16仅位于邻接的JTE区域15的接合部的表面附近部的构造，但第1导电类型的SiC区域也可以是其它构造。
图15以及图16是示出第1导电类型的SiC区域的其它例子的剖面图。在图15以及图16中，示出作为第1导电类型的SiC区域的其它例子的第1导电类型的SiC区域31、32的形成结束了的阶段的状态。第1导电类型的SiC区域31、32相当于第1导电类型的区域。
第1导电类型的SiC区域也可以如图15所示的第1导电类型的SiC区域31那样，遍及由多个JTE区域15构成的终端区域的厚度方向一方侧的表面附近部的整体而形成。另外，第1导电类型的SiC区域也可以如图16所示的第1导电类型的SiC区域32那样，在终端区域以外，还遍及包括第2导电类型的SiC区域13以及欧姆接触区域14的器件的厚度方向一方侧的表面附近部的整体形成。即使是图15以及图16所示那样的构造，也能够得到与本实施方式同样的效果。
<第2实施方式>
图17是示出作为本发明的第2实施方式的半导体装置2的结构的剖面图。本实施方式的半导体装置2的结构与上述第1实施方式的半导体装置1类似。因此，在本实施方式中，对与第1实施方式的半导体装置1不同的部分进行说明，针对与半导体装置1对应的部分附加同一参考标记，省略共通的说明。即使在本实施方式中，也与上述第1实施方式同样地，将第1导电类型设为n型，将第2导电类型设为p型。
本实施方式的半导体装置2与上述第1实施方式的半导体装置1同样地，是pn二极管。本实施方式的半导体装置2与上述第1实施方式的半导体装置1同样地，构成为具备碳化硅（SiC）基板11、SiC外延层12、第2导电类型的SiC区域13、欧姆接触区域14、JTE区域15、第1导电类型的SiC区域16、保护膜17、阳极电极19以及阴极电极20。
在上述第1实施方式的半导体装置1中，如上述图1所示，多个JTE区域15朝向半导体装置1的最外缘，在横向上分别邻接地设置。相对于此，在本实施方式的半导体装置2中，如图17所示，多个JTE区域15朝向半导体装置2的最外缘，在横向上分别隔开预定的间隔而设置。即，多个JTE区域15相互离开设置而不相接。在相邻的JTE区域15彼此之间，隔有SiC外延层12。
在JTE区域15与SiC外延层12的接合部分中的、JTE区域15以及SiC外延层12的厚度方向一方侧的表面附近部，形成了第1导电类型的SiC区域16。
接下来，对作为本发明的第2实施方式的半导体装置2的制造方法进行说明。图18～图21是用于说明作为本发明的第2实施方式的半导体装置2的制造方法的图。
首先，如上述图8所示，与上述第1实施方式同样地，在具有第1导电类型的SiC基板11的厚度方向一方侧的表面上，形成具有第1导电类型的SiC外延层12。接下来，在SiC外延层12的厚度方向一方侧的表面附近部中的、预定为形成第2导电类型的SiC区域13的区域的区域，形成具有第2导电类型的第2导电类型的SiC区域13。接下来，在形成了第2导电类型的SiC区域13的区域的厚度方向一方侧的表面附近部中的、预定为形成欧姆接触区域14的区域的区域中，形成杂质浓度高于第2导电类型的SiC区域13、且具有第2导电类型的欧姆接触区域14。
图18是示出JTE区域15的形成结束了的阶段的状态的剖面图。在形成了欧姆接触区域14之后，对第2导电类型的SiC区域13的横向上邻接的区域，在使注入掩模变化的同时实施多次离子注入处理，形成多个JTE区域15。在本实施方式中，朝向最外缘，隔开预定的间隔来形成多个JTE区域15。即，多个JTE区域15形成为相互离开而在相邻的JTE区域15彼此之间隔有SiC外延层12。形成该JTE区域15的工序相当于终端区域形成工序。
各JTE区域15形成为具有第2导电类型。各JTE区域15形成为其杂质浓度低于第2导电类型的SiC区域13的杂质浓度。进而，各JTE区域15形成为具有随着从第2导电类型的SiC区域13朝向SiC外延层12、换言之在横向上随着从基体的内部朝向最外缘而阶段状地减少的浓度分布。虽然与本实施方式不同，但也可以形成为具有均匀的浓度分布。
另外，与第1实施方式同样地，形成JTE区域15的本工序中的离子注入处理既可以以单一的注入能量进行，也可以在使注入能量阶段性地变化的同时，从例如高的能量向低的能量阶段性地变化来进行。在离子注入处理中，注入能量越大，离子被注入至越深。因此，在以单一的注入能量进行离子注入处理的情况下，注入能量越大，实现在距SiC外延层12的厚度方向一方侧的表面越深的位置具有杂质浓度峰值的杂质浓度分布。
图19是示出第1导电类型的SiC区域16的形成结束了的阶段的状态的剖面图。在形成了JTE区域15之后，对至少JTE区域15以及SiC外延层12的厚度方向一方侧的表面附近部中的、JTE区域15和SiC外延层12接合的部分实施离子注入处理。在本实施方式中，对JTE区域15以及SiC外延层12的厚度方向一方侧的表面附近部中的、JTE区域15和SiC外延层12接合的部分，实施离子注入处理。
由此，如图19所示，在JTE区域15以及SiC外延层12的厚度方向一方侧的表面附近部中的、JTE区域15和SiC外延层12接合的部分，形成第1导电类型的SiC区域16。第1导电类型的SiC区域16例如从JTE区域15以及SiC外延层12的厚度方向一方侧的表面形成至JTE区域15的厚度的三分之一（1/3）的深度。形成该第1导电类型的SiC区域16的工序相当于第1导电类型的区域形成工序。
在形成第1导电类型的SiC区域16的本工序中，通过调节离子注入处理的注入能量，能够从SiC外延层12的厚度方向一方侧的表面、具体为JTE区域15的厚度方向一方侧的表面至未到达JTE区域15的底部的深度，形成第1导电类型的SiC区域16。由此，能够成为如图19所示的结构：第1导电类型的SiC区域16存在于JTE区域15和SiC外延层12接合的部分中的、在厚度方向一方侧的表面附近部、并且第2导电类型的SiC区域13从SiC外延层12的厚度方向一方侧的表面形成至比第1导电类型的SiC区域16更深的位置。
在上述各离子注入处理之后，与第1实施方式同样地实施活性化退火处理。由此，能够使在上述各工序中经离子注入的各杂质电气地活性化。另外，能够通过活性化退火处理，一并地使离子注入区域的结晶性恢复。
图20是示出保护膜17的形成结束了的阶段的状态的剖面图。在形成了第1导电类型的SiC区域16之后，与第1实施方式同样地，如图20所示，在SiC外延层12的厚度方向一方侧的表面上，形成保护膜17。保护膜17通过由SiO2或者聚酰亚胺等绝缘材料构成的绝缘膜来实现。
图21是示出开口部18的形成结束了的阶段的状态的剖面图。在形成了保护膜17之后，如图21所示，在保护膜17形成开口部18。如图21所示，开口部18形成为欧姆接触区域14从开口部18的底部露出。
在形成了开口部18之后，与第1实施方式同样地，以与从开口部18的底部露出的欧姆接触区域14电连接的方式，形成上述图17所示的阳极电极19。另外，在SiC基板11的厚度方向另一方侧的表面上，形成图17所示的阴极电极20。
通过经由以上工序，得到作为本发明的第2实施方式的半导体装置2。在本实施方式中，能够得到如下的半导体装置2：第1导电类型的SiC区域16存在于JTE区域15和SiC外延层12的接合部分中的厚度方向一方侧的表面附近部，并且第2导电类型的SiC区域13存在于从SiC外延层12的厚度方向一方侧的表面至比第1导电类型的SiC区域16更深的位置。
因此，即使在本实施方式的半导体装置2中，也能够得到与在上述第1实施方式中说明的效果同样的效果。即，即使在对pn结施加了比较高的逆电压时，电场集中到JTE区域15和SiC外延层12接合的部分而产生了电场强度的峰值的情况下，也能够降低到达至SiC外延层12的厚度方向一方侧的表面的电场强度的峰值。因此，能够提供得到稳定的耐压的高耐压的半导体装置2。
在本实施方式中，对半导体装置2是pn二极管的情况进行了说明，但不限于pn二极管，只要作为终端构造具有JTE区域15，就能够应用本实施方式的半导体装置2的结构。例如，即使对SiC的肖特基二极管、SiC的MOSFET、SiC的IGBT等，也能够应用本实施方式的结构。
即，还能够将用于形成JTE区域15的注入分布设为JTE区域15的厚度方向一方侧的表面附近部中的杂质浓度少于注入峰值，在JTE区域15和SiC外延层12的接合部分的厚度方向一方侧的表面附近部存在第1导电类型的SiC区域16，第2导电类型的SiC区域13从SiC外延层12的厚度方向一方侧的表面存在至比第1导电类型的SiC区域16更深的位置的结构应用于具有JTE区域15的SiC的肖特基二极管、SiC的MOSFET、SiC的IGBT等。
通过这样应用本实施方式的结构，能够得到与本实施方式同样的效果。
另外，在本实施方式中，说明了第1导电类型的SiC区域16仅位于JTE区域15和SiC外延层12的接合部分的表面附近部的构造，但也可以是其它构造。
图22以及图23是示出第1导电类型的SiC区域的其它例子的剖面图。在图22以及图23中，示出作为第1导电类型的SiC区域的第1导电类型的SiC区域31、32的形成结束了的阶段的状态。
第1导电类型的SiC区域也可以如图22所示的第1导电类型的SiC区域31那样，遍及由多个JTE区域15构成的终端区域的厚度方向一方侧的表面附近部的整体而形成。另外，第1导电类型的SiC区域也可以遍及包括图23所示的第2导电类型的SiC区域13以及欧姆接触区域14的器件的表面附近部的整体而形成。即使是图22以及图23所示那样的构造，也能够得到与本实施方式同样的效果。
在以上叙述的第1以及第2实施方式中，各JTE区域15、25的第2导电类型杂质的浓度低于第2导电类型的SiC区域13。由此，能够降低JTE区域15、25中的电场强度，所以能够更可靠地抑制基体外部的沿面放电。因此，能够更可靠地防止半导体装置的耐压降低。
另外，在第1以及第2实施方式中，多个JTE区域15、25被配置为第2导电类型杂质的浓度在横向上随着从基体的内部侧朝向最外缘侧而减少。由此，能够使JTE区域15、25中的电场强度随着朝向基体的最外缘侧而变低，所以能够进一步可靠地抑制基体外部的沿面放电。因此，能够更可靠地防止半导体装置的耐压降低。
各JTE区域15、25也可以形成为第2导电类型杂质的浓度等于第2导电类型的SiC区域13。由此，能够在同一工序中形成第2导电类型的SiC区域13和JTE区域15、25，所以能够容易地制造如上所述得到稳定的耐压的高耐压的半导体装置。
另外，在第1以及第2实施方式中，多个JTE区域15、25中的、在横向上在基体的最内部侧形成的内部侧JTE区域15、25在横向上与第2导电类型的SiC区域13邻接而形成。不限于这样的结构，内部侧JTE区域15、25也可以在横向上与第2导电类型的SiC区域13隔离地形成。即，内部侧JTE区域15、25和第2导电类型的SiC区域13也可以在横向上离开地形成。即使在这样构成的情况下，也能够得到与第1以及第2实施方式同样的效果。
另外，在第1以及第2实施方式中，将第1导电类型设为n型，将第2导电类型设为p型，但也可以将第1导电类型设为p型，将第2导电类型设为n型。在该情况下，SiC基板11、SiC外延层12以及第1导电类型的SiC区域16具有p型的导电性，第2导电类型的SiC区域13、欧姆接触区域14以及JTE区域15具有n型的导电性。
对本发明进行了详细说明，但上述说明在各方面都是例示，而本发明不限于此。未例示的无数的变形例被理解为不脱离本发明的范围而能够想到。

Claims (9)

1.一种半导体装置，其特征在于，具备：
碳化硅基板，具有第1导电类型；
碳化硅层，设置于所述碳化硅基板的厚度方向一方侧的表面上，具有第1导电类型；
第2导电类型的区域，形成于所述碳化硅层的厚度方向一方侧的表面附近部的一部分，具有第2导电类型；以及
多个结终端区域，形成于所述碳化硅层的厚度方向一方侧的表面附近部中的、相比于所述第2导电类型的区域在所述碳化硅基板的外周端侧的部分，具有第2导电类型，
所述多个结终端区域至少在所述碳化硅层的厚度方向一方侧的表面中相互邻接或者离开地形成，
至少在所述结终端区域彼此接合的部分或者离开的所述结终端区域彼此之间的部分的厚度方向一方侧的表面附近部，形成有具有第1导电类型、且第1导电类型的杂质浓度高于所述碳化硅层的杂质浓度的第1导电类型的区域，
所述第1导电类型的区域跨过邻接或者离开的所述结终端区域而形成。
2.根据权利要求1所述的半导体装置，其特征在于，
各所述结终端区域的第2导电类型的杂质的浓度等于所述第2导电类型的区域。
3.根据权利要求1所述的半导体装置，其特征在于，
各所述结终端区域的第2导电类型的杂质的浓度低于所述第2导电类型的区域。
4.根据权利要求1所述的半导体装置，其特征在于，
所述多个结终端区域被设置为所述结终端区域的第2导电类型的杂质的浓度随着朝向所述碳化硅基板的外周端侧而减少。
5.根据权利要求1所述的半导体装置，其特征在于，
关于各所述结终端区域中的第2导电类型的杂质浓度，设为相比于厚度方向一方侧的表面，在厚度方向另一方侧成为最大值。
6.根据权利要求5所述的半导体装置，其特征在于，
各所述结终端区域的厚度方向一方侧的表面中的第2导电类型的杂质的浓度是所述最大值的十分之一以下。
7.一种半导体装置的制造方法，其特征在于，具备：
碳化硅层形成工序，在具有第1导电类型的碳化硅基板的厚度方向一方侧的表面上，形成具有第1导电类型的碳化硅层；
第2导电类型的区域形成工序，在所述碳化硅层的厚度方向一方侧的表面附近部的一部分，形成具有第2导电类型的第2导电类型的区域；
终端区域形成工序，通过对所述碳化硅层的厚度方向一方侧的表面附近部中的、比所述第2导电类型的区域在所述碳化硅基板的外周端侧的部分实施离子注入处理，至少在所述碳化硅层的厚度方向一方侧的表面以相互邻接或者离开的方式，形成具有第2导电类型的多个结终端区域；以及
第1导电类型的区域形成工序，至少通过对所述结终端区域彼此接合的部分或者离开的所述结终端区域彼此之间的部分的厚度方向一方侧的表面附近部实施离子注入处理，形成具有第1导电类型、且第1导电类型的杂质浓度高于所述碳化硅层的杂质浓度的第1导电类型的区域，
在所述第1导电类型的区域形成工序中，将所述第1导电类型的区域跨过邻接或者离开的所述结终端区域而形成。
8.根据权利要求7所述的半导体装置的制造方法，其特征在于，
在所述终端区域形成工序中，通过调整所述离子注入处理中的离子注入量，以使所述多个结终端区域中的第2导电类型的杂质的浓度随着朝向所述碳化硅基板的外周端侧而减少的方式，形成所述多个结终端区域。
9.根据权利要求7所述的半导体装置的制造方法，其特征在于，
在所述终端区域形成工序中，通过调整所述离子注入处理中的离子注入量，以使各所述结终端区域中的第2导电类型的杂质的浓度相比于所述碳化硅层的厚度方向一方侧的表面在所述碳化硅层的厚度方向另一方侧成为最大值的方式，形成各所述结终端区域。
CN201280015311.4A 2011-04-04 2012-03-29 半导体装置及其制造方法 Active CN103460392B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2011082386 2011-04-04
JP2011-082386 2011-04-04
PCT/JP2012/058375 WO2012137659A1 (ja) 2011-04-04 2012-03-29 半導体装置およびその製造方法

Publications (2)

Publication Number Publication Date
CN103460392A CN103460392A (zh) 2013-12-18
CN103460392B true CN103460392B (zh) 2016-02-10

Family

ID=46969060

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201280015311.4A Active CN103460392B (zh) 2011-04-04 2012-03-29 半导体装置及其制造方法

Country Status (5)

Country Link
US (1) US8866158B2 (zh)
JP (1) JP5697744B2 (zh)
CN (1) CN103460392B (zh)
DE (1) DE112012001565T5 (zh)
WO (1) WO2012137659A1 (zh)

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9257511B2 (en) * 2013-03-26 2016-02-09 Infineon Technologies Ag Silicon carbide device and a method for forming a silicon carbide device
US10347489B2 (en) * 2013-07-02 2019-07-09 General Electric Company Semiconductor devices and methods of manufacture
US9711600B2 (en) * 2013-09-09 2017-07-18 Hitachi, Ltd. Semiconductor device and method of manufacturing the same, power conversion device, three-phase motor system, automobile, and railway vehicle
JP6206339B2 (ja) * 2014-06-23 2017-10-04 住友電気工業株式会社 炭化珪素半導体装置の製造方法
JP6200864B2 (ja) * 2014-07-24 2017-09-20 株式会社日立製作所 高耐圧半導体装置
TWI544622B (zh) * 2015-06-05 2016-08-01 國立清華大學 半導體結構
CN107924843B (zh) * 2015-06-09 2021-01-26 Abb电网瑞士股份公司 制造碳化硅功率半导体器件的边缘终端的方法和碳化硅功率半导体器件
WO2017043608A1 (ja) 2015-09-09 2017-03-16 住友電気工業株式会社 半導体装置
US10141851B2 (en) * 2016-03-25 2018-11-27 General Electric Company Resonant DC to DC power converter
CN109863581B (zh) * 2016-10-18 2022-04-26 株式会社电装 半导体装置及其制造方法
DE102017127848A1 (de) * 2017-11-24 2019-05-29 Infineon Technologies Ag Siliziumcarbid-Halbleiterbauelement mit Randabschlussstruktur
EP3975266A1 (en) * 2020-09-28 2022-03-30 Nexperia B.V. Semiconductor device with improved junction termination extension region

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5932894A (en) * 1997-06-26 1999-08-03 Abb Research Ltd. SiC semiconductor device comprising a pn junction
CN101978502A (zh) * 2008-03-17 2011-02-16 三菱电机株式会社 半导体器件

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6002159A (en) 1996-07-16 1999-12-14 Abb Research Ltd. SiC semiconductor device comprising a pn junction with a voltage absorbing edge
JPH10270370A (ja) 1997-03-26 1998-10-09 Sharp Corp 不純物の拡散方法ならびに半導体装置およびその製造方法
JP2008227236A (ja) * 2007-03-14 2008-09-25 Toyota Central R&D Labs Inc 半導体装置
US8637386B2 (en) * 2009-05-12 2014-01-28 Cree, Inc. Diffused junction termination structures for silicon carbide devices and methods of fabricating silicon carbide devices incorporating same
JP5223773B2 (ja) * 2009-05-14 2013-06-26 三菱電機株式会社 炭化珪素半導体装置の製造方法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5932894A (en) * 1997-06-26 1999-08-03 Abb Research Ltd. SiC semiconductor device comprising a pn junction
CN101978502A (zh) * 2008-03-17 2011-02-16 三菱电机株式会社 半导体器件

Also Published As

Publication number Publication date
WO2012137659A1 (ja) 2012-10-11
US8866158B2 (en) 2014-10-21
JP5697744B2 (ja) 2015-04-08
US20140021489A1 (en) 2014-01-23
CN103460392A (zh) 2013-12-18
JPWO2012137659A1 (ja) 2014-07-28
DE112012001565T5 (de) 2014-01-16

Similar Documents

Publication Publication Date Title
CN103460392B (zh) 半导体装置及其制造方法
KR102216528B1 (ko) 주입된 측벽들을 가진 게이트 트렌치들을 갖는 전력 반도체 디바이스들 및 관련 방법들
US10497801B2 (en) Method of manufacturing a semiconductor device having an undulated profile of net doping in a drift zone
US11837629B2 (en) Power semiconductor devices having gate trenches and buried edge terminations and related methods
CN102420249B (zh) 功率半导体装置
JP4564510B2 (ja) 電力用半導体素子
CN100459153C (zh) SiC-MISFET及其制造方法
US11626477B2 (en) Silicon carbide field-effect transistor including shielding areas
JP2020092272A (ja) トレンチ下部にオフセットを有するＳｉＣ半導体デバイス
CN108604602A (zh) 半导体装置及半导体装置的制造方法
JP5365016B2 (ja) 半導体素子およびその製造方法
CN108538717A (zh) 在GaN材料中制造浮置保护环的方法及系统
WO2012158438A1 (en) Sic devices with high blocking voltage terminated by a negative bevel
US9000478B2 (en) Vertical IGBT adjacent a RESURF region
CN104835836B (zh) 一种具有双电场调制的横向超结双扩散金属氧化物半导体场效应管
CN107437566B (zh) 一种具有复合介质层宽带隙半导体纵向双扩散金属氧化物半导体场效应管及其制作方法
KR102100863B1 (ko) SiC MOSFET 전력 반도체 소자
US8164100B2 (en) Semiconductor device and method of manufacturing thereof
CN107819025A (zh) 半导体装置和半导体装置的制造方法
JP4844371B2 (ja) 縦型超接合半導体素子
CN104064461A (zh) 半导体器件的制造方法
WO2013119548A1 (en) Sic devices with high blocking voltage terminated by a negative bevel
CN220382104U (zh) 功率半导体器件
CN113113463B (zh) 半导体器件、用于半导体器件的超级结结构及其制造方法
US20230307529A1 (en) Support shield structures for trenched semiconductor devices

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant