KR101683751B1 - 전력 반도체 디바이스 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 28
- 230000006872 improvement Effects 0.000 claims description 16
- 229910052710 silicon Inorganic materials 0.000 claims description 3
- 239000010703 silicon Substances 0.000 claims description 3
- 235000012431 wafers Nutrition 0.000 description 6
- 230000008878 coupling Effects 0.000 description 3
- 238000010168 coupling process Methods 0.000 description 3
- 238000005859 coupling reaction Methods 0.000 description 3
- 230000005684 electric field Effects 0.000 description 3
- 108091006146 Channels Proteins 0.000 description 2
- 102000004129 N-Type Calcium Channels Human genes 0.000 description 2
- 108090000699 N-Type Calcium Channels Proteins 0.000 description 2
- 239000006185 dispersion Substances 0.000 description 2
- 230000009977 dual effect Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000002513 implantation Methods 0.000 description 2
- 230000008021 deposition Effects 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 230000003993 interaction Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000004377 microelectronic Methods 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 239000002245 particle Substances 0.000 description 1
- 230000002028 premature Effects 0.000 description 1
- 230000003252 repetitive effect Effects 0.000 description 1
- 230000007480 spreading Effects 0.000 description 1
- 230000000638 stimulation Effects 0.000 description 1
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- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
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- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/66712—Vertical DMOS transistors, i.e. VDMOS transistors
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- H01L29/74—Thyristor-type devices, e.g. having four-zone regenerative action
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
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- H01L29/772—Field effect transistors
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- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
Abstract
본 발명은 에미터의 측(12) 상의 에미터 전극과, 그리고 콜렉터의 측(16) 상의 콜렉터 전극(15)이 제공되는 바이폴라 전력 반도체 디바이스(1)에 관한 것이다.
디바이스는 트렌치 게이트 전극(2)과, 복수의 상이한 전도성 타입의 층을 갖는 구조를 갖는데, 이 층은: 적어도 하나의 n 도핑된 소스 영역(3), 적어도 하나의 소스 영역(3)을 에워싸는 p 베이스 층(4), n 도핑된 개선 층(5), p 도핑된 추가의 웰 층(62), 추가의 n 도핑된 개선 층(52), 추가의 p 도핑된 웰 층(62), n 도핑된 드리프트 층(7) 및 p 도핑된 콜렉터 층(8)의 순서로 이루어진다. 트렌치 게이트의 전극(2)은 추가의 개선 층의 하부(531)보다 콜렉터의 측(16)에 더 인접하게 위치한 게이트 하부(211)를 갖는다.
디바이스는 트렌치 게이트 전극(2)과, 복수의 상이한 전도성 타입의 층을 갖는 구조를 갖는데, 이 층은: 적어도 하나의 n 도핑된 소스 영역(3), 적어도 하나의 소스 영역(3)을 에워싸는 p 베이스 층(4), n 도핑된 개선 층(5), p 도핑된 추가의 웰 층(62), 추가의 n 도핑된 개선 층(52), 추가의 p 도핑된 웰 층(62), n 도핑된 드리프트 층(7) 및 p 도핑된 콜렉터 층(8)의 순서로 이루어진다. 트렌치 게이트의 전극(2)은 추가의 개선 층의 하부(531)보다 콜렉터의 측(16)에 더 인접하게 위치한 게이트 하부(211)를 갖는다.
Description
본 발명은 전력 전자의 분야에 관한 것이고, 더 구체적으로 청구항 제 1항의 전제부에 따른 전력 반도체 디바이스에 관한 것이다.
D. 김(D. Kim) 등의 명칭이 "A dual gate emitter switched thyristor (DTG-EST) with dual trench gate electrode and different gate oxide thickness"인 논문{Microelectronic Engineering 70(2003), 50-57}에서, 트렌치 게이트(gate) 구조를 갖는 종래 기술의 EST(emitter switched thyristor)가 서술되었다. 이러한 EST는 웨이퍼의 에미터의 측(12) 상의 에미터의 전극(11)과, 에미터의 측(12)의 반대쪽에 놓여 있는 웨이퍼의 콜렉터의 측(16) 상의 콜렉터의 전극(15)을 갖는 바이폴라(bipolar)의 전력 반도체 디바이스(1')이다. EST는 에미터의 측(12)에서, n-도핑된 소스 영역(3)과 p-도핑된 베이스 층을 포함한다. 트렌치 게이트 전극(2)은 베이스 층(4)과 동일한 면에 정렬되고, 절연 층(25)에 의해 소스 영역(3) 및 베이스 층(4)으로부터 전기적으로 절연된다. n-도핑된 개선 층(5), p-도핑된 웰(well) 층(6) 및 드리프트 층(7)은 베이스 층(4) 상에서 연속적으로 정렬된다. p-도핑된 콜렉터 층(8)은 드리프트 층(7)에서 콜렉터의 측(16) 쪽에 정렬되고, 콜렉터의 전극(15)에 접촉한다.
층은 에미터의 측(12)과 평행인 면으로 정렬되고, 각 층은 층이 에미터의 측(12)으로부터 확장하여 최대 거리에 있는 하부를 포함한다. p-도핑된 웰 층(6)은 게이트 하부(211)보다 에미터의 측(12)에 더 인접한 웰 층의 하부(611)를 포함한다.
n-도핑된 개선 층(5)이 부유적(floating)인 반면, 베이스 층(4) 및 웰 층(6)은 3차원으로 연결되어 있어서 단락된다.
EST는 개선 층(5), 웰 층(6) 그리고 드리프트 층(7) 사이에 턴-온(turn-on) MOSFET을 갖는다. 턴-오프(turn-off) MOSFET은 소스 영역(3), 베이스 층(4) 및 부유 개선 층(5) 사이에 형성된다.
도 1에 도시된 트렌치의 EST 설계는 가장 낮은 확률의 온-상태(on-state) 전압 강하를 이용한 사이리스터(thyristor) 동작을 허용하기 위한 MOS 셀에서 n-타입 개선 층(5)을 삽입하는 것을 기초로 하며; 이러한 경우에서, 개선 층은 1018 cm- 3 까지, 그리고 그 이상의 도핑을 이용하여 부유 n-타입 개선 층으로서 작용한다. 개선 층의 더 약한 도핑은 트렌치의 EST가 온-상태 전압의 증가 및 콜렉터의 전류 포화 특성의 점진적 출현에 의해 특징 지워지는 IGBT 모드로 동작하도록 야기시킨다. 이러한 설계의 경우, 개선 층은 캐리어의 분산(carrier spreading)을 향상시키고, PIN 효과를 증가시키도록 작용한다. 높은 콜렉터-에미터 전압 및 큰 SOA(Safe Operating Area, 안전 작동 영역)까지의 트렌치 EST에서의 전류 포화 특성을 얻기 위해, 개선 층의 도핑은 1016 cm-3과 비슷한 레벨로 한정되어야 한다; 이는 n-타입 개선 층을 사용하는 종래 기술의 IGBT(insulated gate bipolar transistor, 트렌치 절연 게이트 바이폴라 트랜지스터)와 비교될만한 레벨로 트렌치 EST 성능을 한정한다. 트렌치 IGBT에서, 개선 층(5)은 접합부 근처에 피크 전계를 삽입하여, 디바이스의 애벌런시(avalanche) 성능을 한정한다.
본 발명의 목적은 온-상태 전압 및 콜렉터의 전류 포화(또한 단락 성능으로 참조되는) 사이의 트레이드-오프(trade-off)에 대해 트렌치의 EST 및 트렌치의 IGBT 모두의 한정을 극복하는 바이폴라 전력 반도체 디바이스를 제공하는 것이다. 즉, 본 발명의 목적은 동시에 낮은 온-상태 전압 및 전류 포화 특성을 갖는 디바이스를 제공하는 것이다.
이러한 목적은 청구항 제 1항에 따른 전력 바이폴라 반도체 디바이스에 의해 달성된다.
본 발명의 바이폴라 전력 반도체 디바이스는 에미터의 측 상의 에미터의 전극 및 게이트 전극과, 에미터의 측의 반대쪽에 있는 콜렉터의 측 상의 콜렉터의 전극을 포함한다. 디바이스는 상이한 전도성 타입의 복수의 층을 갖는 구조를 갖는다. 각각 하부를 포함하는 트렌치 게이트 전극 및 층은 에미터의 측과 평행인 면에 정렬되어 있는데, 이 하부는 층이 에미터의 측으로부터 확장하는 최대 거리에 정렬된다. 디바이스는 다음의 층:
- 에미터의 측 상에 정렬되어 있고, 에미터의 전극에 접촉하는 제 1 전도성 타입의 적어도 하나의 소스 영역,
- 에미터의 측에 정렬되어 있고, 적어도 하나의 소스 영역을 둘러싸며, 에미터의 전극 및 적어도 하나의 소스 영역과 접촉하는, 제 2 전도성 타입의 베이스 층,
- 콜렉터의 측에 정렬되어 있고, 콜렉터의 전극에 접촉하는, 제 2 전도성 타입의 콜렉터 층,
- 베이스 층과 콜렉터 층 사이에 정렬되는 제 1 전도성 타입의 드리프트 층,
- 베이스 층과 동일한 면에 정렬되고, 게이트의 하부를 포함하는 트렌치 게이트의 전극으로서, 이 전극은 절연 층에 의해 소스 영역, 베이스 층 및 드리프트 층으로부터 전기적으로 절연되는, 트렌치 게이트의 전극,
- 베이스 층과 드리프트 층 사이에 정렬되는 제 1 전도성 타입의 개선 층과, 제 2 전도성 타입의 웰 층으로서, 개선 층은 콜렉터의 측 쪽의 베이스 층과 인접한 부유 층이고, 웰 층은 콜렉터의 측 쪽의 개선 층과 인접한, 개선 층 및 웰 층,
- 에미터의 측 쪽의 드리프트 층에 인접한 추가의 웰 층 및
- 에미터의 측 쪽의 추가의 웰 층에 인접하고, 추가의 개선 층의 하부를 포함하는, 추가의 개선 층을
포함하고, 게이트의 하부는 추가의 개선 층의 하부보다 콜렉터의 측에 더 인접하게 위치된다.
2개의 이웃한 수직 트렌치 벽 사이의 반도체의 주 부분은 교대로 도핑된 층의 수평으로 정렬된 적층으로 채워진다. 본 발명의 디바이스에서 적층의 기능이 종래의 초접합(SJ: superjunction) 전력 디바이스의 동작으로부터 벗어나지만, 이러한 적층은 수평 초접합(SJ) 시스템으로 여겨질 수 있다. 주 전류 흐름이 다수의 PN 접합의 배향에 대해 수직이라는 것을 주목하라. SJ 드리프트 층의 원리에 따라, 제 1 및 제 2 전도성 타입의 교대(alternating) 층(모든 웰 및 개선)의 도핑된 너무 이른 파손의 위험 없이 1017 cm-3 레벨 이상으로 증가될 수 있다. 이는 MOS 공핍(depletion) 층이 디바이스 동작 동안, 반복적으로 형성되는 트렌치 전극의 수직 채널에 따라 특히 중요하다. SJ 설계 규칙(교대로 도핑된 층을 통한 전하 밸런스)에 따라(또는 설계 규칙과 근접하게) 수평 층의 적층을 설계하는 것은 웰 층과 드리프트 층 사이의 접합부에서 베이스 층(4)에서 공핍 층까지 MOS의 채널 핀치-오프(pinch-off)를 결합시키는 것을 허용한다. 이러한 설계의 특성은 매우 높은 콜렉터-에미터 전압까지의 콜렉터 전류 포화를 허용한다. 다른 한편으로, 온-상태에서 양의 게이트 바이어스(bias)는 수평 층의 적층을 낮은-저항 상태가 되게 하여, 층 사이에 낮은 저항(높은 층의 도핑으로 달성되는) 및 낮은-레벨의 바이폴라의 상호 작용(플라즈마, 초과 베이스 전하)을 추가한다(전도성 사이리스터의 경우와 동일한 원리지만, 공통의 4개-층의 한계를 초과한다). 결과적으로, 본 발명의 디바이스의 주 특징은 최소의 전압 강하로, 그리고 바이폴라 플라즈마를 통한 최소의 자극으로 2개의 트렌치 사이의 메사(mesa) 영역에서 매우 균일하고, 균질한 전류 분배를 허용한다. 추가의 개선 및 웰 층을 갖는 본 발명의 디바이스는 종래 기술의 IGBT와 동일한 기하학적 특성 및 동일한 기술(예를 들어, 버퍼 층)을 이용하여, 대략 1.9V를 갖는 종래 기술의 디바이스와 비교하여 1V 미만의, 즉 대략 50%의 향상을 갖는 이로운 온-상태 전압을 나타낸다. 디바이스의 콜렉터 층에 가장 인접한 추가의 웰 층뿐만이 아니라, 웰 층은 수평 SJ 층의 적층을 수직 SJ 드리프트 층으로 변환하는데 이롭게 사용될 수 있다. 이러한 옵션에 대해, 본 발명의 디바이스의 턴-오프 손실은 3에 이르는 계수만큼 감소될 수 있다.
MOS 셀에서 적층된 개선 층(들) 및 웰 층(들)의 형태에서 수평으로 적층된 초접합 층은 접합부 근처의 피크 전계를 회피한다. 추가의 개선 층 및 추가의 웰 층의 반복적인 삽입을 통해, 각 층에 대한 도핑 농도는 저항 전도성이 향상되도록 향상될 수 있고, 이로 인해 더 나은 캐리어의 분산 특성은 트렌치 IGBT p-베이스 층 아래의 종래의 n-타입 개선 층의 가능성을 능가하게 된다. 따라서, 온-상태 손실이 감소된다.
추가의 개선 층의 높은 도핑 농도를 가짐으로써, 플라즈마가 분산된다(다중 플라즈마 분산이 달성된다). 심지어 디바이스의 소스 영역 및 베이스 층의 부분에서, 심지어 이들 층은 메사(mesa) 구조로 형성되고, 전류는 주로 에미터의 측의 수직 방향으로, 즉 일 차원 방향으로 흐른다.
게다가, 디바이스는 웰 층과 추가 개선 층 사이에 적층되는, 추가 개선 층(들) 및 추가 웰 층(들)의 하나 이상의 세트(들)를 포함할 수 있다. 이들 층은 상기 언급된 효과를 더 향상시킨다.
본 발명의 MOS 셀의 전체 전도성은 저항 부분에 의해 기여되는 매우 높은 공유부와 저항 및 바이폴라 전도의 혼합이다; 이는 적은 양의 에미터-측 바이폴라 캐리어 조절에 기인하여, 고속 역학을 허용한다.
추가의 개선 층(들) 및 추가의 웰 층(들)의 특성은 초-접합 구조와 결합될 수 있는데, 추가의 웰 층은 게이트의 하부보다 콜렉터의 측에 더 인접하게 정렬된 추가의 웰 층의 하부를 포함한다. 게이트 하부와 인접하거나 또는, 심지어 게이트 하부보다 콜렉터의 측과 더 인접한 추가의 웰 층 하부를 가짐으로써, 트렌치의 모서리에서 높은 피크 전계가 감소 되거나 또는 심지어 회피되어, 이로 인해 디바이스의 스위칭 손실을 더 감소시킨다.
적층된 개선 및 웰 층의 레이아웃은 n-드리프트 층(수직 초 접합 기반)의 공핍 부와 상부의 PN 접합부에서의 공핍 부를 결합하는 것을 초래한다; 따라서, 디바이스는 전류 포화 및 단락 성능을 제공하기 위해 설계될 수 있다.
본 발명의 주제는 첨부된 도면을 참조로 다음의 내용에서 더 상세히 서술될 것이다.
본 발명은 낮은 온-상태 전압 및 전류 포화 특성을 갖는 바이폴라 반도체 디바이스를 제공한다.
도 1은 종래 기술의 트렌치 에미터 스위치드 사이리스터를 도시하는 도면.
도 2는 본 발명의 바이폴라 디바이스의 제 1 실시예를 도시하는 도면.
도 3은 다른 추가의 개선 층과 다른 추가의 웰 층의 세트를 갖는 본 발명의 바이폴라 디바이스의 추가의 실시예를 도시하는 도면.
도 4는 다른 추가의 개선 층과 다른 추가의 웰 층의 2가지 세트를 갖는 본 발명의 바이폴라 디바이스의 다른 실시예를 도시하는 도면.
도 5는 다른 추가의 개선 층과 다른 추가의 웰 층의 더 많은 세트를 갖는 본 발명의 바이폴라 디바이스의 또 다른 실시예를 도시하는 도면.
도 6은 게이트의 하부보다 콜렉터의 측과 더 인접한, 추가의 웰 층 하부를 갖는 본 발명의 바이폴라 디바이스의 또 다른 실시예를 도시하는 도면.
도 7 및 도 8은 게이트의 하부 및 추가의 웰 층보다 콜렉터의 측에 더 인접하여, 게이트 전극과 드리프트 층 사이의 영역으로 확장하는 추가의 웰 층의 하부를 갖는 본 발명의 바이폴라 디바이스의 또 다른 실시예를 도시하는 도면.
도 9는 게이트의 하부 및, 트렌치 게이트의 전극에 측으로 정렬되고, 트렌치 게이트 전극에 인접한 연결 층보다 콜렉터의 측에 더 인접한 추가의 웰 층의 하부를 갖는 본 발명의 바이폴라 디바이스의 또 다른 실시예를 도시하는 도면.
도 10은 게이트의 하부 및, 다른 추가의 개선 층과 다른 추가의 웰 층의 세트보다 콜렉터의 측에 더 인접한 추가의 웰 층의 하부를 갖는 본 발명의 바이폴라 디바이스의 또 다른 실시예를 도시하는 도면.
도 11은 게이트의 하부 및, 다른 추가의 개선 층과 다른 추가의 웰 층의 복수의 세트보다 콜렉터의 측에 더 인접한 추가의 웰 층의 하부를 갖는 본 발명의 바이폴라 디바이스의 또 다른 실시예를 도시하는 도면.
도 12는 버퍼 층 없는 본 발명의 바이폴라 디바이스의 또 다른 실시예를 도시하는 도면.
도 13은 콜렉터 층에 후속하여 정렬되는 양극 층을 갖는 본 발명의 양극 디바이스의 추가의 실시예를 도시하는 도면.
도 14는 게이트의 하부보다 콜렉터의 측에 가까운, 웰 층의 하부를 갖는 본 발명의 바이폴라 디바이스의 추가의 실시예를 도시하는 도면.
도 15는 중간의 웰 층 및 개선 층과 트렌치 게이트 전극의 반복적인 정렬을 갖는 본 발명의 바이폴라 디바이스의 추가의 실시예를 도시하는 도면.
도 2는 본 발명의 바이폴라 디바이스의 제 1 실시예를 도시하는 도면.
도 3은 다른 추가의 개선 층과 다른 추가의 웰 층의 세트를 갖는 본 발명의 바이폴라 디바이스의 추가의 실시예를 도시하는 도면.
도 4는 다른 추가의 개선 층과 다른 추가의 웰 층의 2가지 세트를 갖는 본 발명의 바이폴라 디바이스의 다른 실시예를 도시하는 도면.
도 5는 다른 추가의 개선 층과 다른 추가의 웰 층의 더 많은 세트를 갖는 본 발명의 바이폴라 디바이스의 또 다른 실시예를 도시하는 도면.
도 6은 게이트의 하부보다 콜렉터의 측과 더 인접한, 추가의 웰 층 하부를 갖는 본 발명의 바이폴라 디바이스의 또 다른 실시예를 도시하는 도면.
도 7 및 도 8은 게이트의 하부 및 추가의 웰 층보다 콜렉터의 측에 더 인접하여, 게이트 전극과 드리프트 층 사이의 영역으로 확장하는 추가의 웰 층의 하부를 갖는 본 발명의 바이폴라 디바이스의 또 다른 실시예를 도시하는 도면.
도 9는 게이트의 하부 및, 트렌치 게이트의 전극에 측으로 정렬되고, 트렌치 게이트 전극에 인접한 연결 층보다 콜렉터의 측에 더 인접한 추가의 웰 층의 하부를 갖는 본 발명의 바이폴라 디바이스의 또 다른 실시예를 도시하는 도면.
도 10은 게이트의 하부 및, 다른 추가의 개선 층과 다른 추가의 웰 층의 세트보다 콜렉터의 측에 더 인접한 추가의 웰 층의 하부를 갖는 본 발명의 바이폴라 디바이스의 또 다른 실시예를 도시하는 도면.
도 11은 게이트의 하부 및, 다른 추가의 개선 층과 다른 추가의 웰 층의 복수의 세트보다 콜렉터의 측에 더 인접한 추가의 웰 층의 하부를 갖는 본 발명의 바이폴라 디바이스의 또 다른 실시예를 도시하는 도면.
도 12는 버퍼 층 없는 본 발명의 바이폴라 디바이스의 또 다른 실시예를 도시하는 도면.
도 13은 콜렉터 층에 후속하여 정렬되는 양극 층을 갖는 본 발명의 양극 디바이스의 추가의 실시예를 도시하는 도면.
도 14는 게이트의 하부보다 콜렉터의 측에 가까운, 웰 층의 하부를 갖는 본 발명의 바이폴라 디바이스의 추가의 실시예를 도시하는 도면.
도 15는 중간의 웰 층 및 개선 층과 트렌치 게이트 전극의 반복적인 정렬을 갖는 본 발명의 바이폴라 디바이스의 추가의 실시예를 도시하는 도면.
도면에 사용된 참조 부호 및 이 부호의 의미는 부호의 설명에 요약된다. 일반적으로, 유사한 부분 또는 유사한 기능을 하는 부분은 동일한 참조 부호로 주어진다. 서술된 실시예는 예시로서 이해되어야 하고, 본 발명을 한정하지 않아야 한다.
도 2는 에미터의 측(12)에 정렬된 에미터의 전극(11)과, 에미터의 측(12)의 반대쪽에 있는 콜렉터의 측(16)에 정렬된 콜렉터의 전극(15)을 갖는 본 발명의 바이폴라 전력 반도체 디바이스(1)를 도시한다.
디바이스는 트렌치 게이트 전극(2)과, 복수의 상이한 전도성 타입의 층을 갖는 구조를 갖는데, 트렌치 게이트 전극(2) 및 층들은 에미터의 측(12)에 평행인 평면들에 정렬되고, 이들 각각은 에미터 측(12)에 평행한 평면 내의 하부를 포함하고, 하부는 에미터의 측(12)으로부터 최대 거리에 정렬되고, 층 또는 게이트는 하부를 확장시킨다.
디바이스는:
- 에미터의 측(12) 상에 정렬되고, 에미터의 전극(11)과 접촉하는 적어도 하나의 n 도핑된 소스 영역(3),
- 에미터의 측(12) 상에 정렬되고, 적어도 하나의 소스 영역(3)을 에워싸며, 에미터의 전극(11) 및 적어도 하나의 소스 영역(3)과 접촉하는 p 도핑된 베이스 층(4),
- 콜렉터의 측(16) 상에 정렬되고, 콜렉터의 전극(15)과 접촉하는 p 도핑된 콜렉터 층(8),
- 베이스 층(4)과 콜렉터 층(8) 사이에 정렬된 n 도핑된 드리프트 층(7),
- 베이스 층과 동일한 면에 정렬되고, 게이트 하부(211)를 포함하는 트렌치 게이트 전극(2)으로서, 절연 층(25)에 의해 소스 영역(3), 베이스 층(4) 및 드리프트 층(7)으로부터 절연되는, 트렌치 게이트 전극(2),
- 베이스 층(4) 및 드리프트 층(7) 사이에 정렬되는 n 도핑된 개선 층(5) 및 p 도핑된 웰 층(6)으로서,
개선 층(5)은 콜렉터의 측(16) 쪽의 베이스 층(4)에 인접하고,
웰 층(6)은 콜렉터의 측(16) 쪽의 개선 층(5)에 인접한, n 도핑된 개선 층(5) 및 p 도핑된 웰 층(6),
- 에미터의 측(12) 방향의 드리프트 층(7)에 인접한 p 도핑된 추가 웰 층(62), 및
- 추가의 n 도핑된 개선 층(52)으로서, 상기 개선 층은 에미터의 측(12) 방향의 추가의 웰 층(62)에 인접하고, 추가의 개선 층(52)이 추가의 개선 층의 깊이(53)에서 확장하는 에미터의 측(12)으로부터의, 최대 거리에 있는 추가의 개선 층의 하부(531)를 포함하는, 추가의 n 도핑된 개선 층(52)을
포함하고, 게이트의 하부(211)는 추가의 개선 층의 하부(531) 보다 콜렉터의 측(16)에 더 인접하게 위치한다.
디바이스(1)는 드리프트 층(7)과 콜렉터 층(8) 사이에 정렬된 n 도핑된 버퍼 층(75)을 더 포함한다. 버퍼 층(75)은 드리프트 층(7)보다 더 높은 도핑 농도를 갖는다.
"동일한 평면"은 예를 들어, 트렌치 게이트 전극(2)과 베이스 층(4)이 정렬되어 있는, 겹치는 평면(에미터의 측에 평행인)이 존재한다는 것을 의미하지만, 층 및 게이트는 동일한 두께를 가질 필요는 없다.
개선 층(5) 및 추가의 개선 층(52)은 3차원에서 서로 연결되지 않는 부유 층이다. 3차원은 에미터의 측(2)에 수직인 면이어야 한다.
도 15는 중간의 본 발명의 개선 층(5, 52) 및 웰 층(6, 62)과 트렌치 게이트 전극(2)의 반복적인 정렬을 도시한다. 도 2 또는, 도 3 내지 도 14 중 어느 하나의 도면에 도시된 구조는 하나의 웨이퍼 상에서 반복될 수 있어서, 디바이스는 웰 층{즉, 웰 층(6), 추가의 웰 층(62), 존재한다면, 다른 추가의 웰 층(들)(65, 65')} 뿐만이 아니라, 개선 층{즉, 개선 층(5), 추가의 개선 층(52), 존재한다면, 다른 추가의 개선 층(들)(55, 55')}과 복수의 2개 이상의 트렌치 게이트 전극(2)을 포함하게 한다.
도 3은 다른 추가의 개선 층(55) 및 다른 추가의 웰 층(65)의 하나의 세트를 더 포함하는, 본 발명의 디바이스의 다른 실시예를 도시한다. 다른 추가의 개선 층(55) 및 다른 추가의 웰 층(65)은 웰 층(6) 및 추가의 개선 층(52) 사이에 적층된다. 다른 추가의 개선 층(55)은 다른 추가의 웰 층(65) 보다 에미터의 측(12)에 더 인접하게 정렬된다.
또한 도 4에 도시된 바와 같이, 본 발명의 디바이스는 2개의 세트 또는, 도 5에 도시된 바와 같이 다른 추가의 개선 층(55)과 다른 추가의 웰 층(65)의 2개 이상의 세트를 포함할 수 있다. 각 세트(56, 56')에 대해, 다른 추가의 개선 층(55)은 다른 추가의 웰 층(65)보다 에미터의 측(12)에 더 인접하게 정렬된다. 모든 경우에 대해, n 도핑된 층은 트렌치 게이트 전극(2)과 콜렉터 층(8) 사이에 정렬되어, 이로 인해 게이트 전극(2)으로부터 콜렉터 층(8)을 분리한다.
개선 층(5), 추가의 개선 층(52), 그리고 다른 추가의 개선 층(55) 또는 다른 추가의 개선 층(55')의 출현의 경우, 이러한 층은 드리프트 층(6)보다 더 높은 도핑 농도를 갖는다.
도 6은 추가의 웰 층(62)이 게이트 하부(211)보다 콜렉터의 측(16)에 더 인접하게 정렬된, 추가의 웰 층의 하부(631)를 포함하는 본 발명의 디바이스의 다른 실시예를 도시한다. 추가의 웰 층의 하부(631)는 에미터의 측(12)으로부터의 최대 거리이고, 추가의 웰 층(62)은 추가의 웰 층 깊이(63)에서 하부(631)로 확장한다.
이러한 깊은 추가의 웰 층(62)을 가짐으로써, 트렌치 게이트의 하부(211)에서의 절연 층(25)과 드리프트 층(7) 사이에 공간이 존재한다. 게이트의 하부(211)는 게이트의 깊이(21) 내에 위치한다. 이로 인해, 트렌치 게이트 전극(2)과 드리프트 층(7) 사이에 공간이 제공된다. 콜렉터의 측(16)을 향한 게이트 전극의 직각 돌출부, 즉 게이트의 전극(2)과 드리프트 층(7) 사이에 놓이는, 제 1 전도성 타입의 연결 층(58)이 정렬됨으로써, 이 연결층은 절연 층(25) 및 드리프트 층(7)에 인접하게 되어, n형 채널이 트렌치 게이트의 전극(2)과 드리프트 층(7) 사이에 형성된다. 이러한 깊은 추가의 웰 층(52)을 통해, 스위칭 손실은 온-상태 손실에 영향을 미치는 것 없이 감소된다.
도 6에서, 연결 층(58)은 게이트 전극(2) 및 드리프트 층(7) 사이의 영역 내에서 추가의 웰 층(62)과 동일한 면에 배열된다. 도 6에서, 연결 층(58)은 트렌치 게이트 전극(2)의 측면에서 절연 층(25)과 동일한 폭을 가짐으로써, 추가의 웰 층(62)이 절연 층(25)에 측인 영역으로 한정되게 된다. 대안으로, 연결 층(58)은 도 7에 도시된 바와 같이 더 낮은 폭을 가질 수 있어서, 추가의 웰 층(62)은 트렌치 게이트 전극(2)의 게이트 하부(211)와 드리프트 층(7) 사이의 영역으로 확장하게 된다. 물론, 연결 층(58) 또한 더 큰 폭을 가짐으로써, 연결 층(58)이 트렌치 게이트 전극(2)에 측으로 확장하게 된다.
다른 실시예에서, 디바이스는 게이트 하부(211)보다 콜렉터의 측(16)에 더 인접하게 정렬된 추가의 웰 층 하부(631)와, 도 10에 도시된 다른 추가의 개선 층(55') 및 다른 추가의 웰 층(65')의 세트의 조합을 포함한다. 다시 도 11에 도시된 바와 같이, 트렌치 게이트 전극(2)의 측면에서의 공간은 또 다른 추가의 개선 층(55')과 또 다른 추가의 웰 층(65')의 세트로 완전히 채워질 수 있다,
트렌치 게이트 전극(2) 아래의 연결 층(58)의 정렬에 대한 대안으로, 연결 층(58)은 트렌치 게이트 전극에 측면으로 정렬될 수 있지만, 트렌치 게이트 전극(2)의 측면에 정렬된 곳에서 절연 층(25)에 인접한다(도 9). 또한, 이러한 경우에서, 연결 층(58)은 트렌치 게이트 전극(2)과 드리프트 층(7) 사이에 n형 채널을 형성한다.
도 12에 도시된 디바이스에서, 드리프트 층(7)이 콜렉터 층(8)에 인접하여, 어떠한 버퍼 층(75)도 나타나지 않게 된다.
또한, 디바이스(1)는 콜렉터 층(8)과 동일한 면내에 이 층에 연속하여 정렬되고, 드리프트 층(7)보다 더 높은 도핑 농도를 갖는 n 도핑된 양극 층(85)을 갖는, 역방향 전도 바이폴라 디바이스로 설계될 수 있다(도 13). 양극 층(85)은 복수의 n 도핑된 영역을 포함할 수 있고, 이 사이에 복수의 p 도핑된 영역을 갖는 콜렉터 층(8)이 정렬된다. n 도핑된 영역 및 p 도핑된 영역은 상호 연결된 영역을 포함할 수 있거나, 이들 영역은 다른 전도성 타입의 층에 의해 서로로부터 분리된다. 콜렉터의 측(16)에 평행인 면에서 양극 층(85)의 전체 영역은 전체 영역의 전형적으로 25% 미만, 10%미만, 또는 심지어 5% 미만이다. 전체 영역은 양극 층(85) 및 콜렉터 층(8)의 영역의 합계이다.
모든 웰 층{즉, 웰 층(6), 추가의 웰 층(62), 및 존재한다면 다른 추가의 웰 층(들)(65, 65')} 뿐만이 아니라, 모든 개선 층{즉, 개선 층(5), 추가의 개선 층(52), 및 존재한다면 다른 추가의 개선 층(들)(55, 55')}은 동일한 두께를 가질 수 있다. 추가의 웰 층(64)의 두께는 추가의 개선 층의 하부(531)에서 최대로, 게이트의 하부(211) 까지로 측정된다. 이는 추가의 웰 층(62)이 게이트의 하부(211)보다 콜렉터 측(16)으로부터 더 멀리 떨어진 하부(631)를 갖는다면, 추가의 개선 층의 하부(531)와 추가의 웰 층의 하부(631) 사이의 거리가 추가의 웰 층의 두께(64)로 취해질 것이란 것을 의미한다.
추가의 웰 층(62)이 게이트의 하부(211) 보다 콜렉터의 측(16)에 더 인접한 하부(631)를 갖는다면, 추가의 개선 층의 하부(531)와 게이트의 하부(211) 사이의 차는 추가의 웰 층의 두께(64)로 취해질 것이다.
다른 실시예에서, 모든 개선 층(5, 52, 55, 55') 및 모든 웰 층(6, 62, 65, 65')은 동일한 도핑 농도를 갖는다. 또한, 이러한 경우에서, 추가의 웰 층(62)의 도핑 농도는 추가의 개선 층의 하부(531)에서, 최대로, 게이트의 하부(211)가 정렬된 면까지 측정된다. 이는 게이트의 하부(211) 보다 콜렉터의 측(16)으로부터 더 멀리 떨어진 하부를 갖는다면, 도핑 농도는 추가의 개선 층의 하부(531)와 추가의 웰 층의 하부(641)사이에서 측정된다는 것을 의미한다. 각 개선/웰 층의 도핑 농도는 1017cm-3까지 또는, 심지어 1017cm- 3이상의 값을 가질 수 있다.
추가의 웰 층(62)이 게이트 하부(211) 보다 콜렉터의 측(16)에 더 인접하게 위치한 하부를 갖는다면, 도핑 농도는 추가의 개선 층의 하부(531)와 게이트의 하부(211)사이에서 측정된다.
추가의 실시예에서, 개선 층(5, 52, 55, 55')의 도핑 농도(Nni)에 의해 곱셈된 개선 층(5, 52, 55, 55')의 두께(tni)의 모든 곱셈의 합은 웰 층(6, 62, 65, 65')의 도핑 농도(Npi)에 의해 곱셈된 웰 층의 두께(tpi)의 모든 곱셈의 합과 인자(k)를 통해 동일하다. 두께 및 도핑 농도에 대한 지수"i"에 대해, 모든 개선 층 또는 웰층의 두께-도핑 농도의 곱이 각각 총계되는 것을 나타낸다.
추가의 웰 층(64)의 두께 및 도핑 농도는 이미 위에서 설명된 바와 같이, 추가의 개선 층의 하부(531)에서, 최대 게이트의 하부(211)가 정렬되는 면까지로 측정된다.
k는 0.5 내지 2인 인자이다. 개선 층(5, 52, 55, 55')과 웰 층(6, 62, 65, 65') 불순물 사이의 더 높은 등가를 달성하기 위해, 인자(k)는 0.67 내지 1.5의 값을 가질 수 있다.
도 14에서, 개선 층(5) 및 웰 층(6)을 포함하는 본 발명의 다른 디바이스가 도시된다. 개선 층(5)은 콜렉터의 측(16) 방향의 베이스 층(4)에 인접하고, 웰 층(6)은 콜렉터의 측(16) 방향의 개선 층(5)에 인접하다. 이러한 경우에서, 웰 층(6)은 드리프트 층(7)에 직접 인접한다. 웰 층(6)은 에미터의 측(12)에서 최대 거리에 있는 하부(611)를 갖고, 웰 층(6)이 웰 층의 깊이(61)에서 하부(611)로 확장한다. 웰 층의 하부(611)는 게이트의 하부(211) 보다 콜렉터의 측(16)에 더 인접하다. 게이트의 하부(211) 보다 콜렉터의 측(16)에 더 인접한 웰 층의 하부(611)를 가짐으로써, 트렌치의 모서리에서 높은 피크 전계가 감소되거나 또는 심지어 회피되어, 디바이스의 스위칭 손실을 감소시키게 된다. 추가의 개선 층(52) 및 웰 층(62)이 디바이스에 추가된다면, 이는 도 6에 도시된 디바이스를 초래한다. 연결 층(58)은 위에 주어진 설명(특히 도 6 내지 도 9에 대해)에 따라 설계될 수 있다.
본 발명의 디바이스는 실리콘 또는 GaN 또는 SiC 웨이퍼를 기반으로 예시적으로 만들어진다. 본 발명의 바이폴라 디바이스를 제조하기 위해, 예시적으로 실리콘 또는 GaN 또는 SiC로 만들어진 웨이퍼가 제공된다. 이러한 웨이퍼 각각에서, 층들은 에피택셜(epitactical) 성장, 입자의 주입 또는 증착, 그리고 후속하는 확산에 의해 에 의해 전형적으로 형성된다. 그런 후에, 트렌치 게이트의 전극(2)을 형성하기 위해, 적층된 개선 층(5, 52, 55, 55') 및 웰 층(6, 62, 65, 65')은 틈을 형성하기 위해 국부적으로 제거되고, 트렌치 게이트 전극이 후에 생성된다.
다른 실시예에서, 전도성 타입의 층은 전환된다, 즉 제 1 전도성 타입의 모든 층은 p 타입(예를 들어, 소스 영역)이고, 제 2 전도성 타입의 모든 층은 n타입(예를 들어, 기본 영역)이다.
용어 "포함하는"이 다른 요소 또는 단계를 배제하는 것이 아니라는 것과, 단수로 기재된 요소가 복수의 요소를 배제하는 것은 아니라는 것이 주목되어야 한다. 또한, 다른 실시예와 결합하여 서술된 요소는 결합될 수 있다. 또한, 청구항의 참조 부호가 본 발명의 청구항의 범주를 제한하는 것으로 해석되지 않아야 한다.
1 : 바이폴라 반도체 디바이스 1' : 종래의 바이폴라 반도체 디바이스
11 : 에미터의 전극 12 : 에미터의 측
15 : 콜레터 전극 16 : 콜렉터의 측
2 : 트렌치 게이트 전극 21 : 게이트 깊이
211 : 게이트 하부 25 : 절연 층
28 : 추가의 절연 층 3 : 소스 영역
4 : 베이스 층 5 : 개선 층
52 : 추가의 개선 층 53 : 추가의 개선 층 깊이
55, 55' : 또 다른 추가의 개선 층 56, 56' : 세트
58 : 연결 층 6 : 웰 층
61 : 웰 층 깊이 611 : 웰 층 하부
62 : 추가의 웰 층 63 : 추가의 웰 층 깊이
631 : 추가의 웰 층 하부 64 : 추가의 웰 층의 두께
65, 65' : 또 다른 추가의 웰 층 7 : 드리프트 층
75 : 버퍼 층 8 : 콜렉터 층
85 : 양극 층
11 : 에미터의 전극 12 : 에미터의 측
15 : 콜레터 전극 16 : 콜렉터의 측
2 : 트렌치 게이트 전극 21 : 게이트 깊이
211 : 게이트 하부 25 : 절연 층
28 : 추가의 절연 층 3 : 소스 영역
4 : 베이스 층 5 : 개선 층
52 : 추가의 개선 층 53 : 추가의 개선 층 깊이
55, 55' : 또 다른 추가의 개선 층 56, 56' : 세트
58 : 연결 층 6 : 웰 층
61 : 웰 층 깊이 611 : 웰 층 하부
62 : 추가의 웰 층 63 : 추가의 웰 층 깊이
631 : 추가의 웰 층 하부 64 : 추가의 웰 층의 두께
65, 65' : 또 다른 추가의 웰 층 7 : 드리프트 층
75 : 버퍼 층 8 : 콜렉터 층
85 : 양극 층
Claims (13)
- 에미터(emitter)의 측(12)에 정렬된 에미터의 전극(11)과, 상기 에미터의 측(12)의 반대쪽에 있는 콜렉터(collector)의 측(16)에 정렬된 콜렉터의 전극(15)을 갖는 바이폴라 전력 반도체 디바이스(1)로서,
상기 디바이스는 트렌치 게이트 전극(2)과, 복수의 상이한 전도성 타입의 층을 갖는 구조를 갖고, 각각 하부를 포함하는 상기 트렌치 게이트 전극(2) 및 층들은 상기 에미터의 측(12)에 평행인 면에 정렬되는데, 상기 하부는, 상기 에미터의 측(12)으로부터 게이트 전극(2)의 하부로 확장하는 최대거리 또는 상기 에미터의 측으로부터 상기 층의 하부로 확장하는 최대 거리에 정렬되고, 상기 디바이스는
- 상기 에미터의 측(12)에 정렬되고, 상기 에미터의 전극(11)에 접촉하는, 제 1 전도성 타입의 적어도 하나의 소스 영역(3),
- 상기 에미터의 측(12) 상에 정렬되고, 상기 적어도 하나의 소스 영역(3)을 에워싸며, 상기 에미터의 전극(11)과 상기 적어도 하나의 소스 영역(3)에 접촉하는, 제 2 전도성 타입의 베이스 층(4),
- 상기 콜렉터의 측(16) 상에 정렬되고, 상기 콜렉터의 전극(15)에 접촉하는, 상기 제 2 전도성 타입의 콜렉터 층(8),
- 상기 베이스 층(4)과 상기 콜렉터 층(8) 사이에 정렬되는 상기 제 1 전도성 타입의 드리프트(drift) 층(7),
- 베이스 층(4)과 동일한 면에 정렬되고, 절연 층(25)에 의해 상기 소스 영역(3), 상기 베이스 층(4) 및 드리프트 층(7)과 전기적으로 절연되며, 게이트의 하부(211)를 포함하는, 트렌치 게이트 전극(2), 및
- 베이스 층(4)과 상기 드리프트 층(7) 사이에 정렬되는 제 1 전도성 타입의 개선 층(5)과 제 2 전도성 타입의 웰 층(6)으로서, 상기 개선 층(5)은 상기 콜렉터의 측(16) 방향으로 상기 베이스 층(4)에 인접하고, 상기 웰 층(6)은 상기 콜렉터의 측(16) 방향으로 상기 개선 층(5)에 인접한, 제 1 전도성 타입의 개선 층(5)과 제 2 전도성 타입의 웰 층(6)을
포함하는, 바이폴라 전력 반도체 디바이스(1)에 있어서,
- 상기 에미터의 측(12) 방향으로 상기 드리프트 층(7)에 인접한, 제 2 전도성 타입의 추가의 웰 층(62) 및,
- 상기 에미터의 측(12) 방향으로 상기 추가의 웰 층(62)에 인접하고, 추가의 개선 층의 하부(531)로 확장하는 상기 제 1 전도성 타입의 추가의 개선 층(52)을
더 포함하고,
상기 게이트의 하부(211)는 상기 추가의 개선 층의 하부(531)보다 상기 콜렉터의 측(16)에 더 인접하게 위치한 것을 특징으로 하는, 바이폴라 전력 반도체 디바이스. - 제 1항에 있어서,
상기 디바이스(1)는 다른 추가의 개선 층(55, 55') 및 다른 추가의 웰 층(65, 65')의 적어도 하나의 세트를 더 포함하고,
상기 적어도 하나의 다른 추가의 개선 층(55, 55') 및 다른 추가의 웰 층(65, 65')은 상기 웰 층(6) 및 상기 추가의 개선 층(52) 사이에 적층되며,
각 세트에 대해, 상기 다른 추가의 개선 층(55, 55')은 상기 다른 추가의 웰 층(65, 65')보다 상기 에미터의 측(12)에 더 인접하게 정렬되는 것을
특징으로 하는, 바이폴라 전력 반도체 디바이스. - 제 2항에 있어서, 상기 적어도 하나의 다른 추가의 개선 층(55, 55')은 상기 드리프트 층(7)보다 더 높은 도핑 농도를 갖는 것을 특징으로 하는, 바이폴라 전력 반도체 디바이스.
- 제 1항 내지 제 3항 중 어느 한 항에 있어서, 상기 개선 층(5) 및 상기 추가의 개선 층(52) 중 적어도 하나가 상기 드리프트 층(7)보다 더 높은 도핑 농도를 갖는 것을 특징으로 하는, 바이폴라 전력 반도체 디바이스.
- 제 1항 또는 제 2항에 있어서,
상기 추가의 웰 층(62)이 추가의 웰 층의 하부(631)로 확장되고,
상기 추가의 웰 층의 하부(631)가 상기 게이트의 하부(211) 보다 상기 콜렉터의 측(16)에 더 인접하게 정렬되고,
제 1 전도성 타입의 연결 층(58)은 상기 절연 층(25) 및 상기 드리프트 층(7)에 인접하게 되고, 이로 인해 상기 절연 층(25) 및 상기 드리프트 층(7)에 연결되도록 정렬되는 것을 특징으로 하는, 바이폴라 전력 반도체 디바이스. - 제 5항에 있어서,
상기 연결 층(58)은 상기 게이트 전극(2)과 상기 드리프트 층(7) 사이의 영역 내에서 상기 추가의 웰 층(62)과 동일한 면에 정렬되는 것을 특징으로 하는, 바이폴라 전력 반도체 디바이스. - 제 6항에 있어서,
상기 추가의 웰 층(62)은 상기 게이트 전극(2)과 상기 드리프트 층(7) 사이의 영역으로 확장되거나, 또는 상기 추가의 웰 층(62)은 상기 절연 층(25)에 측이고, 상기 절연 층(25)에 인접한 영역으로 한정되는 것을 특징으로 하는, 바이폴라 전력 반도체 디바이스. - 제 1항 내지 제 3항 중 어느 한 항에 있어서,
상기 디바이스(1)는 상기 드리프트 층(7)보다 더 높은 도핑 농도를 갖는 제 1 전도성 타입의 양극 층(85)을 더 포함하고, 상기 양극 층(85)은 상기 콜렉터 층(8)과 동일한 면에 그리고 상기 콜렉터 층(8)에 연속하여 정렬되는 것을
특징으로 하는, 바이폴라 전력 반도체 디바이스. - 제 1항 내지 제 3항 중 어느 한 항에 있어서,
상기 디바이스(1)는 상기 드리프트 층(7)과 상기 콜렉터 층(8) 사이에 정렬되는 제 1 전도성 타입의 버퍼 층(75)을 포함하는 것을 특징으로 하는, 바이폴라 전력 반도체 디바이스. - 제 1항 내지 제 3항 중 어느 한 항에 있어서,
상기 추가의 웰 층(64)의 두께는 상기 추가의 개선 층 하부(531)에서 최대 게이트 하부(211)까지로 측정되고,
모든 개선 층(5, 52, 55, 55') 및 모든 웰 층(6, 62, 65, 65')은 동일한 두께를 갖는 것을
특징으로 하는, 바이폴라 전력 반도체 디바이스. - 제 1항 내지 제 3항 중 어느 한 항에 있어서,
추가 웰 층(64)의 도핑 농도는 상기 추가의 개선 층의 하부(531)에서 최대 상기 게이트 하부(211)까지로 측정되고,
모든 개선 층(5, 52, 55, 55')과 모든 웰 층(6, 62, 65, 65')은 동일한 도핑 농도를 갖는 것을
특징으로 하는, 바이폴라 전력 반도체 디바이스. - 제 1항 내지 제 3항 중 어느 한 항에 있어서,
이고,
Nni는 개선 층(5, 52, 55, 55')의 도핑 농도이고,
Npi는 웰 층(6, 62, 65, 65')의 도핑 농도이고,
tpi, tni는 상기 층들의 두께이고,
k는 0.5 내지 2 또는 0.67 내지 1.5의 계수이며,
상기 추가 웰 층(64)의 상기 두께 및 상기 도핑 농도는 상기 추가의 개선 층의 하부(531)에서 최대 상기 게이트 하부(211)까지로 측정되는 것을
특징으로 하는, 바이폴라 전력 반도체 디바이스. - 제 1항 내지 제 3항 중 어느 한 항에 있어서,
상기 디바이스는 실리콘 또는 GaN 또는 SiC로 구성된 웨이퍼를 기반으로 만들어지는 것을 특징으로 하는, 바이폴라 전력 반도체 디바이스.
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| EP10167819A EP2402997B1 (en) | 2010-06-30 | 2010-06-30 | Power semiconductor device |
| EP10167819.1 | 2010-06-30 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20120002455A KR20120002455A (ko) | 2012-01-05 |
| KR101683751B1 true KR101683751B1 (ko) | 2016-12-20 |
Family
ID=42985587
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020110062877A KR101683751B1 (ko) | 2010-06-30 | 2011-06-28 | 전력 반도체 디바이스 |
Country Status (7)
| Country | Link |
|---|---|
| US (1) | US8304814B2 (ko) |
| EP (1) | EP2402997B1 (ko) |
| JP (1) | JP5781383B2 (ko) |
| KR (1) | KR101683751B1 (ko) |
| CN (1) | CN102315257B (ko) |
| AT (1) | ATE545155T1 (ko) |
| ES (1) | ES2382185T3 (ko) |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5644793B2 (ja) * | 2012-03-02 | 2014-12-24 | 株式会社デンソー | 半導体装置 |
| US9666705B2 (en) * | 2012-05-14 | 2017-05-30 | Infineon Technologies Austria Ag | Contact structures for compound semiconductor devices |
| CN103579296B (zh) * | 2012-08-06 | 2016-09-07 | 三垦电气株式会社 | 半导体装置及其制造方法 |
| JP2015032744A (ja) * | 2013-08-05 | 2015-02-16 | 株式会社東芝 | 半導体装置および半導体装置の製造方法 |
| US9768284B2 (en) | 2015-03-05 | 2017-09-19 | Infineon Technologies Americas Corp. | Bipolar semiconductor device having a charge-balanced inter-trench structure |
| US9799725B2 (en) | 2015-03-05 | 2017-10-24 | Infineon Technologies Americas Corp. | IGBT having a deep superjunction structure |
| US9831330B2 (en) | 2015-03-05 | 2017-11-28 | Infineon Technologies Americas Corp. | Bipolar semiconductor device having a deep charge-balanced structure |
| CN107112370B (zh) * | 2015-06-30 | 2020-08-28 | 富士电机株式会社 | 半导体装置及其制造方法 |
| JP6702423B2 (ja) | 2016-08-12 | 2020-06-03 | 富士電機株式会社 | 半導体装置および半導体装置の製造方法 |
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| JP2008288386A (ja) | 2007-05-17 | 2008-11-27 | Hitachi Ltd | 半導体装置 |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JP4731848B2 (ja) * | 2004-07-16 | 2011-07-27 | 株式会社豊田中央研究所 | 半導体装置 |
| JP2008244466A (ja) * | 2007-02-27 | 2008-10-09 | Matsushita Electric Ind Co Ltd | 半導体装置 |
| JP4544360B2 (ja) * | 2008-10-24 | 2010-09-15 | トヨタ自動車株式会社 | Ｉｇｂｔの製造方法 |
-
2010
- 2010-06-30 EP EP10167819A patent/EP2402997B1/en active Active
- 2010-06-30 ES ES10167819T patent/ES2382185T3/es active Active
- 2010-06-30 AT AT10167819T patent/ATE545155T1/de active
-
2011
- 2011-06-28 KR KR1020110062877A patent/KR101683751B1/ko active IP Right Grant
- 2011-06-29 US US13/172,054 patent/US8304814B2/en active Active
- 2011-06-30 JP JP2011145616A patent/JP5781383B2/ja active Active
- 2011-06-30 CN CN201110192302.XA patent/CN102315257B/zh active Active
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| JP2008288386A (ja) | 2007-05-17 | 2008-11-27 | Hitachi Ltd | 半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| ATE545155T1 (de) | 2012-02-15 |
| CN102315257A (zh) | 2012-01-11 |
| CN102315257B (zh) | 2015-09-09 |
| KR20120002455A (ko) | 2012-01-05 |
| EP2402997B1 (en) | 2012-02-08 |
| US20120001199A1 (en) | 2012-01-05 |
| EP2402997A1 (en) | 2012-01-04 |
| ES2382185T3 (es) | 2012-06-06 |
| JP2012015518A (ja) | 2012-01-19 |
| JP5781383B2 (ja) | 2015-09-24 |
| US8304814B2 (en) | 2012-11-06 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| A302 | Request for accelerated examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant |