CN102315257A - 功率半导体器件 - Google Patents
功率半导体器件 Download PDFInfo
- Publication number
- CN102315257A CN102315257A CN201110192302XA CN201110192302A CN102315257A CN 102315257 A CN102315257 A CN 102315257A CN 201110192302X A CN201110192302X A CN 201110192302XA CN 201110192302 A CN201110192302 A CN 201110192302A CN 102315257 A CN102315257 A CN 102315257A
- Authority
- CN
- China
- Prior art keywords
- layer
- additional
- trap
- enhancement layer
- gate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 14
- 230000004888 barrier function Effects 0.000 claims description 14
- 238000000576 coating method Methods 0.000 claims description 7
- 239000011248 coating agent Substances 0.000 claims description 6
- 238000009413 insulation Methods 0.000 claims description 4
- 229910052710 silicon Inorganic materials 0.000 claims description 3
- 239000010703 silicon Substances 0.000 claims description 3
- 238000004519 manufacturing process Methods 0.000 claims description 2
- 238000005259 measurement Methods 0.000 claims 3
- 239000002019 doping agent Substances 0.000 abstract description 6
- 230000002708 enhancing effect Effects 0.000 description 4
- 210000004027 cell Anatomy 0.000 description 3
- 238000009792 diffusion process Methods 0.000 description 3
- 229920006395 saturated elastomer Polymers 0.000 description 3
- 239000002800 charge carrier Substances 0.000 description 2
- 230000009977 dual effect Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000005684 electric field Effects 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 210000002421 cell wall Anatomy 0.000 description 1
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 230000005284 excitation Effects 0.000 description 1
- 230000002349 favourable effect Effects 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 238000004377 microelectronic Methods 0.000 description 1
- 239000002245 particle Substances 0.000 description 1
- 230000002028 premature Effects 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/74—Thyristor-type devices, e.g. having four-zone regenerative action
- H01L29/744—Gate-turn-off devices
- H01L29/745—Gate-turn-off devices with turn-off by field effect
- H01L29/7455—Gate-turn-off devices with turn-off by field effect produced by an insulated gate structure
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/66712—Vertical DMOS transistors, i.e. VDMOS transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/74—Thyristor-type devices, e.g. having four-zone regenerative action
- H01L29/749—Thyristor-type devices, e.g. having four-zone regenerative action with turn-on by field effect
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Thyristors (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
双极功率半导体器件(1)在发射极侧(12)上提供有发射极电极(11)并在集电极侧(16)上提供有集电极电极(15)。该器件具有沟槽栅极电极(2)以及具有如下顺序的不同导电类型的多个层的结构：至少一个n掺杂源极区(3)、围绕至少一个源极区(3)的p掺杂基极层(4)、n掺杂增强层(5)、p掺杂附加阱层(62)、附加n掺杂增强层(52)、附加p掺杂阱层(62)、n掺杂漂移层(7)和p掺杂集电极层(8)。沟槽栅极电极(2)具有栅极底部(211)，其定位成比附加增强层底部(531)更靠近集电极侧(16)。
Description
技术领域
本发明涉及功率电子器件领域，并且更具体地说，涉及根据权利要求1前序的功率半导体器件。
背景技术
在文档″A dual gate emitter switched thyristor(DTG-EST)with dualtrench gate electrode and different gate oxide thickness″(由D.Kim等人所著，Microelectronic Engineering 70(2003)，50-57)中描述了具有沟槽栅极结构的现有技术发射极开关晶闸管(EST)。这种EST是双极功率半导体器件1′，其具有在晶圆的发射极侧12上的发射极电极11以及在晶圆的集电极侧16上的集电极电极15，该集电极侧16位于发射极侧12对面。EST包括发射极侧12上的n掺杂源极区3和p掺杂基极层。沟槽栅极电极2布置在与基极层4相同的平面中，并且它通过绝缘层25与源极区3和基极层4电绝缘。n掺杂增强层5、p掺杂阱层6和漂移层7相继布置在基极层4上。p掺杂集电极层8朝集电极侧16布置在漂移层7上并接触集电极电极15。
这些层布置在平行于发射极侧12的平面中，并且每层包括底部，底部是该层延伸到的、距发射极侧12的最大距离。p掺杂阱层6包括阱层底部611，其比栅极底部211更靠近发射极侧12。
n掺杂增强层5是浮动的，而基极层4和阱层6连接在第三维中并由此短路(shorted)。
EST在增强层5、阱层6和漂移层7之间具有导通MOSFET。在源极区3、基极层4和浮动增强层5之间形成截止MOSFET。
图1所示的沟槽EST设计基于在MOS原胞引入n型增强层5以允许晶闸管以最低可能开态电压降操作；在这种情况下，增强层充当掺杂高达以及超过1018cm-3的浮动n型发射极层。增强层的较弱掺杂使沟槽EST操作在其IGBT模式，其特征为开态电压增大并且逐渐出现集电极电流饱和。在这种设计情况下，增强层用于改进载流子扩散并增大PIN效应。为了在高达高集电极-发射极电压和大安全操作区域(SOA)的沟槽EST中获得电流饱和，增强层的掺杂必须限于靠近1016cm-3的水平。这在与采用n型增强层的现有技术沟槽绝缘栅双极晶体管(IGBT)的可比的水平限制了沟槽EST性能。在沟槽IGBT中，增强层5在结附近引入峰值电场，由此限制器件的雪崩能力。
发明内容
本发明的目的是提供双极功率半导体器件，其相对于开态电压与集电极电流饱和(也称为短路能力)之间的折衷克服了沟槽EST和沟槽IGBT的局限。换句话说，目的是提供一种同时具有低开态电压和电流饱和的器件。
这个目的通过根据权利要求1的功率双极半导体器件实现。
本发明的双极功率半导体器件包括发射极侧上的发射极电极和栅极电极以及集电极侧上的集电极电极，所述集电极侧位于所述发射极侧对面。所述器件具有带有不同导电类型的多个层的结构。沟槽栅极电极和所述层布置在平行于发射极侧的平面中，每个包括底部，底部布置在所述层延伸到的、距发射极侧的最大距离。所述器件包括如下层：
-第一导电类型的至少一个源极区，其布置在所述发射极侧上并且其接触所述发射极电极，
-第二导电类型的基极层，其布置在所述发射极侧上，围绕至少一个源极区并且接触所述发射极电极和至少一个源极区，
-第二导电类型的集电极层，其布置在所述集电极侧上并且其接触所述集电极电极，
-第一导电类型的漂移层，其布置在所述基极层与所述集电极层之间，
-沟槽栅极电极，其布置在与基极层相同的平面中，并且包括栅极底部，该沟槽栅极电极通过绝缘层与源极区、基极层和漂移层电绝缘，
-第一导电类型的增强层和第二导电类型的阱层，它们布置在所述基极层与所述漂移层之间，其中所述增强层是浮动层，其朝所述集电极侧毗连所述基极层，其中所述阱层朝所述集电极侧毗连所述增强层，
-附加阱层，其朝发射极侧毗连所述漂移层，
-附加增强层，其朝所述发射极侧毗连所述附加阱层并且其包括附加增强层底部，以及
-其中栅极底部定位成比附加增强层底部更靠近所述集电极侧。
两个相邻垂直沟槽壁之间的半导体的主要部分填充有交替掺杂层的水平布置的堆叠。这个堆叠可视为水平超结(SJ)系统，而本发明器件中的其功能性偏离常规SJ功率器件的操作。注意，主电流流动相对于多个PN结的方位是垂直的。根据SJ漂移层的原理，第一和第二导电类型(所有阱和增强)的交替层的掺杂可增大到1017cm-3级别以上，没有引起过早击穿的危险。沿沟槽电极的垂直沟道，这是特别重要的，其中在器件操作期间重复形成MOS耗尽层。根据(或接近)SJ设计规则(交替掺杂层上的电荷平衡)设计水平层堆叠允许将MOS沟道夹断从基极层4耦合到阱层与漂移层之间的结处的耗尽。这种设计特征允许集电极电流饱和高达非常高的集电极-发射极电压。另一方面，在开态的正栅极偏压使水平层堆叠处于低阻态，在这些层之间增加低欧姆电阻(用高层掺杂实现)和低级别双极交互(等离子、过多的基极电荷)(与在导电晶闸管中的原理相同，然而超过常见的四层限制)。总之，本发明器件的主要特征允许以双极等离子的最小激励和最小电压降在两个沟槽之间的台面区中的非常均匀同质(homogeneous)的电流分布。具有附加增强和阱层的本发明器件以与现有技术IGBT相同的几何性质和相同的技术(例如缓冲层)示出有利的开态电压，相比具有大约1.9V的现有技术器件其小于1V，即改进了大约50％。阱层以及最靠近器件集电极层的附加阱层可有利地用于将水平SJ层堆叠转换成垂直SJ漂移层。用这个选项，本发明器件的截止损耗最高可减小到1/3。
MOS原胞中以堆叠的增强层和阱层形式的水平堆叠的超结层回避该结附近的峰值电场。通过重复引入附加增强层和附加阱，可增强每层的掺杂浓度，使得增强欧姆导电率，以及由此更好的载流子扩散性质优于沟槽IGBT p基极层下面的常规n型增强层的可能性。由此，减小了开态损耗。
通过具有高掺杂浓度的附加增强层，等离子扩散(实现多等离子扩散)。甚至在器件的源极区和基极层部分，并且甚至这些层形成为台面结构，电流主要在与发射极侧垂直的方向上(即在一维方向上)流动。
此外，器件可包括一组或多组另外附加增强层和另外附加阱层，它们堆叠在阱层与附加增强层之间。这些层还增强上面提到的效应。
本发明MOS原胞的总导电率是欧姆和双极导电的混合，其中由欧姆部分贡献非常高的份额；这允许由于发射极侧双极载流子调制量低引起的快速动态。
附加增强层和附加阱层的特征可与超结结构组合，其中附加阱层包括附加阱层底部，其布置成比栅极底部更靠近集电极侧。通过使附加阱层底部靠近栅极底部或甚至比栅极底部更靠近集电极侧，减小乃至避免了沟槽拐角处的高峰值电场，由此进一步减小器件的开关损耗。
堆叠的增强和阱层的布局导致顶部PN结处的耗尽与n漂移层(垂直超结基极)耗尽耦合；器件由此可设计成提供电流饱和以及短路能力。
附图说明
将在下文参考附图更详细说明本发明的主题，其中：
图1示出了现有技术沟槽发射极开关晶闸管；
图2示出本发明双极器件的第一实施例；
图3示出具有一组另外附加增强层和另外附加阱层的本发明双极器件的另外实施例；
图4示出具有两组另外附加增强层和另外附加阱层的本发明双极器件的另外实施例；
图5示出具有多组另外附加增强层和另外附加阱层的本发明双极器件的另外实施例；
图6示出具有比栅极底部更靠近集电极侧的附加阱层底部的本发明双极器件的另外实施例；
图7和8示出具有比栅极底部更靠近集电极侧的附加阱层底部以及附加阱层延伸到栅极电极与漂移层之间区域的本发明双极器件的另外实施例；
图9示出具有比栅极底部更靠近集电极侧的附加阱层底部以及连接层布置在沟槽栅极电极侧面并毗连沟槽栅极电极的本发明双极器件的另外实施例；
图10示出具有比栅极底部更靠近集电极侧的附加阱层底部以及一组另外附加增强层和另外附加阱层的本发明双极器件的另外实施例；
图11示出具有比栅极底部更靠近集电极侧的附加阱层底部以及多组另外附加增强层和另外附加阱层的本发明双极器件的另外实施例；
图12示出没有缓冲层的本发明双极器件的另外实施例；以及
图13示出具有与集电极层相继(sequent to)布置的阳极层的本发明双极器件的另外实施例；
图14示出具有比栅极底部更靠近集电极侧的阱层底部的本发明双极器件的另外实施例；以及
图15示出在阱层与增强层之间重复布置有沟槽栅极电极的本发明双极器件的另外实施例。
在附图标记列表中概括了附图中使用的附图标记及其意义。一般而言，给相似或相似的功能部分相同的附图标记。所描述的实施例是指示例，并且不应限定本发明。
具体实施方式
图2示出了本发明的双极功率半导体器件1，其中发射极电极11布置在发射极侧12上，并且集电极电极15布置在集电极侧16上，集电极侧16位于发射极侧12对面。
该器件具有沟槽栅极电极2以及具有不同导电类型的多个层的结构，所述沟槽栅极电极2和这些层布置在与发射极侧12平行的平面中，每个在与发射极侧12平行的平面中都包括底部，其布置在该层或栅极延伸到的、距发射极侧12的最大距离处。
该器件包括：
-至少一个n掺杂源极区3，其布置在发射极侧12上并且其接触发射极电极11，
-p掺杂基极层4，其布置在发射极侧12上，围绕至少一个源极区3并且接触发射极电极11和至少一个源极区3，
-p掺杂集电极层8，其布置在集电极侧16上并且其接触集电极电极15，
-n掺杂漂移层7，其布置在基极层4与集电极层8之间，
-沟槽栅极电极2，其布置在与基极层相同的平面中，并且包括栅极底部211，所述沟槽栅极电极2通过绝缘层25与源极区3、基极层4和漂移层7电绝缘，
-n掺杂增强层5和p掺杂阱层6，它们布置在基极层4与漂移层7之间，
-其中增强层5朝集电极侧16毗连基极层4，
其中阱层6朝集电极侧16毗连增强层5，
-p掺杂附加阱层62，其朝发射极侧12毗连漂移层7，
-以及附加n掺杂增强层52，其朝发射极侧12毗连附加阱层62，并且其包括附加增强层底部531，附加增强层底部531是附加增强层52在附加增强层纵深53中延伸到的、距发射极侧12的最大距离。
其中栅极底部211定位成比附加增强层底部531更靠近集电极侧16。
器件1还包括n掺杂缓冲层75，其布置在漂移层7与集电极层8之间。缓冲层75具有比漂移层7更高的掺杂浓度。
“相同的平面”是指存在交叠的平面(平行于发射极侧)，在其中例如布置沟槽栅极电极2和基极层4，但该层和栅极不必具有相同厚度。
增强层5和附加增强层52是浮动层，它们在第三维中不连接到彼此。第三维应该是与发射极侧12垂直的平面。
图15示出了沟槽栅极电极2的重复布置，之间具有本发明的增强层5、52与阱层6、62。可以在一个晶圆上重复图2或图3到14中任一个所示的结构，使得该器件包括具有增强层(即增强层5、附加增强层52和另外附加增强层55、55′(如果存在的话))以及阱层(即阱层6、附加阱层62和另外附加阱层65、65′(如果存在的话))的两个或更多沟槽栅极电极2中的多个。
图3示出本发明器件的另一实施例，其还包括一组另外附加增强层55和另外附加阱层65。另外附加增强层55和另外附加阱层65堆叠在阱层6与附加增强层52之间。另外附加增强层55布置成比另外附加阱层65更靠近发射极侧12。
如图4所示，本发明的器件还可包括两组或如图5中所示更多组56′另外附加增强层55和另外附加阱层65。对于每组56、56′，另外附加增强层55布置成比另外附加阱层65更靠近发射极侧12。对于所有情况，n掺杂层布置在沟槽栅极电极2与集电极层8之间，并由此将集电极层8与栅极电极2分开。
增强层5、附加增强层52以及另外附加增强层55或另外附加增强层55′(如果存在的话)，这种层比漂移层7具有更高的掺杂浓度。
图6示出了本发明器件的另一个实施例，其中附加阱层62包括附加阱层底部631，其布置成比栅极底部211更靠近集电极侧16。附加阱层底部631是附加阱层62在附加阱层纵深63中延伸到的、距发射极侧12的最大距离。
通过具有这种深附加阱层62，在沟槽栅极底部211处的绝缘层25与漂移层7之间存在空间。栅极底部211位于栅极纵深21中。由此，在沟槽栅极电极2与漂移层7之间提供空间。在位于朝集电极侧16的栅极电极的正交投影，即栅极电极2与漂移层7之间的这个空间中，第一导电类型的连接层58布置成使得它毗连绝缘层25和漂移层7，以便在沟槽栅极电极2与漂移层7之间形成n沟道。通过这种深附加阱层52，减小了开关损耗，并未影响开态损耗。
在图6中，连接层58布置在栅极电极2与漂移层7之间的区域内与附加阱层62相同的平面中。在图6中，连接层58在沟槽栅极电极2的侧面具有与绝缘层25相同的宽度，使得附加阱层62限于绝缘层25侧面的区域。备选地，连接层58可具有如图7所示的更小宽度，使得附加阱层62延伸到沟槽栅极电极2的栅极底部211与漂移层7之间的区域。当然，连接层58也可具有更大的宽度，使得连接层58横向延伸到沟槽栅极电极2。
在另一个实施例中，该器件包括如图10所示的布置成比栅极底部211更靠近集电极侧16的附加阱层底部631以及一组另外附加增强层55′和另外附加阱层65′的组合。再次如图11所示，在沟槽栅极电极2侧面的空间可完全填充有那些组另外附加增强层55′和另外附加阱层65′。
对于沟槽栅极电极2下面的连接层58的布置的备选是，连接层58可布置在沟槽栅极电极的侧面，但在布置在沟槽栅极电极2的侧面的这种地方毗连绝缘层25(图9)。还有，在这种情况下，连接层58在沟槽栅极电极2与漂移层7之间形成n沟道。
在图12示出的器件中，漂移层7毗连集电极层8，使得不存在缓冲层75。
器件1还可设计为具有n掺杂阳极层85的逆导双极器件，其布置在与集电极层8相同的平面中并与集电极层8相继，并且比漂移层7具有更高的掺杂浓度(图13)。阳极层85可包括多个n掺杂区，其间布置了具有多个p掺杂区的集电极层8。n掺杂区和p掺杂区可分别包括互连区或通过其它导电类型层彼此分开的区。平行于集电极侧16的平面中阳极层85的总面积通常小于总面积的25％，小于10％，乃至小于5％。总面积是阳极层85和集电极层8的面积之和。
所有增强层(即增强层5、附加增强层52和另外附加增强层55、55′(如果存在的话))以及所有阱层(即阱层6、附加阱层62和另外附加阱层65、65′(如果存在的话))可具有相同的厚度。在附加增强层底部531与最大高达栅极底部211之间测量附加阱层64的厚度。那意味着，如果附加阱层62具有底部631，其距集电极侧16比栅极底部211更远，则附加增强层底部531与附加阱层底部631之间的距离被视为附加阱层厚度64。
如果附加阱层62具有底部631，其比栅极底部211更靠近集电极侧16，则附加增强层底部531与栅极底部211之间的差被视为附加阱层厚度64。
在另一个实施例中，所有增强层5、52、55、55′和所有阱层6、62、65、65′都具有相同的掺杂浓度。还有，在这种情况下，在附加增强层底部531与最大高达其中布置栅极底部211的平面之间测量附加阱层62的掺杂浓度。那意味着，如果附加阱层62具有底部，其距集电极侧16比栅极底部211更远，则在附加增强层底部531与附加阱层底部641之间测量掺杂浓度。每个增强/阱层的掺杂浓度可具有高达乃至大于1017cm-3的值。
如果附加阱层62具有底部，其定位成比栅极底部211更靠近集电极侧16，则在附加增强层底部531与栅极底部211之间测量掺杂浓度。
在另外实施例中，增强层5、52、55、55′的厚度tni乘以它们的掺杂浓度Nni的所有乘积之和与阱层6、62、65、65′的厚度tpi乘以它们的掺杂浓度Npi的所有乘积之和的k倍相同。用厚度和掺杂浓度的下标“i”，指示所有增强层或阱层分别的厚度-掺杂浓度乘积求和。
在附加增强层底部531与最大高达其中布置栅极底部211的平面之间测量附加阱层64的厚度和掺杂浓度，如上面已经说明的。
∑Npitpi＝k∑Nnitni
k是0.5与2之间的因子。为了实现增强层5、52、55、55′与阱层6、62、65、65′的掺杂剂之间的更高均等，因子k可具有0.67与1.5之间的值。
在图14中，示出了另一个本发明器件，其包括增强层5和阱层6。增强层5朝集电极侧16毗连基极层4，并且阱层6朝集电极侧16毗连增强层5。在这种情况下，阱层6直接毗连漂移层7。阱层6具有底部611，底部611是阱层6在阱层纵深61中延伸到的、距发射极侧12的最大距离。阱层底部611比栅极底部211更靠近集电极侧16。通过使阱层底部611比栅极底部211更靠近集电极侧16，减小乃至避免了沟槽拐角处的高峰值电场，由此减小器件的开关损耗。如果向器件增加附加增强层52和阱层62，则这得到如图6所示的器件。可以根据上面给出(特别是对于图6到9)的说明设计连接层58。
本发明的器件示范性地基于硅或GaN或SiC晶圆制造。为了制造发明的双极器件，提供示范性地由硅或GaN或SiC制成的晶圆。在这种晶圆中或这种晶圆上，通常通过外延生长、注入或沉积颗粒然后扩散来形成各层。为了形成沟槽栅极电极2，堆叠的增强层5、52、55、55′和阱层6、62、65、65′然后本地移动以形成间隙，随后在其中创建沟槽栅极电极。
在另一个实施例中，切换这些层的导电类型，即，第一导电类型的所有层都是p型(例如源极区)并且第二导电类型的所有层都是n型(例如基极区)。
应该注意，术语“包括”不排除其它单元或步骤，并且不定冠词“一个”或“一”不排除多个。也可以组合结合不同实施例描述的单元。还应注意，权利要求书中的附图标记不应视为限制权利要求的范围。
附图标记列表
1 双极半导体器件
1′ 现有技术双极半导体器件
11 发射极电极
12 发射极侧
15 集电极电极
16 集电极侧
2 沟槽栅极电极
21 栅极纵深
211 栅极底部
25 绝缘层
28 另外绝缘层
3 源极区
4 基极层
5 增强层
52 附加增强层
53 附加增强层纵深
55，55′ 另外附加增强层
56，56′ 组
58 连接层
6 阱层
61 阱层纵深
611 阱层底部
62 附加阱层
63 附加阱层纵深
631 附加阱层底部
64 附加阱层厚度
65，65′ 另外附加阱层
7 漂移层
75 缓冲层
8 集电极层
85 阳极层
Claims (13)
1.双极功率半导体器件(1)，所述双极功率半导体器件具有布置在发射极侧(12)上的发射极电极(11)以及布置在集电极侧(16)上的集电极电极(15)，所述集电极侧(16)位于所述发射极侧(12)对面，
所述器件具有沟槽栅极电极(2)以及带有不同导电类型的多个层的结构，所述沟槽栅极电极(2)和层布置在与所述发射极侧(12)平行的平面中，每个都包括底部，所述底部布置在所述栅极电极(2)或所述层延伸到的、距所述发射极侧(12)的最大距离中，所述双极功率半导体器件包括：
-第一导电类型的至少一个源极区(3)，其布置在所述发射极侧(12)上并且其接触所述发射极电极(11)，
-第二导电类型的基极层(4)，其布置在所述发射极侧(12)上，围绕所述至少一个源极区(3)并且接触所述发射极电极(11)和所述至少一个源极区(3)，
-所述第二导电类型的集电极层(8)，其布置在所述集电极侧(16)上并且其接触所述集电极电极(15)，
-所述第一导电类型的漂移层(7)，其布置在所述基极层(4)与所述集电极层(8)之间，
-所述沟槽栅极电极(2)，其布置在与所述基极层(4)相同的平面中，所述沟槽栅极电极(2)通过绝缘层(25)与所述源极区(3)、所述基极层(4)和所述漂移层(7)电绝缘，并且所述沟槽栅极电极(2)包括栅极底部(211)，
-所述第一导电类型的增强层(5)和所述第二导电类型的阱层(6)，它们布置在所述基极层(4)与所述漂移层(7)之间，
其中所述增强层(5)朝所述集电极侧(16)毗连所述基极层(4)，并且其中所述阱层(6)朝所述集电极侧(16)毗连所述增强层(5)，
其特征在于：
所述器件(1)还包括：
-所述第二导电类型的附加阱层(62)，其朝所述发射极侧(12)毗连所述漂移层(7)，以及
-所述第一导电类型的附加增强层(52)，其朝所述发射极侧(12)毗连所述附加阱层(62)并且其延伸到附加增强层底部(531)，并且在于：
所述栅极底部(211)定位成比所述附加增强层底部(531)更靠近所述集电极侧(16)。
2.如权利要求1所述的器件(1)，其特征在于：
所述器件(1)还包括至少一组另外附加增强层(55，55′)和另外附加阱层(65，65′)，其中所述至少一个另外附加增强层(55，55′)和所述至少一个另外附加阱层(65，65′)堆叠在所述阱层(6)与所述附加增强层(52)之间，
其中对于每组，所述另外附加增强层(55，55′)布置成比所述另外附加阱层(65，65′)更靠近所述发射极侧(12)。
3.如权利要求2所述的器件(1)，其特征在于：
至少一个另外附加增强层(55，55′)具有比所述漂移层(7)更高的掺杂浓度。
4.如权利要求1-3中任一项所述的器件(1)，其特征在于：
所述增强层(5)和所述附加增强层(52)中的至少一个具有比所述漂移层(7)更高的掺杂浓度。
5.如权利要求1或2所述的器件(1)，其特征在于：
所述附加阱层(62)延伸到附加阱层底部(631)，其中所述附加阱层底部(631)布置成比所述栅极底部(211)更靠近所述集电极侧(16)，并且在于：
所述第一导电类型的连接层(58)布置成使得它毗连并由此连接所述绝缘层(25)和所述漂移层(7)。
6.如权利要求1所述的器件(1)，其特征在于：
所述连接层(58)布置在所述栅极电极(2)与所述漂移层(7)之间的区域内与所述附加阱层(62)相同的平面中。
7.如权利要求6所述的器件(1)，其特征在于：
所述附加阱层(62)延伸到所述栅极电极(2)与所述漂移层(7)之间的区域中，或者所述附加阱层(62)局限于所述绝缘层(25)侧面的区域，并毗连所述绝缘层(25)。
8.如权利要求1-7中任一项所述的器件(1)，其特征在于：
所述器件(1)还包括所述第一导电类型的阳极层(85)，其具有比所述漂移层(7)更高的掺杂浓度，并且所述阳极层(85)布置在与所述集电极层(8)相同的平面中并与所述集电极层(8)相继。
9.如权利要求1-8中任一项所述的器件(1)，其特征在于：
所述器件(1)还包括所述第一导电类型的缓冲层(75)，其布置在所述漂移层(7)与所述集电极层(8)之间。
10.如权利要求1-9中任一项所述的器件(1)，其特征在于：
在所述附加增强层底部(531)与最大高达所述栅极底部(211)之间测量所述附加阱层(64)的厚度，并且在于：
所有增强层(5，52，55，55′)和所有阱层(6，62，65，65′)都具有相同的厚度。
11.如权利要求1-10中任一项所述的器件(1)，其特征在于：
在所述附加增强层底部(531)与最大高达所述栅极底部(211)之间测量所述附加阱层(64)的掺杂浓度，并且在于：
所有增强层(5，52，55，55′)和所有阱层(6，62，65，65′)都具有相同的掺杂浓度。
12.如权利要求1-11中任一项所述的器件(1)，其特征在于：
∑Npitpi＝k∑Nnitni
其中Nni是增强层(5，52，55，55′)的掺杂浓度；
其中Npi是阱层(6，62，65，65′)的掺杂浓度；
tpi、tni是所述层的厚度；
k是0.5与2之间的因子或0.67与1.5之间的因子；
其中在所述附加增强层底部(531)与最大高达所述栅极底部(211)之间测量所述附加阱层(64)的厚度和掺杂浓度。
13.如权利要求1-12中任一项所述的器件(1)，其特征在于：
所述器件基于由硅或GaN或SiC制成的晶圆制造。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| EP10167819A EP2402997B1 (en) | 2010-06-30 | 2010-06-30 | Power semiconductor device |
| EP10167819.1 | 2010-06-30 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN102315257A true CN102315257A (zh) | 2012-01-11 |
| CN102315257B CN102315257B (zh) | 2015-09-09 |
Family
ID=42985587
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201110192302.XA Active CN102315257B (zh) | 2010-06-30 | 2011-06-30 | 功率半导体器件 |
Country Status (7)
| Country | Link |
|---|---|
| US (1) | US8304814B2 (zh) |
| EP (1) | EP2402997B1 (zh) |
| JP (1) | JP5781383B2 (zh) |
| KR (1) | KR101683751B1 (zh) |
| CN (1) | CN102315257B (zh) |
| AT (1) | ATE545155T1 (zh) |
| ES (1) | ES2382185T3 (zh) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN103579296A (zh) * | 2012-08-06 | 2014-02-12 | 三垦电气株式会社 | 半导体装置及其制造方法 |
| CN109449202A (zh) * | 2018-10-30 | 2019-03-08 | 广州工商学院 | 一种逆导双极型晶体管 |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5644793B2 (ja) * | 2012-03-02 | 2014-12-24 | 株式会社デンソー | 半導体装置 |
| US9666705B2 (en) * | 2012-05-14 | 2017-05-30 | Infineon Technologies Austria Ag | Contact structures for compound semiconductor devices |
| JP2015032744A (ja) * | 2013-08-05 | 2015-02-16 | 株式会社東芝 | 半導体装置および半導体装置の製造方法 |
| US9768284B2 (en) * | 2015-03-05 | 2017-09-19 | Infineon Technologies Americas Corp. | Bipolar semiconductor device having a charge-balanced inter-trench structure |
| US9831330B2 (en) | 2015-03-05 | 2017-11-28 | Infineon Technologies Americas Corp. | Bipolar semiconductor device having a deep charge-balanced structure |
| US9685506B2 (en) | 2015-03-05 | 2017-06-20 | Infineon Technologies Americas Corp. | IGBT having an inter-trench superjunction structure |
| CN107112370B (zh) * | 2015-06-30 | 2020-08-28 | 富士电机株式会社 | 半导体装置及其制造方法 |
| CN108604594B (zh) | 2016-08-12 | 2021-10-08 | 富士电机株式会社 | 半导体装置及半导体装置的制造方法 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20020005548A1 (en) * | 2000-05-30 | 2002-01-17 | Fairchild Korea Semiconductor Ltd. | Trench-gate power semiconductor device preventing latch-up and method for fabricating the same |
| US20020125529A1 (en) * | 2001-03-09 | 2002-09-12 | Jun Zeng | Ultra dense trench-gated power device with the reduced drain-source feedback capacitance and miller charge |
| JP2008244466A (ja) * | 2007-02-27 | 2008-10-09 | Matsushita Electric Ind Co Ltd | 半導体装置 |
| CN100449778C (zh) * | 2004-07-16 | 2009-01-07 | 丰田自动车株式会社 | 绝缘栅双极晶体管 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE69023864T2 (de) * | 1989-09-27 | 1996-06-13 | Jujo Paper Co Ltd | Phthalsäuremetallsalzderivat und eine dieses enthaltende verdunkelnde und lichtgefühlige Platte. |
| US5202750A (en) * | 1990-04-09 | 1993-04-13 | U.S. Philips Corp. | MOS-gated thyristor |
| JP3297060B2 (ja) * | 1990-09-17 | 2002-07-02 | 株式会社東芝 | 絶縁ゲート型サイリスタ |
| JP4723816B2 (ja) * | 2003-12-24 | 2011-07-13 | 株式会社豊田中央研究所 | 半導体装置 |
| JP2008288386A (ja) * | 2007-05-17 | 2008-11-27 | Hitachi Ltd | 半導体装置 |
| JP4544360B2 (ja) * | 2008-10-24 | 2010-09-15 | トヨタ自動車株式会社 | Ｉｇｂｔの製造方法 |
-
2010
- 2010-06-30 EP EP10167819A patent/EP2402997B1/en active Active
- 2010-06-30 ES ES10167819T patent/ES2382185T3/es active Active
- 2010-06-30 AT AT10167819T patent/ATE545155T1/de active
-
2011
- 2011-06-28 KR KR1020110062877A patent/KR101683751B1/ko active IP Right Grant
- 2011-06-29 US US13/172,054 patent/US8304814B2/en active Active
- 2011-06-30 JP JP2011145616A patent/JP5781383B2/ja active Active
- 2011-06-30 CN CN201110192302.XA patent/CN102315257B/zh active Active
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20020005548A1 (en) * | 2000-05-30 | 2002-01-17 | Fairchild Korea Semiconductor Ltd. | Trench-gate power semiconductor device preventing latch-up and method for fabricating the same |
| US20020125529A1 (en) * | 2001-03-09 | 2002-09-12 | Jun Zeng | Ultra dense trench-gated power device with the reduced drain-source feedback capacitance and miller charge |
| CN100449778C (zh) * | 2004-07-16 | 2009-01-07 | 丰田自动车株式会社 | 绝缘栅双极晶体管 |
| JP2008244466A (ja) * | 2007-02-27 | 2008-10-09 | Matsushita Electric Ind Co Ltd | 半導体装置 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN103579296A (zh) * | 2012-08-06 | 2014-02-12 | 三垦电气株式会社 | 半导体装置及其制造方法 |
| CN109449202A (zh) * | 2018-10-30 | 2019-03-08 | 广州工商学院 | 一种逆导双极型晶体管 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP5781383B2 (ja) | 2015-09-24 |
| EP2402997A1 (en) | 2012-01-04 |
| KR20120002455A (ko) | 2012-01-05 |
| US8304814B2 (en) | 2012-11-06 |
| JP2012015518A (ja) | 2012-01-19 |
| EP2402997B1 (en) | 2012-02-08 |
| US20120001199A1 (en) | 2012-01-05 |
| KR101683751B1 (ko) | 2016-12-20 |
| CN102315257B (zh) | 2015-09-09 |
| ATE545155T1 (de) | 2012-02-15 |
| ES2382185T3 (es) | 2012-06-06 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN102315257B (zh) | 功率半导体器件 | |
| CN102420249B (zh) | 功率半导体装置 | |
| US11626477B2 (en) | Silicon carbide field-effect transistor including shielding areas | |
| CN108257953A (zh) | 具有igbt区和不可切换二极管区的半导体器件 | |
| US9825158B2 (en) | Insulated gate bipolar transistor | |
| CN104347689B (zh) | 双沟槽‑栅极绝缘栅双极晶体管结构 | |
| JP2014056942A (ja) | 電力用半導体装置 | |
| CN102376762B (zh) | 超级结ldmos器件及制造方法 | |
| US8217420B2 (en) | Power semiconductor device | |
| US9960268B2 (en) | Semiconductor devices, power semiconductor devices, and methods for forming a semiconductor device | |
| CN103477437B (zh) | 功率半导体装置 | |
| CN105990423A (zh) | 横向双扩散场效应管 | |
| CN103219386A (zh) | 一种具有高k绝缘区的横向功率器件 | |
| CN102656694A (zh) | 功率半导体器件 | |
| CN103227193A (zh) | 具有边缘终端结构的半导体器件 | |
| CN107403830A (zh) | 半导体器件及其制造 | |
| CN104218088A (zh) | 基于折叠漂移区的soi耐压结构及功率器件 | |
| CN107591454A (zh) | 半导体器件和用于形成半导体器件的方法 | |
| CN107833915A (zh) | 半导体器件 | |
| US20150364585A1 (en) | Power semiconductor device | |
| KR101244003B1 (ko) | 전력 반도체 소자 | |
| JP2009246037A (ja) | 横型半導体装置 | |
| CN204011432U (zh) | 功率半导体器件 | |
| CN104332497B (zh) | 注入增强型绝缘栅双极型晶体管 | |
| JP2024009709A (ja) | 炭化珪素半導体装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| TR01 | Transfer of patent right |
Effective date of registration: 20191127 Address after: Baden, Switzerland Patentee after: ABB Switzerland Co.,Ltd. Address before: Zurich Patentee before: ABB RESEARCH Ltd. |
|
| TR01 | Transfer of patent right | ||
| TR01 | Transfer of patent right | ||
| TR01 | Transfer of patent right |
Effective date of registration: 20210707 Address after: Baden, Switzerland Patentee after: ABB grid Switzerland AG Address before: Baden, Switzerland Patentee before: ABB Switzerland Co.,Ltd. |
|
| CP01 | Change in the name or title of a patent holder | ||
| CP01 | Change in the name or title of a patent holder |
Address after: Swiss Baden Patentee after: Hitachi energy Switzerland AG Address before: Swiss Baden Patentee before: ABB grid Switzerland AG |
|
| TR01 | Transfer of patent right | ||
| TR01 | Transfer of patent right |
Effective date of registration: 20240116 Address after: Zurich, SUI Patentee after: Hitachi Energy Co.,Ltd. Address before: Swiss Baden Patentee before: Hitachi energy Switzerland AG |