CN103227193A - 具有边缘终端结构的半导体器件 - Google Patents

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Abstract

本发明涉及具有边缘终端结构的半导体器件。半导体器件包括含有第一表面、内部区和边缘区的半导体本体、在内部区和边缘区中的第一掺杂类型的第一掺杂器件区、与第一器件区一起在内部区中形成器件结的第二器件区以及从第一表面延伸到半导体本体中的多个至少两个介电区。在半导体本体的横向方向上邻近的两个介电区通过半导体台面区被分离。半导体器件进一步包括被连接到第二器件区并且被连接到至少一个半导体台面区的电阻层。

Description

具有边缘终端结构的半导体器件
技术领域
本发明的实施例涉及一种半导体器件，特别是涉及一种具有边缘终端（edge termination）的垂直功率半导体器件。
背景技术
诸如功率二极管、功率MOSFET（金属氧化物半导体场效应晶体管）、功率IGBT（绝缘栅双极晶体管）或功率晶闸管之类的功率半导体器件被设计来经受住高的阻断电压。那些功率器件包括被形成在p型掺杂半导体区与n型掺杂半导体区之间的pn结。当pn结被反向加偏压时，该部件阻断（被关断）。在这种情况下，耗尽区或空间电荷区域在p型掺杂区和n型掺杂区中传播。经常，这些半导体区中的一个比这些半导体区中的另一个更轻地被掺杂，使得耗尽区主要在更轻地被掺杂的区中延伸，所述更轻地被掺杂的区主要支持被施加在pn结上的电压。支持阻断电压的半导体区在二极管或晶闸管中被称为基区，而在MOSFET或IGBT中被称为漂移区。
pn结的支持高电压的能力通过雪崩击穿现象来限制。当被施加在pn结上的电压增加时，半导体区中的形成pn结的电场增加。该电场结果形成存在于半导体区中的移动电荷载流子的加速。当电荷载流子由于电场被加速来使得这些电荷载流子通过碰撞电离而创建电子-空穴对时，雪崩击穿发生。通过碰撞电离所创建的电荷载流子创建了新的电荷载流子，使得存在倍增效应。在雪崩击穿刚一开始，显著的电流在相反的方向上沿pn结流过。雪崩击穿以其开始的电压被称为击穿电压。
雪崩击穿以其开始的电场被称为临界电场（Ecrit）。临界电场的绝对值主要与用于形成pn结的半导体材料的类型有关，并且微弱地与更轻地被掺杂的半导体区的掺杂浓度有关。
临界电场是针对如下半导体区所限定的理论值：所述半导体区在垂直于电场的场强矢量的方向上具有无穷的大小。然而，功率半导体部件具有为有限大小的半导体本体，所述半导体本体通过横向方向上的边缘表面来终止。在垂直功率半导体器件中，其中所述垂直功率半导体器件是其中pn结主要在半导体本体的水平面中延伸的半导体器件，pn结经常并不延伸到半导体本体的边缘表面，而是在横向方向上远离半导体本体的边缘表面。在这种情况下，半导体本体的在横向方向上毗连pn结的半导体区（边缘区）也不得不经受住阻断电压。
边缘区可以被实施为具有与基区或漂移区相同的掺杂浓度的掺杂区。然而，在这种情况下，在半导体本体的横向方向上的边缘区的尺寸至少是在垂直方向上的漂移区的尺寸（长度）。根据想要的电压阻断能力，漂移区的长度可以是高达数个10微米（μm）或更多，使得相对应的边缘终端会是占地面积非常大的。
为了减少边缘区中的为了经受住阻断电压所要求的空间，具有被布置在沟槽中的垂直介电层的边缘终端可以被提供。为了支持高电压，厚的介电层被要求。然而，沟槽中的厚的介电层可以引起半导体本体中的机械应力。
因此，存在对于具有有效的并且空间节省的边缘终端的半导体器件的需求。
发明内容
一个实施例涉及一种包括半导体本体的半导体器件，所述半导体本体具有第一表面、内部区和边缘区。该半导体器件进一步包括在内部区和边缘区中的第一掺杂类型的第一掺杂器件区、与第一器件区一起在内部区中形成器件结的第二器件区以及从第一表面延伸到半导体本体中的多个介电区，其中在半导体本体的横向方向上邻近的两个介电区通过半导体台面（mesa）区被分离。此外，电阻层被连接到第二器件区并且被连接到至少一个半导体台面区。
在阅读下面的详细描述时，并且在观察附图时，本领域技术人员将认识到附加特征和优点。
附图说明
现在将参照这些图解释例子。这些图用来图示基本原理，使得只有对于理解基本原理所需的方面被图示。这些图是不成比例的。在这些图中，相同的参考符号标明同样的特征。
图1图示了根据第一实施例的具有边缘终端结构的半导体器件的垂直横截面视图。
图2图示了包括具有同心介电区的边缘终端的半导体器件的水平横截面视图。
图3图示了包括具有形成螺旋的多个介电区的边缘终端的半导体器件的水平横截面视图。
图4示意性地图示了当半导体器件正阻断时在边缘端子结构中的电场。
图5图示了根据第二实施例的具有边缘终端的半导体器件的垂直横截面视图。
图6图示了根据第三实施例的具有边缘终端的半导体器件的垂直横截面视图。
图7图示了根据第四实施例的具有边缘终端的半导体器件的垂直横截面视图。
图8图示了根据第五实施例的具有边缘终端的半导体器件的垂直横截面视图。
图9图示了根据第一实施例的具有带有数个电阻层的边缘终端的半导体器件的水平横截面视图。
图10图示了根据第二实施例的具有带有数个电阻层的边缘终端的半导体器件的水平横截面视图。
图11图示了根据第三实施例的具有带有数个电阻层的边缘终端的半导体器件的水平横截面视图。
图12图示了根据第四实施例的具有带有数个电阻层的边缘终端的半导体器件的水平横截面视图。
图13图示了被实施为二极管的半导体器件的垂直横截面视图。
图14图示了被实施为MOS晶体管的半导体器件的垂直横截面视图。
具体实施方式
在下面的详细描述中，参照附图，所述附图形成了所述详细描述的部分，并且在所述附图中其中可以实践本发明的特定实施例通过图示被示出。在这个方面，诸如“顶”、“底”、“前”、“后”、“前置的（leading）”、“尾随的（trailing）”等之类的定向术语参照正在被描述的图的取向被使用。因为实施例的部件可以被定位在多个不同的取向上，所以所述定向术语被用于说明的目的，并且决不是进行限制的。要理解的是，其它实施例可以被利用，并且可以进行结构改变或逻辑改变，而不离开本发明的范围。因此，下面的详细描述并不在限制的意义上被采取，并且本发明的范围通过所附的权利要求书来限定。要被理解的是，这里所描述的各种示例性实施例的特征可以被彼此组合，除非另外特别注明。
图1图示了根据第一实施例的半导体器件的垂直横截面视图。该半导体器件包括半导体本体100，所述半导体本体100具有第一表面101、内部区110和边缘区120。图1图示了在垂直截面平面中的半导体器件，所述垂直截面平面是垂直于第一表面101的截面平面。半导体本体100包括诸如例如硅（Si）、碳化硅（SiC）、氮化镓（GaN）等等之类的常规的半导体材料。
参照图1，第一掺杂类型的第一掺杂器件区11被布置在内部区110和边缘区120中。第二器件区21与第一器件区11一起在内部区110中形成结J。结J是pn结或肖特基（Schottky）结。在第一种情况下，另一器件区21是为与第一掺杂类型互补的第二掺杂类型的半导体区。在第二种情况下，另一器件区21是肖特基区或肖特基金属，诸如例如铝（Al）、硅化钨（WSi）、硅化钽（TaSi）、硅化钛（TiSi）、硅化铂（PtSi）或硅化钴（CoSi）。
第一器件区11经由另一掺杂器件区22被电耦合到或连接到第一电极或端子31，所述另一掺杂器件区22具有比第一器件区11更高的掺杂浓度，并且第二器件区21被电耦合到第二电极或端子32。第一器件区11在下面也被称为漂移区或基区。
该半导体器件在边缘区120中进一步包括具有多个介电区41的边缘终端结构40。该半导体器件可以包括其它器件特征，诸如例如当该半导体器件被实施为MOS晶体管时，该半导体器件可以包括栅电极。然而，在图1中，以及在图2至12中，只有半导体器件的对于理解边缘终端结构40在结J被反向加偏压时的工作原理所需的那些特征被图示。边缘终端结构40可以被使用在包括漂移区（诸如在图1中所图示的漂移区11）和结（诸如在图1中所图示的在漂移区11与第二器件区21之间的结J）的任何半导体器件中。
具有漂移区以及在漂移区与第二器件区之间的结的半导体器件是例如诸如MOSFET（金属氧化物栅场效应晶体管）或IGBT（绝缘栅双极晶体管）之类的MOS晶体管、p-i-n二极管、肖特基二极管、JFET（结型场效应晶体管）。
器件结J所位于的内部区110也可以被称为半导体器件的有源区。边缘区120在半导体本体100的横向方向上毗连内部区或有源区110，并且围绕内部区110。半导体本体100的“横向方向”是平行于半导体本体100的第一表面101的方向。由于边缘区120围绕有源区110，所以边缘区120总是位于有源区110与半导体本体100的边缘表面102之间。“边缘表面”102是半导体本体100的在横向方向上终止半导体本体100的表面。参照图1，边缘区120可以毗连边缘表面102。然而，边缘区120不一定需要毗连边缘表面102。根据另一实施例（未被图示），边缘区120也可以位于内部区110与被实施在半导体本体100中的另一半导体器件（未被图示）的有源区之间。因而，边缘区120和被实施在边缘区120中的边缘终端结构40“终止了”具有有源区110的半导体器件，而不一定终止了附加的半导体器件可以被实施在其中的半导体本体100。换句话说，在一个半导体本体100中，两个或更多个半导体器件可以被单片集成，在那里这些半导体器件中的每个都具有它自己的终端系统。根据每个集成的半导体器件的需求、尤其是想要的电压阻断能力，单个半导体器件的这些终端系统可以彼此不同。
参照图1，边缘终端结构40包括多个介电区41，所述多个介电区41中的每个都从第一表面101延伸到半导体本体100中。在图1中，三个介电区41被图示。然而，这仅仅是例子。根据半导体器件的想要的电压阻断能力，介电区41的总数目可以被任意选择。一般而言，当想要的电压阻断能力增加时，被要求的介电区41的数目增加。
参照图1，各个单独的介电区41在横向方向上面背着内部区110被隔开，并且半导体台面区12被布置在两个邻近的介电区41之间。半导体台面区12可以具有与漂移区11相同的掺杂类型。然而，半导体台面区12的掺杂浓度可以不同于漂移区11的掺杂浓度。例如，漂移区11的掺杂浓度在1e12cm-3到1e16cm-3之间。介电区41包括例如氧化物、氮化物、气体、真空等等。根据一个实施例，介电区41是包括仅仅一种介电材料的均匀区。根据另一实施例，介电区41是包括具有不同介电材料的数个层的复合区。这些层可以在半导体本体100的垂直方向上和/或在半导体本体100的横向方向上被堆叠。
参照图1，边缘终端结构40进一步包括被连接到第二器件区21并且被连接到至少一个半导体台面区12的电阻层42。在图1中所图示的实施例中，电阻层42被连接到半导体台面区12中的每个，其中每个台面区12都位于两个邻近的介电区41之间。在电阻层42与第二器件区21之间的电连接C仅仅在图1中被示意性地图示。
边缘终端结构40进一步包括掺杂类型与漂移区11相同的外部掺杂区13。外部区13邻近在横向方向上面背着内部区110的最外部的介电区41。“最外部的介电区”41是在半导体本体100的横向方向上位于最远离内部区110的介电区。根据一个实施例（在图1中以短划线图示），电阻层42也被连接到外部掺杂区13。
另外，第二电连接D可以可选地被放置在电阻层42与毗连半导体本体100的边缘表面102的半导体表面之间，和/或可以可选地被放置在电阻层42与第一电极或端子31之间。电连接D在图1中仅仅（以短划线）被示意性地图示，在这种情况下，所述电连接D在电阻层42与毗连边缘表面102的半导体表面之间。
在图1中所图示的实施例中，器件结J远离最内部的介电区41。“最内部的介电区”41是最接近于内部区110的介电区。根据另一实施例（在图1中以短划线图示），器件结J在半导体本体100的横向方向上延伸到最内部的介电区41。
图2图示了具有边缘端子结构40的半导体器件的水平横截面视图。图2示出了在水平截面平面A-A中的半导体器件，所述水平截面平面A-A在第一表面101下面并且在第二器件区21和介电区41的区中延伸穿过半导体本体100。参照图2，介电区41可以被实施为分别在内部区110和第二器件区21周围的同心环。在图2的半导体器件中，这些同心环是矩形环。然而，这仅仅是例子。这些环也可以利用诸如椭圆形式或圆形形式之类的任何其它类型的环的形式来实施。在图2的实施例中，半导体本体100在水平面中也是矩形的，并且各个单独的环形介电区41的截面平行于半导体本体100的边缘表面102延伸。然而，使介电区41的截面与半导体本体100的边缘表面102平行地延伸仅仅是例子。其它实施例将参照图11和12在下面被解释。
图3图示了根据另一实施例的具有边缘终端结构的半导体器件的水平横截面视图。在该实施例中，各个单独的介电区41均具有带有第一端411和第二端412的开环的形式。介电区41之一的第一和第二端411、412在图3中被指示。两个邻近的介电区41在这些端中的一个处彼此毗连，使得各个单独的介电区41形成围绕内部区110的螺旋。虽然在图3中各个单独的介电区41具有矩形开环的形式，但是诸如椭圆环或圆环之类的其它形式的开环也可以被实施。
具有边缘终端结构40的半导体器件的工作原理在下面被解释。只是为了解释的目的，假设器件结J是在n型掺杂的第一器件区11与p型掺杂的第二器件区21之间的pn结。第二器件区的最大掺杂浓度例如在1e17cm-3到1e21cm-3之间。进一步假设，第一器件区11的掺杂浓度比第二器件区21的最大掺杂浓度低很多（为第二器件区21的最大掺杂浓度的至多10分之一）。
为了解释的目的，进一步假设半导体器件正阻断，这意味着半导体器件被操作来使得pn结J是反向加偏压的。通过在第一端子31与第二端子32之间施加正电压，pn结可以是反向加偏压的。当正电压被施加在第一端子31与第二端子32之间时，在第三器件区22与第二器件区21之间存在电压差。该电压差引起耗尽区（空间电荷区）在第一器件区11中以及在从pn结J开始的第二器件区21中扩张。当电压增加时，耗尽区在第三器件区22的方向上更深地扩张到半导体本体100中。第三器件区22是掺杂浓度例如大于1e19cm-3的相对高掺杂的区。外部区13被电耦合到第三器件区22，使得不仅在半导体本体100的垂直方向上在第三器件区22与第二器件区21之间存在电压差，而且在半导体本体100的横向方向上在外部区13与第二器件区21之间也存在电压差。因而，耗尽区也在边缘区120中并且特别是在台面区12中扩张。由于漂移区11的掺杂浓度经常比本体区21的掺杂浓度低很多，所以耗尽区主要在漂移区11中扩张，但是也延伸到本体区100中。
当耗尽区在第一器件区11中扩张或传播时，掺杂剂原子在第一器件区11中和在第二器件区21中被电离，使得第一器件区11中的每个被电离的掺杂剂原子都在第二器件区21中具有相对应的被电离的掺杂剂原子。第一器件区11和第二器件区21中的一些被电离的掺杂剂原子在图1中示意性地被图示。n型第一器件区11中的掺杂剂原子的电离结果形成第一器件区11中的正电荷，而第二器件区21中的p型掺杂剂原子的电离结果形成第二器件区21中的负掺杂剂电荷。同等地，耗尽区在边缘区120中的扩张或传播与边缘区120中的掺杂剂原子的电离以及第二器件区21中的相对应的掺杂原子的电离相关联。边缘区120和第二器件区21中的这些被电离的掺杂剂原子中的一些在图1中也示意性地被图示。
在边缘区120中，对应于第二器件区21中的被电离的掺杂剂原子的“反电荷”可以是台面区12和外部区13中的被电离的掺杂剂原子，并且可以是接近于在介电区41与周围的半导体区（诸如台面区12和外部区13）之间的界面或在该界面处的电荷。根据一个实施例，半导体台面区12具有比漂移区11更高的掺杂浓度。在这种情况下，半导体台面区12显著地贡献于在边缘区120中提供被电离的掺杂剂原子。根据另一实施例，半导体台面区12具有与漂移区11相同的掺杂浓度，或者具有比漂移区11甚至更低的掺杂浓度。在该实施例中，外部区13可以具有比漂移区11的掺杂浓度更高的掺杂浓度。在该实施例中，外部区13显著地或主要地贡献于在边缘区120中提供被电离的掺杂剂原子。
根据另一实施例，外部区13中的掺杂浓度与漂移区11的掺杂浓度相比只是局部地增加，所述外部区13即围绕最外部的介电区41和/或毗连在横向方向上朝着第二器件区21的最外部的介电区41的一个或多个介电区41的区。通常，台面区12的掺杂浓度可以在漂移区11的掺杂浓度的近似1%到200%之间的范围内。外部区13的最大掺杂浓度或围绕最外部的介电区41的更高的最大掺杂可以甚至超过漂移区11的掺杂大于10倍。
图4图示了边缘区120中的沿着在根据图1的半导体器件的横向方向x上延伸的线的电场E的绝对值                                                
Figure 2013100382514100002DEST_PATH_IMAGE001
。在图1和4中，x0是在半导体本体100的横向方向上接近于pn结的位置。位置x0位于第二器件区21中。位置x1是电场强度的绝对值减少到零的位置。在图4中所示的实施例中，外部区13的掺杂浓度与台面区12中的掺杂浓度相比可以至少局部地增加。这导致电场E的急剧减少。因而，在图4中所示的情况下，位置x1位于外部区13中。然而，也可能的是，位置x1可以位于台面区12之一中（在图4中未示出）。参照图4，电场强度的绝对值具有局部最大值和局部最小值。局部最大值在具有比半导体本体100的半导体材料更高的介电强度的介电区41中。最小值在半导体台面区12中。在图4中所图示的实施例中，当在方向x上从半导体台面区12出发到另一半导体台面区12时，半导体台面区12中的电场强度的绝对值并没有显著减少。这是如下指示：在具有如在图4中所图示的特性的半导体器件中，台面区12的掺杂浓度是相对低的，使得台面区12并不显著贡献于在边缘区120中提供被电离的掺杂剂原子。在该半导体器件中，（被要求来生成电场的）被电离的掺杂剂原子的大多数被提供在外部区13中。根据一个实施例，外部区13包括充当场阑区（field stop region）的更高掺杂的半导体区。该更高掺杂的区14在图1中以虚线被图示。该区的最大掺杂浓度是漂移区域11的掺杂浓度的10倍或更高，或者为约1e17cm-3或更多。
当在台面区12中以及在台面区12与介电区41之间的界面处提供足够的电荷时，横向场阑14可以被省略。根据一个实施例，半导体本体100的半导体材料是硅，而介电区41包括氧化硅。通常公知的是，在硅与氧化硅之间的界面处可以存在不同类型的电荷，诸如界面陷阱电荷、氧化物陷阱电荷或固定氧化物电荷。那些电荷的存在或生成可以由被用来生成介电区41的特定工艺影响。例如通过在第一表面101中形成沟槽以及热氧化沟槽的侧壁直到沟槽被完全地填充，这些介电区41被生成。可替换地，沟槽的表面可以被热氧化，并且剩下的空隙可以用另一电介质来填充。这个其它电介质可以包括氧化物、氮化物、气体、真空或者所提到的材料中的一个或多个的组合。例如，为了在介电区41与台面区12之间的界面处生成负电荷，在氧化工艺期间，氧化物可以用铝（Al）掺杂。为了生成正电荷，氧化物可以用铯（Cs）掺杂。
半导体器件的横向位置x1与x0之间的电压对应于电场强度的绝对值的积分。依靠具有比半导体材料更高的介电强度的介电区41，在x1与x0之间可以被支持的电压远高于如果介电区41曾被省略的话的可以被支持的电压。换句话说，与没有介电区41并且具有相同的电压阻断能力的边缘终端结构相比，介电台面区41帮助减少了边缘终端结构40的宽度。被要求的介电区41的数目与想要的电压阻断能力有关。在图4中所图示的模拟基于具有十一个介电区41的半导体器件。然而，根据想要的电压阻断能力，多于十一个或少于十一个的介电区41可以被提供。
例如，在横向方向上能够支持为600V的电压的边缘终端结构40可能只具有为约15μm的宽度，而没有介电区的常规的边缘终端结构具有为100μm或更多的宽度。边缘终端结构的“宽度”是边缘终端结构40在横向方向x上的尺寸。这个宽度主要地通过介电区41和台面区12来限定。
边缘终端（ET）40的电压阻断能力UET-MAX可以如下被近似：
Figure 930782DEST_PATH_IMAGE002
                  (1)
其中εS是台面区12的半导体材料的介电常数，εD是介电区41的材料的介电常数，wS是半导体台面区12在横向方向x上的总宽度，而wD是介电区41在横向方向x上的总宽度。U11-MAX是没有垂直介电区41的仅仅包括半导体材料的终端系统的电压阻断能力，其中所述终端系统在横向方向上具有与包括台面区12以及介电区41的终端系统相同的宽度。总宽度wD是介电区41的在横向方向上的各个单独的宽度的和，而总宽度wS是台面区12的在横向方向上的各个单独的宽度的和。
边缘终端结构40的宽度w由下式近似地给出：
Figure 2013100382514100002DEST_PATH_IMAGE003
                                   (2)。
参照等式（1）和（2），想要的是最大化介电区41的总宽度，并且最小化台面区12的总宽度，以便在给定的电压阻断能力UET-MAX下最小化边缘终端结构40的宽度w。在图4中所给出的例子中，台面区12具有每个近似为0.6μm的宽度，而介电区41具有每个近似为0.9μm的宽度，但是这仅仅是例子。台面区12的宽度可在0.01μm或0.1μm至10μm的范围内，而介电区41的宽度可以在0.05μm至5μm的范围内或甚至高达20μm。与提供用介电材料填充的单个宽沟道相比，与介电区41和半导体台面区12一起提供多个沟槽减少了半导体本体100中的机械应力，其中所述介电区41和半导体台面区12在各个单独的沟槽之间。
在图1的边缘终端结构40中，半导体台面区12中的（横向的）电场强度可以甚至高于台面区12的（均匀的）半导体材料的临界电场强度。临界电场强度是电荷载流子的雪崩倍增经常在其下开始的场强。然而，在半导体台面区12中，在高电场强度下的电荷载流子在介电区41的方向上被加速。当在单个半导体区12之上的横向电压降低于半导体材料的带隙电压（在硅中约1.1V）时，没有雪崩倍增应该发生。在这种情况下，介电材料中的在其下可靠的工作仍然是可能的最大电场限定了终端系统的阻断能力和宽度。各个单独的台面区12的宽度因此应该是低的，诸如小于0.5μm或小于0.1μm，以减少针对终端系统的空间消耗。
当半导体器件正阻断时，电荷载流子可以在半导体台面区12中被热生成。这些热生成的电荷载流子包括多数电荷载流子和少数电荷载流子，所述多数电荷载流子在台面区12是n型台面区时是电子，所述少数电荷载流子在台面区12是n型台面区时是p型电荷载流子。当多数电荷载流子流到第三器件区22时，如果没有采取附加的措施，则少数电荷载流子在半导体台面区12中积聚。少数电荷载流子在边缘区120中的这样的积聚会减少边缘区120中的半导体器件的电压阻断能力。
在图1的边缘终端结构40中，被连接到台面区12的电阻层42防止少数电荷载流子在台面区12中的积聚，并且把少数电荷载流子引导到第二器件区21。电阻层42被实施，使得所述电阻层42能够经受住对应于介电区41中的电场强度的高电场强度。根据一个实施例，电阻层42包括半绝缘材料(诸如掺杂玻璃、多晶的或非晶的DLC（类金刚石碳）、非晶的氢掺杂碳（aC:H）)或非晶的或多晶的宽能带隙半导体材料（诸如碳化硅（SiC）、砷化镓（GaAs）、氮化镓（GaN）或氮化铝镓（AlGaN））。电阻层42的电阻率在例如1e3Ωmm2/m到1e7Ωmm2/m之间。掺杂玻璃、DLC或白带隙材料的电阻率可以通过合适地选择这些材料的掺杂浓度而被调整。电阻层42的层厚度d例如在100nm到数个微米（μm）之间的范围内。
图5图示了根据另一实施例的具有边缘终端结构40的半导体器件的垂直横截面视图。在该实施例中，半导体器件在外部区13中包括具有掺杂剂源43的沟槽。该沟槽在水平面A-A中围绕介电区41和台面区12。沟槽中的掺杂剂源43提供第一掺杂类型的掺杂剂原子，所述第一掺杂类型是漂移区11的掺杂类型并且也是外部区13的掺杂类型。在半导体器件的制造过程期间，来自掺杂剂源43的掺杂剂原子扩散到外部区13中，以便在沟槽周围生成更高掺杂的区。该更高掺杂的区14可以充当已经参照图1解释过的场阑区。掺杂剂源43是例如掺杂的多晶半导体材料（诸如多晶硅）或掺杂的绝缘材料（诸如PSG（磷化硅石玻璃）或BPSG（硼磷硅玻璃））。当边缘区120毗连半导体本体的边缘表面102时，该沟槽可以附加地用来防止外来原子从边缘表面102扩散到边缘终端结构40中。另外，该沟槽可以帮助防止晶体缺陷从边缘表面102传播到半导体本体100中。假设更高的掺杂不是必需的，则沟槽可以用未掺杂的或仅仅低掺杂的多晶硅或玻璃来填充。与多晶硅有关的“未掺杂”意味着不存在计划中的掺杂浓度，然而由于制造工艺，多晶硅中的非常低浓度的掺杂剂原子的存在难以避免。可替换地，在制造工艺中的上一个高温工艺步骤已经被执行之后，沟槽用高掺杂的材料来填充，以便避免掺杂剂原子从填充材料当中扩散到半导体材料中。
在图1和5的实施例中，介电区41并不在半导体本体100的垂直方向上向下延伸到第三器件区22。然而，介电区41的为介电区41在半导体本体100的垂直方向上的尺寸的长度至少高到使得在介电区41下面的半导体材料中的电场低于半导体材料的临界电场，其中从所述临界电场开始，雪崩倍增可能发生。在该例子中，介电区41的长度超过漂移区11的长度的50%至80%。漂移区11的长度是在第二器件区21与第三器件区22之间的漂移区11的尺寸。
根据在图6中所图示的另一实施例，介电区41在半导体本体100的垂直方向上向下延伸到第三器件区22。参照图6，第一端子31可以包括第三器件区22上的电极层311。介电区41甚至可以穿过第三器件区22延伸到电极层311（如在图6中以短划线所图示）。当然，电极层311也可以被提供在这里所解释的其它半导体器件中。
在图1、5和6中所图示的实施例中，各个单独的介电区41具有相同的垂直长度。然而，这仅仅是例子。也可以实施具有互相不同的垂直长度的介电区41。
在图1、5和6中所图示的实施例中，电阻层42在第一表面101上毗连台面区12，使得电阻层42被直接连接到台面区12。
根据在图7中所图示的另一实施例，介电层或绝缘层51被布置在第一表面101与电阻层42之间。在该实施例中，电阻层42通过导电通孔44被连接到台面区12并且被连接到第二器件区21，所述导电通孔44从电阻层42穿过绝缘层51分别延伸到台面区12并延伸到第二器件区21。
钝化层52覆盖电阻层42。钝化层52是例如诸如氮化硅（Si2N4）层之类的氮化层。钝化层52防止湿气或离子渗入到电阻层42以及位于下面的半导体本体100中。这样的钝化层52也可以被提供在前面所解释的实施例中的每个实施例中（但在这些实施例中没有被图示）。在图7的实施例中，电阻层42也被连接到外部区13。在该实施例中，外部区13通过延伸穿过绝缘层51的第一通孔46被连接到导体45，并且导体45通过延伸穿过钝化层52的第二通孔47被连接到电阻层42。
参照图示了根据另一实施例的半导体器件的垂直横截面视图的图8，台面区12经由接触区15被连接到电阻层42。这些接触区15是掺杂类型与台面区12的掺杂类型互补的半导体区，或者是肖特基区。当接触区15是掺杂的半导体区时，最大掺杂浓度例如在1E15/cm3到1E20/cm3之间。接触区15或肖特基区在开关期间可以提供针对台面区12中的被电离的掺杂原子的镜像电荷（反电荷）中的至少部分。附加地，接触区15可以提供在台面区12与电阻层42之间的导电连接，以耗损例如在器件的阻断工作期间在台面区12中的热生成载流子。
电阻层42可以是覆盖具有介电区41和台面区12的边缘区120的连续的电阻层。
根据在图9中所图示的另一实施例，电阻层42包括数个层段（layer segment），其中这些层段中的每个都被连接到第二器件区21并且被连接到台面区12。这些层段在图9中仅仅示意性地被图示。这些层段可以如在图1、5和6中所图示的那样被实施，在那里电阻层42直接接触台面区12，或者这些层段可以如在图7和8中所图示的那样被实施，在那里电阻层42被布置在绝缘层51上方，并且通过通孔被连接到台面区12和第二器件区21。
在根据图9的实施例中，层段是基本上延伸到它们正接触的台面区12的拉长的段。参照图示了根据另一实施例的半导体器件的水平横截面视图的图10，拉长的层段42也可以被实施，以包括与介电区41和台面区12的除了90°之外的角度α。角度α例如在10°到80°之间、在15°到60°之间或在30°到60°之间。在该实施例中，拉长的电阻层段42比在根据图9的实施例中更长。因而，在图10的实施例中，除了前面所解释的材料之外，具有比前面所解释的材料更低的介电强度的材料可以被用来实施电阻层段42。根据一个实施例，图10的层段42利用诸如半绝缘多晶硅（SIPOS）之类的被沉积的多晶半导体材料来实施。
当电阻层42没有被实施为连续层，而是利用数个层段来实施时，在台面区12中可能存在其中少数电荷载流子可以积聚的部。图11和12图示了半导体器件的水平横截面视图，在所述半导体器件中，电阻层42利用数个层段42被实施，并且在所述半导体器件中，少数电荷载流子在台面区12的段中的积聚被防止。在图11的半导体器件中，介电区41是同心的矩形环，而在图12的实施例中，介电区41形成具有数个矩形绕组（winding）的螺旋。在图11中，矢量E图示了当器件结被反向加偏压时在边缘区120的一个截面中的电场方向。虽然在前面所解释的实施例中，电场的方向垂直于矩形介电环或者矩形绕组的拉长部，但是根据图11和图12的矩形环或矩形绕组的拉长部相对于电场的方向具有为在85°到89°之间的角度α。这可以通过相对于第二器件区21形成矩形环41的拉长部被获得，使得这些拉长部并不平行于第二器件区21的边缘，而是使得在器件区21的边缘与矩形环41的拉长部之间存在为1°到5°之间的角度。第二器件区21的“边缘”在横向方向上终止了第二器件区21。
参照图11，电场E具有垂直于介电区41的拉长部的垂直分量EV，并且具有平行于拉长部的平行部EP。该平行分量EP在矩形介电区41的角落的方向上驱动积聚在第一表面101下面的少数电荷载流子。电阻层42位于介电区41的角落上方，收集少数载流子并且把少数载流子引导到第二器件区21。在介电区41上方的电阻层段42的位置在图11和12中示意性地被图示。这些电阻层段42可以被实施为拉长段（如在图9和10中所图示），或者可以被实施为完全覆盖介电区41和台面区12的角落中的边缘区的平面层段。
参照图13，半导体器件可以被实施为垂直二极管。当第二器件区21是掺杂类型与漂移区11互补的掺杂区时，二极管是p-i-n二极管（结型二极管），并且当第二器件区21是肖特基区时，该二极管是肖特基二极管。边缘终端结构40在图13中仅仅示意性地被图示。
参照图14，半导体器件也可以被实施为MOS晶体管。在MOS晶体管中，第二器件区21是本体区，并且与漂移区11互补地被掺杂。第三器件区33是MOS晶体管的漏极区。第一端子31是漏极端子，而第二端子32是源极端子。MOS晶体管进一步包括掺杂类型与漂移区11相同的源极区61、邻近本体区21被布置并且通过栅极电介质63与本体区21介电绝缘的栅电极62。源极区61和本体区21被连接到源电极33，所述源电极33被连接到源极端子32。在图14中所图示的实施例中，栅电极61被实施为沟槽电极。然而，栅电极也可以被实施为平面电极。具有沟槽电极结构或平面电极结构的MOS晶体管是通常公知的，使得在这方面没有其它解释被要求。
MOS晶体管可以被实施为MOSFET。在这种情况下，漏极区22具有与漂移区11相同的掺杂类型。MOS晶体管也可以被实施为IGBT。在这种情况下，漏极区22具有与漂移区11的掺杂类型互补的掺杂类型。由于漏电流通过IGBT的互补掺杂区来放大，所以仅仅在器件的内部区110中的至少部分中使用互补掺杂是有好处的，其中MOS晶体管结构位于那些部分中并且在那些部分中需要互补掺杂区来改进IGBT的导通性质。在边缘终端结构40下，并且可选地在毗连边缘终端结构40的区域中，掺杂类型可以与漂移区11的掺杂类型相同。
边缘终端结构40当然不局限于被实施在二极管、MOSFET或IGBT中。边缘终端结构40可以在每个类型的半导体器件中、特别是在每个类型的垂直半导体器件中被实施。边缘终端结构40可以被实施在其中的其它类型的半导体器件是例如双极结型晶体管（BJT）或晶闸管。
诸如“下”、“下面”、“下部”、“之上”、“上部”等等之类的空间相对术语为了便于描述而被使用，以解释一个元件相对于第二元件的定位。这些术语意图除了与在这些图中所描绘的那些不同的取向之外还包括器件的不同取向。另外，诸如“第一”、“第二”等等之类的术语也被用来描述各种元件、区、部等，并且也不意图是进行限制。遍及本描述，同样的术语指的是同样的要素。
如在这里所使用的那样，术语“具有”、“包含”、“包括”、“含有”等等是开放式术语，所述开放式术语指示了所陈述的要素或特征的存在，但是并不排除附加的要素或特征。冠词“一”、“一个”和“该”意图包括复数以及单数，除非上下文另外清楚地指示。
在记住上述范围的变型和应用的情况下，应该理解的是，本发明并不通过前面的描述来限制，也不通过附图来限制。而是，本发明仅仅通过下面的权利要求及其法律等同物来限制。

Claims (24)

1.一种半导体器件，其包括：
半导体本体，所述半导体本体包括第一表面、内部区和边缘区；
在内部区和边缘区中的第一掺杂类型的第一掺杂器件区；
第二器件区，所述第二器件区与第一器件区一起在内部区中形成器件结；
多个至少两个介电区，所述多个至少两个介电区从第一表面延伸到半导体本体中，其中在半导体本体的横向方向上邻近的两个介电区通过半导体台面区被分离；以及
电阻层，所述电阻层被连接到第二器件区并且被连接到至少一个半导体台面区。
2.根据权利要求1所述的半导体器件，其中，电阻层具有在1e3Ωmm2/m到1e7Ωmm2/m之间的电阻率。
3.根据权利要求1所述的半导体器件，其中，电阻层包括半绝缘材料。
4.根据权利要求3所述的半导体器件，其中，半绝缘材料是非晶的或多晶的半导体材料。
5.根据权利要求4所述的半导体器件，其中，半导体材料包括SiC、GaN、GaAs、AlGaN和Si中的一个。
6.根据权利要求4所述的半导体器件，其中，半绝缘材料包括掺杂玻璃、DLC或aC:H。
7.根据权利要求1所述的半导体器件，其中，介电区是环形的，并且围绕内部区。
8.根据权利要求1所述的半导体器件，其中，介电区是环段并且彼此毗连，使得介电区形成围绕器件结的螺旋。
9.根据权利要求1所述的半导体器件，进一步包括：
边缘表面；以及
第一掺杂类型的外部掺杂区，所述第一掺杂类型的外部掺杂区在边缘表面与介电区之间，并且具有比内部区中的第二器件区更高的掺杂浓度。
10.根据权利要求9所述的半导体器件，其中，电阻层被连接到外部掺杂区。
11.根据权利要求1所述的半导体器件，其中，电阻层是连续层。
12.根据权利要求1所述的半导体器件，其中，电阻层包括远离的数个层段。
13.根据权利要求1所述的半导体器件，其中，每个层段都被连接到第二器件区，并且被连接到至少一个半导体台面区。
14.根据权利要求13所述的半导体器件，进一步包括多个台面区，其中每个层段都被连接到所述台面区中的每个。
15.根据权利要求1所述的半导体器件，其中，电阻层包括至少一个拉长的层段。
16.根据权利要求15所述的半导体器件，其中，至少一个拉长的层段垂直于第二器件区的边缘延伸。
17.根据权利要求15所述的半导体器件，其中，至少一个拉长的层段具有纵向方向，并且其中为在10°到80°之间的角度在第二器件区的边缘与纵向方向之间。
18.根据权利要求17所述的半导体器件，其中，在第二器件区的边缘与纵向方向之间的角度在30°到60°之间。
19.根据权利要求1所述的半导体器件，其中，介电区的数目在3到20之间，或者在3到10之间。
20.根据权利要求1所述的半导体器件，其中，一个介电区的宽度在0.05μm到20μm之间，或者在0.05μm到5μm之间。
21.根据权利要求1所述的半导体器件，进一步包括：
在半导体本体的垂直方向上远离第二器件区的另一掺杂器件区。
22.根据权利要求21所述的半导体器件，其中，介电层延伸至另一掺杂器件区，或延伸到所述另一掺杂器件区中。
23.根据权利要求21所述的半导体器件，其中，介电层远离另一掺杂器件区。
24.根据权利要求1所述的半导体器件，其中，半导体器件是MOSFET、IGBT、晶闸管、BJT、结型二极管或肖特基二极管中的一个。
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Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6238234B2 (ja) * 2014-06-03 2017-11-29 ルネサスエレクトロニクス株式会社 半導体装置
US9627530B2 (en) * 2014-08-05 2017-04-18 Semiconductor Components Industries, Llc Semiconductor component and method of manufacture
JP7201288B2 (ja) * 2018-07-26 2023-01-10 ラピスセミコンダクタ株式会社 半導体装置
DE102019122888A1 (de) * 2019-08-27 2021-03-04 Infineon Technologies Ag Leistungshalbleitervorrichtung und Verfahren
CN116799028A (zh) * 2022-03-16 2023-09-22 华为数字能源技术有限公司 一种二极管和功率电路
EP4250364A1 (en) * 2022-03-22 2023-09-27 Nexperia B.V. A vertical oriented semiconductor device having a reduced lateral field termination distance, as well as a corresponding method

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20010050375A1 (en) * 2000-03-23 2001-12-13 U.S. Philips Corporation Semiconductor device
DE102006024495A1 (de) * 2006-05-26 2007-11-29 Atmel Germany Gmbh Verfahren zur Herstellung einer Halbleiteranordnung, Halbleiteranordnung und deren Verwendung
US20100230745A1 (en) * 2009-03-16 2010-09-16 Kabushiki Kaisha Toshiba Power semiconductor device
CN102244091A (zh) * 2010-05-10 2011-11-16 英飞凌科技奥地利有限公司 具有沟槽边缘终端的半导体元件

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6178162A (ja) * 1984-09-25 1986-04-21 Toshiba Corp 半導体装置
DE102006011567B4 (de) 2006-03-10 2016-09-22 Infineon Technologies Austria Ag Randabschlussstruktur für Halbleiterbauelemente mit Driftstrecke und Halbleiterbauteil

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20010050375A1 (en) * 2000-03-23 2001-12-13 U.S. Philips Corporation Semiconductor device
DE102006024495A1 (de) * 2006-05-26 2007-11-29 Atmel Germany Gmbh Verfahren zur Herstellung einer Halbleiteranordnung, Halbleiteranordnung und deren Verwendung
US20100230745A1 (en) * 2009-03-16 2010-09-16 Kabushiki Kaisha Toshiba Power semiconductor device
CN102244091A (zh) * 2010-05-10 2011-11-16 英飞凌科技奥地利有限公司 具有沟槽边缘终端的半导体元件

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