CN103579296B - 半导体装置及其制造方法 - Google Patents

半导体装置及其制造方法 Download PDF

Info

Publication number
CN103579296B
CN103579296B CN201210277310.9A CN201210277310A CN103579296B CN 103579296 B CN103579296 B CN 103579296B CN 201210277310 A CN201210277310 A CN 201210277310A CN 103579296 B CN103579296 B CN 103579296B
Authority
CN
China
Prior art keywords
semiconductor layer
conductivity type
semiconductor
impurity concentration
layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201210277310.9A
Other languages
English (en)
Other versions
CN103579296A (zh
Inventor
鸟居克行
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sanken Electric Co Ltd
Original Assignee
Sanken Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sanken Electric Co Ltd filed Critical Sanken Electric Co Ltd
Priority to CN201210277310.9A priority Critical patent/CN103579296B/zh
Publication of CN103579296A publication Critical patent/CN103579296A/zh
Application granted granted Critical
Publication of CN103579296B publication Critical patent/CN103579296B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66234—Bipolar junction transistors [BJT]
    • H01L29/66325—Bipolar junction transistors [BJT] controlled by field-effect, e.g. insulated gate bipolar transistors [IGBT]
    • H01L29/66333—Vertical insulated gate bipolar transistors
    • H01L29/66348—Vertical insulated gate bipolar transistors with a recessed gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H01L29/7395—Vertical transistors, e.g. vertical IGBT
    • H01L29/7396—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions
    • H01L29/7397—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions and a gate structure lying on a slanted or vertical surface or formed in a groove, e.g. trench gate IGBT

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Thyristors (AREA)

Abstract

本发明涉及一种半导体装置及其制造方法。本发明的半导体装置具有第1导电型的第1半导体层，形成于第1半导体层的上面的第2导电型的第2半导体层，其中第1导电型与第2导电型相反，由外延生长层构成的第2导电型的第3半导体层，与第2半导体层相接，其杂质浓度高于第2半导体层，第1导电型的第4半导体层，其形成于第3半导体层上面，第2导电型的第5半导体区域，其与第4半导体层相接，由第5半导体区域的上面开始，至少到达第4半导体层的下面的沟槽，形成于沟槽的侧面及底面的绝缘膜以及其形成于绝缘膜的内侧的沟槽中的控制电极。

Description

半导体装置及其制造方法
技术领域
本发明涉及半导体装置及其制造方法，特别是涉及应用于智能功率模块(Intelligent Power Module)的，具有低导通电阻的包含绝缘栅双极型晶体管(IGBT)的半导体装置及其制造方法。
背景技术
目前，在以绝缘栅双极型晶体管为中心，将控制信号放大电路，电流、电压及温度保护电路，续流二极管等集成于一个封装当中的，被称为智能功率模块的电子部件十分普及。现有技术文献当中专利公报JP3288219B公开了一种降低绝缘栅双极型晶体管的导通电阻的技术方案。该专利文献公开了一种包括由离子注入及扩散而形成的间隔层的半导体装置。通过设置该间隔层，从集电极移动而来的空穴向基极的流动受到限制。此外，空穴被蓄积在间隔层与N漂移层界面附近的N漂移层中，因此可以不降低绝缘栅双极型晶体管的耐压而降低绝缘栅双极型晶体管的导通电阻。
但是，在上述技术文献中，间隔层是在半导体基板上通过离子注入和扩散而形成。因此，在半导体基板的深度方向杂质的浓度呈现正态分布，半导体基板的上面一侧的杂质浓度高，而在半导体基板的深度方向，杂质的浓度随深度增加而降低。当间隔层是由离子注入及扩散形成的情况下，间隔层底部的杂质浓度低，因此导通时由集电极移动来的空穴在间隔层的底部与N漂移层的界面附近的N漂移层中积累，以达到降低绝缘栅双极型晶体管的导通电阻的效果不能充分实现。
发明内容
本发明是为了解决上述技术课题而完成的，其目的在于，提供能够降低导通电阻的包含有绝缘栅双极型晶体管的半导体装置及其制造方法。
为了达成上述目的，本发明的半导体装置具有：第1导电型的第1半导体层，第2导电型的第2半导体层，其形成于所述第1半导体层的上面，所述第1导电型与第2导电型相反，第2导电型的第3半导体层，其与所述第2半导体层相接，其杂质浓度高于所述第2半导体层的杂质浓度，第1导电型的第4半导体层，其形成于所述第3半导体层上面，第2导电型的第5半导体区域，其与所述第4半导体层相接，沟槽，其由所述第5半导体区域的上面开始，至少到达所述第4半导体层的下面，绝缘膜，其形成于所述沟槽的侧面及底面，以及控制电极，其形成于所述绝缘膜的内侧的沟槽中，其中，所述第3半导体层是外延生长层。
在本发明的半导体装置中，第3半导体层是由外延生长形成，而不是通过离子注入及扩散形成。这样使得该第3半导体层中的杂质浓度保持均匀一致，不随深度而变化，并且与相邻的第2半导体层相比，第3半导体层的杂质浓度更高，这样能够提高第3半导体层与第2半导体层界面附近的势垒。如果第1导电型为P型，第2导电型为N型，则能够使空穴更容易在第2半导体层中积累。因此可以不降低半导体装置的耐压而降低半导体装置的导通电阻，减小半导体装置在导通状态下的功率损耗。
并且，在本发明的半导体装置中，还包括第2导电型的第6半导体层，其形成于所述第1半导体层与所述第2半导体层之间，具有比所述第2半导体层更高的杂质浓度。
在第1导电型的第1半导体层与所述第2半导体层之间，形成具有比所述第2半导体层更高的杂质浓度的第2导电型的第6半导体层，即缓冲层，能够在一定程度上抑制由第1导电型的第1半导体层产生的载流子向第2半导体层的移动，有利于调整在第2半导体层与第3半导体层界面附近的载流子的累积量。另外，通过形成第6半导体层，当向半导体装置施加逆向偏压而产生耗尽层时，能够防止该耗尽层越过第6半导体层达到第1半导体层。
并且，在本发明的半导体装置中，在所述第3半导体层中，与所述第2半导体层相邻一侧的杂质浓度高于与所述第4半导体层相邻一侧的杂质浓度。
在第3半导体层中，与第2半导体层相邻一侧的杂质浓度高于与第4半导体层相邻一侧的杂质浓度，能够在第4半导体层下形成杂质浓度低且具有一定厚度的第2导电型的区域，并使第3半导体层与第2半导体层的界面与第4半导体层之间保持一定间隔。这样能够保证半导体装置的耐压性能，同时可以降低半导体装置的导通电阻。
并且，在本发明的半导体装置中，在第3半导体层与第4半导体层之间，形成具有比所述第3半导体层的杂质浓度更低的第2导电型的第7半导体层。
通过在第3半导体层与第4半导体层之间，形成低浓度的第2导电型的第7半导体层，能够在提高半导体装置的耐压的同时，使第3半导体层与第2半导体层之间的界面远离第4半导体层，降低半导体装置的导通电阻。
并且，在本发明的半导体装置中，在所述第2半导体层内的深度方向，与所述第3半导体层相分离，还形成具有比所述第2半导体层更高的杂质浓度的第2导电型的第8半导体层。
在第2半导体层的深度方向，与第3半导体层相分离，形成具有比第2半导体层更高的杂质浓度的第2导电型的第8半导体层。即在第2半导体层中，分别形成多个具有更高的杂质浓度的第2导电型半导体层。这样能够增加低浓度的第2半导体层与具有更高的杂质浓度的第3半导体层及第8半导体层之间形成的界面，更有利于由第1导电型的第1半导体层移动而来的载流子在深度方向上在多个界面附近累积。因此能够在确保半导体装置的耐压的情况下，降低半导体装置的导通电阻。
并且，在本发明的半导体装置中，所述第2导电型的第8半导体层是外延生长层。在所述第3半导体层以及第8半导体层中，与所述第1导电型的第1半导体层相近的半导体层的杂质浓度高于另一半导体层的杂质浓度。
并且，在本发明的半导体装置中，所述第3半导体层的上面位于所述沟槽的下方。
当半导体装置处于导通状态时，由第1半导体层形成的载流子向第4半导体层移动，并在第4半导体层下积累，由此能够降低导通电阻。
第3半导体层的上面形成于所述沟槽的下方，能够保证在半导体装置在导通状态下，在第4半导体层下以及第3半导体层与第2半导体层的界面附近的不同的位置分别积累载流子。即在不同的深度分别发生载流子的积累。因此能够在保证耐压性的同时降低半导体装置的导通电阻。
本发明的半导体装置的制造方法包括以下步骤：由第1导电型形成第1半导体层，在所述第1半导体层的上面，由与所述第1导电型相反的第2导电型形成第2半导体层，与所述第2半导体层相接，由具有比所述第2半导体层更高的杂质浓度的第2导电型形成第3半导体层，在所述第3半导体层上面，形成第1导电型的第4半导体层，形成与所述第4半导体层相接的，第2导电型的第5半导体区域，在所述第5半导体区域的上面开始，形成至少到达所述第4半导体层下面的沟槽，在所述沟槽的侧面及底面形成绝缘膜，以及在所述绝缘膜的内侧形成控制电极，其中，所述第3半导体层是由外延生长形成。
并且，在本发明的半导体装置中，所述第1导电型的第4半导体层是外延生长层。
在本发明的半导体装置的制造方法中，第2导电型形成的第3半导体层是由外延生长形成，而不是通过离子注入及扩散形成。这样使得该第3半导体层中的杂质浓度保持均匀一致，不随深度而变化，并且与相邻的第2半导体层相比，第3半导体层的杂质浓度更高，这样能够提高第3半导体层与第2半导体层界面附近的势垒。如果第1导电型为P型，第2导电型为N型，则能够使空穴更容易在第2半导体层中积累。因此可以不降低半导体装置的耐压而降低半导体装置的导通电阻，减小半导体装置在导通状态下的功率损耗。
综上所述，在本发明中，第2导电型形成的第3半导体层，即间隔层由外延生长形成。这样在第3半导体层当中，能够提高与第2半导体层相接的底面的杂质浓度，提高第3半导体层与第2半导体层的界面附近的半导体势垒，使得来自第1半导体层的载流子在第2半导体层中更加容易积累。因此能够在不降低半导体装置的耐压的情况下降低半导体装置的导通电阻。
附图说明
图1是本发明第1实施方式的半导体装置的剖面图。
图2A～2F是说明第1实施方式的半导体装置的制造工序的图。
图3是本发明第2实施方式的半导体装置的剖面图。
图4是本发明第3实施方式的半导体装置的剖面图。
标号说明
41：P型集电极层，42：N型漂移层，43，43A：间隔层，44：P型基极层，45：N+型射极区域，46：N+型缓冲层，47：沟槽，48：沟槽内侧绝缘膜(栅极绝缘膜)，49：栅极电极(控制电极)，50：层间绝缘膜，51：射极电极，52：集电极电极。
具体实施方式
(第1实施方式)
下面，参照附图说明本发明的半导体装置的第1实施方式。图1是第1实施方式的半导体装置的剖面图。图2A～2F是说明第1实施方式的半导体装置的制造工序的图。
如图1所示，本发明的第1实施方式的半导体装置为包含绝缘栅双极型晶体管的半导体装置。从图1的剖面图可见，第1实施方式的半导体装置包括在半导体基板上形成的P型集电极层41(第1导电型的第1半导体层)，在P型集电极层41上形成的N+型缓冲层46(第2导电型的第6半导体层)，以及N型漂移层42(第2导电型的第2半导体层)，在N型漂移层42上形成的间隔层43(第2导电型第3半导体层)，该间隔层的杂质浓度比上述N型漂移层42的杂质浓度更高。
第1实施方式的半导体装置还包括在上述间隔层43上形成的P型基极层44(第1导电型的第4半导体层)，在所述P型基极层44上形成的，与所述P型基极层44相接的N+型射极区域45(第2导电型的第5半导体区域)，从N+型射极区域45上面开始，至少到达P型基极层44的下面的沟槽47以及在沟槽47的内面形成的栅极绝缘膜48，以及在栅极绝缘膜48的内侧形成的栅极电极49(控制电极)。
本发明第1实施方式的间隔层43是通过外延生长形成的外延生长层，而不是通过离子注入或扩散而形成的。因此该间隔层43的杂质浓度在深度方向能够保持均匀一致，并且比与之相邻的N型漂移层42相比，杂质浓度更高。例如，在本第1实施方式中，间隔层43的杂质浓度为1×1014～5×1016(/cm3)，与间隔层43相邻的N型漂移层42的靠近间隔层43的区域的杂质浓度为1×1013～5×1015(/cm3)。
另外，在本实施方式中，也可以不形成N+型缓冲层46。即在P型集电极层41上形成N型漂移层42。
在本实施方式中，通过形成N+型缓冲层46，能够在一定程度上抑制由P型集电极层产生的空穴向N型漂移层的移动，有利于调整在N型漂移层与间隔层43的界面附近的空穴的累积量。另外，通过形成N+型缓冲层46，当向半导体装置施加逆向偏压而产生耗尽层时，能够防止该耗尽层越过第6半导体层达到第1半导体层，从而提高半导体装置的耐压性能。
以下，参照图2A～2F，对本第1实施方式的半导体装置的制造工序进行说明。
如图2A所示，在半导体基板上，通过向半导体材料中掺杂P型杂质，例如硼(B)等形成P型集电极层41之后，接着在P型集电极层41上，通过向半导体材料中掺杂N型杂质，例如磷(P)等形成N+型缓冲层46，并在N+型缓冲层46上形成N型漂移层42。另外，本实施方式中，可以不形成N+型缓冲层46。即在形成P型集电极层41之后，在该P型集电极层41上直接形成N型漂移层42。
之后，如图2B所示，在N型漂移层42上，通过外延生长形成间隔层43。该间隔层43的杂质浓度为1×1014～5×1016(/cm3)。而与间隔层43相邻的N型漂移层42的靠近间隔层43的区域的杂质浓度为1×1013～5×1015(/cm3)。通过外延生长形成的间隔层43的杂质浓度保持均匀一致，不随深度而变化。并且间隔层43的杂质浓度高于N型漂移层42的杂质浓度。
接下来，如图2C所示，在间隔层43上形成P型基极层44。该P型基极层44可以通过外延生长形成，也可以通过向半导体注入P型杂质，然后使P型杂质扩散而形成。
之后，如图2D所示，在P型基极层44中，通过扩散N型杂质形成N+型射极区域45，然后，如图2E所示，在N+型射极区域45中，形成沟槽47，在沟槽47的内面形成沟槽内侧绝缘膜，即栅极绝缘膜48。之后，在沟槽内填充导电材料，例如掺杂多晶硅形成栅极电极，即控制电极49。
最后，如图2F所示，在控制电极49上形成层间绝缘膜50，然后在上表面形成射极电极51，并在P型集电极层的表面上形成集电极电极52，经过封装等加工过程后，即可制造出本第1实施方式的半导体装置。
以上对本发明的第1实施方式的半导体装置的构成及制造工序进行了说明。如上所述，在本第1实施方式的半导体装置中，间隔层43是通过外延生长形成的，而不是通过离子注入或扩散而形成的。因此可以使间隔层43中的杂质浓度保持均匀一致，不随深度变化。反之，如果间隔层43是通过离子注入或扩散而形成的，则杂质的浓度在深度方向呈现正态分布，即杂质浓度不均匀，随深度的增加而减少。在本实施方式的半导体装置中通过外延生长形成的间隔层43可以避免杂质浓度不均匀的问题。
在本第1实施方式的半导体装置中，间隔层43通过外延生长形成，使得间隔层43中的杂质浓度保持均匀一致，并且与相邻的N型漂移层42相比，间隔层43的杂质浓度更高。这样可以提高间隔层43与N型漂移层42的界面附近的势垒，使空穴更容易蓄积在N型漂移层42中。因此可以不降低半导体装置的耐压而降低半导体装置的导通电阻，减小半导体装置在导通状态下的功率损耗。
此外，如果间隔层43是通过注入或扩散形成的，则为保证间隔层43的底部，即与N型漂移层42相邻的部分的杂质浓度达到高于N型漂移层42的程度，则在形成间隔层43之后，其表面(即不与N型漂移层42相邻的面)的N型杂质浓度会更高。之后，在形成P型基极层44时，需要在半导体表面区域通过掺杂使半导体导电型反转形成P层，这样就增加了加工难度，难以获得良好的半导体装置特性。
在本实施方式中，间隔层43是通过外延生长形成，间隔层43当中的杂质浓度可以保持均匀一致，甚至通过控制外延生长过程，可以使间隔层43的下部区域，即与N型漂移层42相邻的区域的杂质浓度高于上面的杂质浓度。这样在间隔层43上形成P型基极层44时，更容易控制杂质浓度，从而获得良好的半导体装置特性。
(第2实施方式)
图3是本发明的第2实施方式的半导体装置的剖面图。
如图3所示，在本第2实施方式中，间隔层43的形成位置与上述本发明第1实施方式有所不同。在本第2实施方式中，间隔层43形成于N型漂移层42之间。作为优选方案，在深度方向间隔层43的上面低于沟槽47的下部。即间隔层43不与沟槽47接触。
在图1所示的本发明的第1实施方式中，间隔层43形成于N型漂移层42之上。而如图3所示，在本发明的第2实施方式中，间隔层43形成于N型漂移层42之间。即，间隔层43的下面有N型漂移层42A，其上面还有N型漂移层42B(第2导电型的第7半导体层)。间隔层43形成为夹持于N型漂移层42A与42B之间的夹层。
在本第2实施方式中，与第1实施方式相同，间隔层43是通过外延生长形成的。这样使得间隔层43当中的杂质浓度保持均匀一致。并且间隔层43的杂质浓度高于其下面的N型漂移层42A的杂质浓度，也高于其上面的N型漂移层42B的杂质浓度。
如上所述，在本第2实施方式中，间隔层43形成于N型漂移层42A与42B之间。间隔层43在深度方向的位置可以是在N型漂移层42A与42B之间的任意的位置。
作为优选方案，在深度方向间隔层43可以形成为，其上面至少在P型基极层44之下，并且比沟槽47的底面更深的位置。
在本第2实施方式中，与上述第1实施方式相比，间隔层43形成于N型漂移层之间，即间隔层43与集电极层41的间距更小。这样能够更好的阻止空穴向P型基极层44流出，使空穴在间隔层43与N型漂移层的界面附近更容易积累。因此能够进一步降低半导体装置的导通电阻，进一步减小导通状态下的半导体装置的功率损耗。
并且，在本第2实施方式中，作为优选方案，在深度方向间隔层43的上面至少在P型基极层44之下，并且比沟槽47的底面更深。当半导体装置处于导通状态时，由P型集电极层41产生的空穴向P型基极层44移动，当电流进一步增加时，空穴在P型基极层44下面积累，由此能够降低半导体装置的导通电阻。
在本第2实施方式中，间隔层43的上面形成于沟槽47的底面的下方，能够保证当半导体装置处于导通状态时，在P型基极层44下面以及间隔层43与N型漂移层42的界面附近的不同的位置分别积累空穴。即在深度方向不同的位置分别发生空穴的积累。因此能够在保证耐压的同时降低半导体装置的导通电阻，减小导通状态下的半导体装置的功率损耗。
(第3实施方式)
图4是本发明的第3实施方式的半导体装置的剖面图。
如图4所示，在本第3实施方式中，间隔层43不是一层，而是分为多层。图4中所示的间隔层为两层。
如图4所示，在本第3实施方式中，在N型漂移层42A之上形成有第1层间隔层，即间隔层43。在间隔层43之上形成有N型漂移层42C，在N型漂移层42C之上形成有第2间隔层，即间隔层43A(第2导电型的第8半导体层)，在间隔层43A之上形成有N型漂移层42B。
在本第3实施方式中，第1间隔层43及第2间隔层43A都是通过外延生长形成的。并且间隔层43及43A的杂质浓度高于N型漂移层42A，42B及42C的杂质浓度。
另外，在本实施方式中，P型基极层44也可以是通过外延生长形成的。
如上所述，在本第3实施方式中，间隔层43不是单一的，而是在N型漂移层中，在深度方向形成多个彼此分离的间隔层，即间隔层43与43A。
在本第3实施方式中，多个间隔层43，43A都是通过外延生长形成的。
作为优选方案，靠近P型集电极层41的间隔层43的杂质浓度高于靠近P型基极层44的间隔层43A的杂质浓度。
如上所述，在本第3实施方式中，在N型漂移层中，在深度方向形成多个彼此分离的间隔层。各间隔层都是通过外延生长形成，并且通过控制外延生长过程，使靠近P型集电极层41的间隔层43的杂质浓度高于靠近P型基极层44的间隔层43A的杂质浓度。
在本第3实施方式中，通过在N型漂移层中，在深度方向形成多个彼此分离的多个间隔层，能够在深度方向形成多个间隔层与N型漂移层的界面。当半导体装置处于导通状态时，从P型集电极层41移动而来的空穴在深度方向上在多个界面附近累积。因此能够在确保半导体装置的耐压的情况下，进一步降低半导体装置的导通电阻，从而进一步减小导通状态下的半导体装置的功率损耗。
另外，在本发明的各实施方式中，作为优选方案，P型基极层44通过外延生长形成，而不是通过离子注入及扩散形成。这样使得该P型基极层44中的杂质浓度保持均匀一致，不随深度而变化。由此能够防止N+型射极区域45的底面与P型基极层44的底面之间的间距过小。特别是在P型基极层44与间隔层43相邻接的情况下，当半导体装置处于非导通的截止状态时，P型基极层44与间隔层43之间产生的耗尽层能够扩大，提高截止状态下的电阻。
以上对本发明的各个实施方式进行了说明。最后需要阐明的是，以上各实施方式仅用以说明本发明的技术方案，而非对其限制；尽管参照上述各实施方式对本发明进行了详细的说明，本领域的普通技术人员应当理解，其依然可以对前述各实施方式所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施方式的技术方案的精神和范围。
例如，上述各实施方式中的P型和N型只是一例，也可以将各实施方式中的P型与N型进行反转，等等。

Claims (18)

1.一种包含IGBT的半导体装置，该半导体装置具有：
第1导电型的第1半导体层，
第2导电型的第2半导体层，其形成于所述第1半导体层的上面，所述第1导电型与第2导电型相反，
第2导电型的第3半导体层，其与所述第2半导体层相接，其杂质浓度高于所述第2半导体层的杂质浓度，
第1导电型的第4半导体层，其形成于所述第3半导体层上面，
第2导电型的第5半导体区域，其与所述第4半导体层相接，
沟槽，其由所述第5半导体区域的上面开始，至少到达所述第4半导体层的下面，绝缘膜，其形成于所述沟槽的侧面及底面，以及
控制电极，其形成于所述绝缘膜的内侧的沟槽中，
其中，所述第3半导体层是外延生长层，
所述第3半导体层的杂质浓度为1×1014～5×1016/cm3，所述第2半导体层的杂质浓度为1×1013～5×1015/cm3，
在所述第3半导体层中，与所述第2半导体层相邻一侧的杂质浓度高于与所述第4半导体层相邻一侧的杂质浓度。
2.根据权利要求1所述的半导体装置，其特征在于，该半导体装置还包括
第2导电型的第6半导体层，其形成于所述第1半导体层与所述第2半导体层之间，具有比所述第2半导体层更高的杂质浓度。
3.根据权利要求1或2所述的半导体装置，其特征在于，该半导体装置还包括
第2导电型的第7半导体层，其形成于第3半导体层与第4半导体层之间，具有比所述第3半导体层更低的杂质浓度。
4.根据权利要求1或2所述的半导体装置，其特征在于，该半导体装置还包括
第2导电型的第8半导体层，其在所述第2半导体层内的深度方向，与所述第3半导体层相分离，其杂质浓度高于所述第2半导体层的杂质浓度。
5.根据权利要求4所述的半导体装置，其特征在于，
所述第2导电型的第8半导体层是外延生长层。
6.根据权利要求5所述的半导体装置，其特征在于，
在所述第2导电型的第3半导体层以及第2导电型的第8半导体层中，与所述第1导电型的第1半导体层相近的半导体层的杂质浓度高于另一半导体层的杂质浓度。
7.根据权利要求1或2所述的半导体装置，其特征在于，
所述第3半导体层的上面位于所述沟槽的下方。
8.根据权利要求7所述的半导体装置，其特征在于，
所述第1导电型的第4半导体层是外延生长层。
9.一种包含IGBT的半导体装置，该半导体装置具有：
第1导电型的第1半导体层，
第2导电型的第2半导体层，其形成于所述第1半导体层的上面，所述第1导电型与第2导电型相反，
第2导电型的第3半导体层，其与所述第2半导体层相接，其杂质浓度高于所述第2半导体层的杂质浓度，
第1导电型的第4半导体层，其形成于所述第3半导体层上面，
第2导电型的第5半导体区域，其与所述第4半导体层相接，
沟槽，其由所述第5半导体区域的上面开始，至少到达所述第4半导体层的下面，
绝缘膜，其形成于所述沟槽的侧面及底面，
控制电极，其形成于所述绝缘膜的内侧的沟槽中，以及
第2导电型的第8半导体层，其在所述第2半导体层内的深度方向，与所述第3半导体层相分离，其杂质浓度高于所述第2半导体层的杂质浓度，
其中，所述第3半导体层是外延生长层，
所述第3半导体层的杂质浓度为1×1014～5×1016/cm3，所述第2半导体层的杂质浓度为1×1013～5×1015/cm3，
所述第2导电型的第8半导体层是外延生长层，
在所述第2导电型的第3半导体层以及第2导电型的第8半导体层中，与所述第1导电型的第1半导体层相近的半导体层的杂质浓度高于另一半导体层的杂质浓度。
10.一种包含IGBT的半导体装置的制造方法，其包括以下步骤：
由第1导电型形成第1半导体层，
在所述第1半导体层的上面，由与所述第1导电型相反的第2导电型形成第2半导体层，
与所述第2半导体层相接，由具有比所述第2半导体层更高的杂质浓度的第2导电型形成第3半导体层，
在所述第3半导体层上面，形成第1导电型的第4半导体层，
形成与所述第4半导体层相接的，第2导电型的第5半导体区域，
在所述第5半导体区域的上面开始，形成至少到达所述第4半导体层下面的沟槽，
在所述沟槽的侧面及底面形成绝缘膜，以及
在所述绝缘膜的内侧形成控制电极，
其中，所述第3半导体层是由外延生长形成，
所述第3半导体层的杂质浓度为1×1014～5×1016/cm3，所述第2半导体层的杂质浓度为1×1013～5×1015/cm3，
在所述第3半导体层中，与所述第2半导体层相邻一侧的杂质浓度高于与所述第4半导体层相邻一侧的杂质浓度。
11.根据权利要求10所述的半导体装置的制造方法，其特征在于，
在所述第1导电型的第1半导体层与所述第2半导体层之间，形成具有比所述第2半导体层更高的杂质浓度的第2导电型的第6半导体层。
12.根据权利要求10或11所述的半导体装置的制造方法，其特征在于，
在第3半导体层与第4半导体层之间，形成具有比所述第3半导体层的杂质浓度更低的第2导电型的第7半导体层。
13.根据权利要求10或11所述的半导体装置的制造方法，其特征在于，
在所述第2半导体层内的深度方向，与所述第3半导体层相分离，还形成具有比所述第2半导体层更高的杂质浓度的第2导电型的第8半导体层。
14.根据权利要求13所述的半导体装置的制造方法，其特征在于，
所述第2导电型的第8半导体层由外延生长形成。
15.根据权利要求14所述的半导体装置的制造方法，其特征在于，
在所述第2导电型的第3半导体层以及第2导电型的第8半导体层中，与所述第1导电型的第1半导体层相近的半导体层的杂质浓度高于另一半导体层的杂质浓度。
16.根据权利要求10或11所述的半导体装置的制造方法，其特征在于，
所述第3半导体层的上面形成于所述沟槽的下方。
17.根据权利要求16所述的半导体装置的制造方法，其特征在于，
所述第1导电型的第4半导体层由外延生长形成。
18.一种包含IGBT的半导体装置的制造方法，其包括以下步骤：
由第1导电型形成第1半导体层，
在所述第1半导体层的上面，由与所述第1导电型相反的第2导电型形成第2半导体层，
与所述第2半导体层相接，由具有比所述第2半导体层更高的杂质浓度的第2导电型形成第3半导体层，
在所述第3半导体层上面，形成第1导电型的第4半导体层，
形成与所述第4半导体层相接的，第2导电型的第5半导体区域，
在所述第5半导体区域的上面开始，形成至少到达所述第4半导体层下面的沟槽，在所述沟槽的侧面及底面形成绝缘膜，
在所述绝缘膜的内侧形成控制电极，以及
在所述第2半导体层内的深度方向，与所述第3半导体层相分离，还形成具有比所述第2半导体层更高的杂质浓度的第2导电型的第8半导体层，
其中，所述第3半导体层是由外延生长形成，
所述第3半导体层的杂质浓度为1×1014～5×1016/cm3，所述第2半导体层的杂质浓度为1×1013～5×1015/cm3，
所述第2导电型的第8半导体层由外延生长形成，
在所述第2导电型的第3半导体层以及第2导电型的第8半导体层中，与所述第1导电型的第1半导体层相近的半导体层的杂质浓度高于另一半导体层的杂质浓度。
CN201210277310.9A 2012-08-06 2012-08-06 半导体装置及其制造方法 Active CN103579296B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201210277310.9A CN103579296B (zh) 2012-08-06 2012-08-06 半导体装置及其制造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201210277310.9A CN103579296B (zh) 2012-08-06 2012-08-06 半导体装置及其制造方法

Publications (2)

Publication Number Publication Date
CN103579296A CN103579296A (zh) 2014-02-12
CN103579296B true CN103579296B (zh) 2016-09-07

Family

ID=50050684

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201210277310.9A Active CN103579296B (zh) 2012-08-06 2012-08-06 半导体装置及其制造方法

Country Status (1)

Country Link
CN (1) CN103579296B (zh)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105895679A (zh) * 2015-01-22 2016-08-24 肖胜安 一种绝缘栅双极晶体管的结构和制造方法
CN105280493A (zh) * 2015-11-04 2016-01-27 上海道之科技有限公司 一种沟槽igbt器件的制造方法
DE102019003068A1 (de) * 2019-04-30 2020-11-05 3-5 Power Electronics GmbH Stapelförmige hochsperrende lnGaAS-Halbleiterleistungsdiode

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1705136A (zh) * 2004-05-31 2005-12-07 三菱电机株式会社 绝缘栅型半导体器件
CN1890813A (zh) * 2003-12-24 2007-01-03 丰田自动车株式会社 沟槽栅极场效应器件

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6001678A (en) * 1995-03-14 1999-12-14 Mitsubishi Denki Kabushiki Kaisha Insulated gate semiconductor device
JP2006351744A (ja) * 2005-06-15 2006-12-28 Fuji Electric Holdings Co Ltd 炭化珪素半導体装置の製造方法
JP5034315B2 (ja) * 2006-05-19 2012-09-26 三菱電機株式会社 半導体装置及びその製造方法
JP5089191B2 (ja) * 2007-02-16 2012-12-05 三菱電機株式会社 半導体装置およびその製造方法
JP4564509B2 (ja) * 2007-04-05 2010-10-20 株式会社東芝 電力用半導体素子
JP4688901B2 (ja) * 2008-05-13 2011-05-25 三菱電機株式会社 半導体装置
JP5361808B2 (ja) * 2010-06-23 2013-12-04 三菱電機株式会社 電力用半導体装置
ATE545155T1 (de) * 2010-06-30 2012-02-15 Abb Research Ltd Leistungshalbleiterbauelement
CN102184950A (zh) * 2011-05-09 2011-09-14 电子科技大学 一种具有空穴阻挡层的绝缘栅双极型晶体管

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1890813A (zh) * 2003-12-24 2007-01-03 丰田自动车株式会社 沟槽栅极场效应器件
CN1705136A (zh) * 2004-05-31 2005-12-07 三菱电机株式会社 绝缘栅型半导体器件

Also Published As

Publication number Publication date
CN103579296A (zh) 2014-02-12

Similar Documents

Publication Publication Date Title
CN104733519B (zh) 半导体器件
CN102403356B (zh) 半导体装置
CN103489913A (zh) 半导体装置及其制造方法
CN103035721B (zh) 超级结器件及其制造方法
CN104299997A (zh) 电荷补偿半导体器件
CN102569373B (zh) 一种具有低导通饱和压降的igbt及其制造方法
CN104254920A (zh) 半导体装置及半导体装置的制造方法
CN116072710B (zh) 双沟槽型SiC MOSFET元胞结构、器件及制备方法
CN104518032A (zh) 半导体器件及其制造方法
CN104637821A (zh) 超级结器件的制造方法
CN103337498A (zh) 一种bcd半导体器件及其制造方法
CN106165101A (zh) 半导体装置
CN105914231B (zh) 电荷存储型igbt及其制造方法
CN103050523B (zh) 绝缘栅双极型晶体管及其制造方法
CN105409006B (zh) 半导体装置
CN106129110A (zh) 一种双通道rc‑igbt器件及其制备方法
CN103579296B (zh) 半导体装置及其制造方法
CN103872097B (zh) 功率半导体设备及其制造方法
CN106024892A (zh) 高雪崩耐量的空穴电流分流型功率晶体管及其制备方法
CN104201203B (zh) 高耐压ldmos器件及其制造方法
CN103367396B (zh) 一种超级结肖特基半导体装置及其制备方法
CN103872098A (zh) 功率半导体器件
CN203242627U (zh) 半导体部件、垂直mosfet、igbt结构和集成半导体器件
JP7127546B2 (ja) 半導体装置
CN108365010B (zh) 一种具有超结结构的vdmos器件及其制作方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant