CN112652666A - 一种功率半导体器件及其制作方法 - Google Patents
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Abstract
本发明涉及半导体技术领域，具体涉及一种功率半导体器件及其制作方法，所述功率半导体器件包括N基体和中间P+层，所述N基体的顶部两端均设有有源区N+层和包裹所述有源区N+层的P区，所述P区包括沟道P‑层，所述沟道P‑层被配置在所述有源区N+层的内侧，所述栅氧化层被配置在所述N基体的表面中部，并覆盖到所述有源区N+层，所述中间P+层被配置在两个所述P区之间，且与两个所述P区相连。本发明提供的一种功率半导体器件，能够在漏极施压时降低栅氧化层承受的电场强度，减小栅氧化层被击穿的几率，提高器件的可靠性，同时可保证器件的沟道密度。
Description
技术领域
本发明涉及半导体技术领域，具体涉及一种功率半导体器件及其制作方法。
背景技术
由于SiC材料与Si材料相比，具有10倍的临界击穿电场，在设计同等电压等级的MOSFET器件时，器件漂移区的厚度可以大大降低，掺杂浓度也可以提高，器件的漂移区电阻可以降低1000倍，因此SiC成为开发高压功率MOSFET器件时非常诱人的半导体材料。
但是在以SiC作为半导体材料的MOSFET器件中，栅氧的最大电场承受能力较低，在漏源施加高反向电压后容易损坏。而且，由于平面型SiC功率MOSFET器件存在JFET电阻，现有技术中一般将栅的宽度设计的较大，造成在漏极反向施压后，栅中间部分承受了较高的电场强度，容易损坏。
发明内容
本发明为解决现有技术中MOSFET器件栅的宽度较大，造成在漏极反向施压后栅氧容易损坏的技术问题，提出了一种功率半导体器件，能够在漏极施压时降低栅氧承受的电场强度，减小栅氧被击穿的几率，提高器件的可靠性。
本发明的技术方案：
一种功率半导体器件，包括：
N基体，所述N基体的顶部两端均设有有源区N+层和包裹所述有源区N+层的P区；
P区，所述P区包括沟道P-层，所述沟道P-层被配置在所述有源区N+层的内侧；
栅氧化层，所述栅氧化层被配置在所述N基体的表面中部，并覆盖到所述有源区N+层；
中间P+层，所述中间P+层被配置在两个所述P区之间，且与两个所述P区相连。
进一步地，所述中间P+层为多个，间隔地沿垂直于所述功率半导体器件的元胞结构截面的方向排布。
可选地，所述中间P+层包括第一中间P+层和第二中间P+层，所述第一中间P+层被配置在两个所述沟道P-层之间，所述第二中间P+层由所述沟道P-层经过高掺杂形成。
可选地，所述P区还包括被配置在所述有源区N+层外侧的P+1层和被配置在所述有源区N+层底部的P+2层，所述中间P+层被配置在两个所述P+2层之间，且与两个所述P+2层连接。
优选地，所述N基体包括N+衬底和在所述N+衬底上外延形成的N-漂移区，所述N-漂移区顶部中间位置还设有中间N+层。
优选地，所述N基体的材料为SiC。
本发明的另一方面，提供一种上述功率半导体器件的制作方法，所述中间P+层由以下步骤形成：采用光刻和离子注入工艺，光刻定义出中间P+层区域，注入铝离子，形成所述中间P+层。这样，本发明的中间P+层位于器件上部区域，如此使得中间P+层的注入工艺简单，容易实现，尤其在SiC材料的器件中，深度越深，离子注入的难度越大，而本发明很好地解决了该问题。
可选地，还包括以下步骤：
采用外延工艺，在N+衬底表面外延一层所需厚度的N-外延层和P-外延层，形成N基体；
采用光刻和离子注入工艺，光刻定义出中间N+层区域，利用注入不同能量氮离子或磷离子，使P-外延层中的中间N+层对应的区域补偿为N型掺杂形成中间N+层。这样，首先通过外延工艺外延出P-外延层，然后再在该P-外延层上注入相应的N型半导体杂质形成中间N+层。
可选地，还包括以下步骤：
采用外延工艺，在N+衬底表面外延一层所需厚度的N-外延层，形成N基体；
采用光刻和离子注入工艺，光刻定义出沟道P-层区域，注入铝离子，形成沟道P-层；
采用光刻和离子注入工艺，光刻定义出中间N+层区域，利用注入不同能量氮离子或磷离子，形成中间N+层。这样，在N-外延层上注入离子形成沟道P-层和中间N+层。
进一步地，还包括以下步骤：
采用光刻和离子注入工艺，光刻定义出需要注入的P+1层，利用注入不同能量铝离子注入到有源层不同深度相应区域形成P+1层；
采用光刻和离子注入工艺，光刻定义出需要注入的P+2层，利用注入不同能量铝离子注入到有源层不同深度相应区域形成P+2层；
采用光刻和离子注入工艺，光刻定义出需要注入的区域，利用注入不同能量氮离子或磷离子相应区域，形成有源区N+层；
采用热氧化工艺，在N基体表面使用热氧化生长一层氧化层，形成栅氧化层；
采用淀积工艺，在栅氧化层上面淀积一层多晶硅，形成多晶硅栅；
采用光刻和刻蚀工艺，光刻定义出不同的多晶硅栅区域，并刻蚀掉不需要的多晶硅；
采用淀积工艺，在多晶硅栅表面淀积一层绝缘介质层，作为多晶硅栅与金属的电隔离；
采用光刻和刻蚀工艺，光刻定义出有源层孔层和不同多晶硅栅上的孔层，并刻蚀掉不需要的绝缘介质层；
采用淀积工艺，在绝缘介质层上淀积一层金属；
采用光刻和刻蚀工艺，光刻定义出有源层金属区域和栅极金属区域，进行刻蚀，形成器件的有源区电极和栅极电极。
采用上述技术方案后，本发明与现有技术相比，具有以下有益效果：本发明的功率半导体器件在栅氧化层的下方间隔设置有中间P+层，此中间P+层与有源区相连，在漏源反向施加电压后，可以减小栅氧化层的电场强度，减小栅氧化层被击穿的几率，提高器件的可靠性，尤其适用于采用SiC等第三代半导体材料制作的功率器件。同时，此中间P+层还可以设计成埋层方案，这样在降低器件反向施加电压时栅氧化层的电场强度的同时，还不减少器件的沟道密度。
附图说明
图1为现有技术中的平面MOSFET的截面结构示意图；
图2为图1中平面MOSFET结构(不包括多晶硅栅和绝缘介质层)的俯视图；
图3为实施例一中平面MOSFET结构(不包括多晶硅栅和绝缘介质层)的俯视图；
图4a为图3中A1-A1’的截面结构示意图；
图4b为图3中A2-A2’的截面结构示意图；
图5a为图3中B1-B1’的截面结构示意图；
图5b为图3中B2-B2’的截面结构示意图；
图5c为图3中B3-B3’的截面结构示意图；
图6为实施例四中平面MOSFET结构(不包括多晶硅栅和绝缘介质层)的俯视图；
图7a为图6中A1-A1’的截面结构示意图；
图7b为图6中A2-A2’的截面结构示意图；
图8a为图6中B1-B1’的截面结构示意图；
图8b为图6中B2-B2’的截面结构示意图；
图8c为图6中B3-B3’的截面结构示意图。
其中，
N基体1，N+衬底11，N-漂移区12，中间N+层13，有源区N+层2，P区3，沟道P-层31，P+1层32，P+2层33，中间P+层4，栅氧化层5，多晶硅栅6，绝缘介质层7。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。以下对至少一个示例性实施例的描述实际上仅仅是说明性的，决不作为对本发明及其应用或使用的任何限制。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
需要注意的是，这里所使用的术语仅是为了描述具体实施方式，而非意图限制根据本申请的示例性实施方式。如在这里所使用的，除非上下文另外明确指出，否则单数形式也意图包括复数形式，此外，还应当理解的是，当在本说明书中使用术语“包含”和/或“包括”时，其指明存在特征、步骤、操作、器件、组件和/或它们的组合。
在本发明的描述中，需要理解的是，方位词如“前、后、上、下、左、右”、“横向、竖向、垂直、水平”和“顶、底”等所指示的方位或位置关系通常是基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，在未作相反说明的情况下，这些方位词并不指示和暗示所指的装置或元件必须具有特定的方位或者以特定的方位构造和操作，因此不能理解为对本发明保护范围的限制；方位词“内、外”是指相对于各部件本身的轮廓的内外。
为了便于描述，在这里可以使用空间相对术语，如“在……之上”、“在……上方”、“在……上表面”、“上面的”等，用来描述如在图中所示的一个器件或特征与其他器件或特征的空间位置关系。应当理解的是，空间相对术语旨在包含除了器件在图中所描述的方位之外的在使用或操作中的不同方位。例如，如果附图中的器件被倒置，则描述为“在其他器件或构造上方”或“在其他器件或构造之上”的器件之后将被定位为“在其他器件或构造下方”或“在其他器件或构造之下”。因而，示例性术语“在……上方”可以包括“在……上方”和“在……下方”两种方位。该器件也可以其他不同方式定位(旋转90度或处于其他方位)，并且对这里所使用的空间相对描述作出相应解释。
此外，需要说明的是，使用“第一”、“第二”等词语来限定零部件，仅仅是为了便于对相应零部件进行区别，如没有另行声明，上述词语并没有特殊含义，因此不能理解为对本发明保护范围的限制。
本发明的目的是提供一种平面型MOSFET器件结构，在N基体中栅氧的下方间隔设置中间P+层，中间P+层间距可以按保护栅氧的程度进行调节，此中间P+层与有源区相连，在漏源反向施加电压后，可以减小栅氧化层电场强度，减小栅氧被击穿的几率，提高器件的可靠性。尤其适用于采用SiC等第三代半导体材料制作的功率器件。同时，此中间P+层还可以设计成埋层方案，这样在降低器件反向施加电压时栅氧的电场强度，还不减少器件的沟道密度。下面通过具体实施例对该功率半导体器件的结构及其制作方法进行具体说明。
实施例一：
如图1-2所示，现有技术中的平面MOSFET结构包括N基体1、有源区N+层2、P区3和栅氧化层5，N基体1的顶部两端均设有有源区N+层2和包裹有源区N+层2的P区3，N基体1的表面中部设有栅氧化层5，栅氧化层5覆盖到有源区N+层2，栅氧化层5的上方设有多晶硅栅6以及绝缘介质层7，有源区N+层2与源极电连接，N基体1的底部与漏极电连接。进一步地，两个P区3均包括有沟道P-层31，沟道P-层31被配置在有源区N+层2的内侧，在栅极施加开启电压时，该沟道P-层31反型形成导电沟道，导通电流在N基体1内沿竖直方向流动。由于该种MOSFET结构中存在JFET电阻，栅氧化层5下方的区域一般设计的较大，即两个沟道P-层31之间的空间较大，这样使得该器件在承受较高的漏极电压时，栅氧化层5下方的电场强度较高，栅氧化层5容易被击穿损坏。
进一步地，如图1所示，N基体1还包括N+衬底11和在N+衬底11上外延形成的N-漂移区12，N-漂移区12用于提高耐压能力，N-漂移区12的顶部中间位置还设有中间N+层13，可增加器件的导通能力。图1中虚线为中间N+层13与N-漂移层12的大致交界处。
本实施例对现有技术作出改进，如图3-图5c所示，本实施例的功率半导体器件还包括有中间P+层4，中间P+层4被配置在两个P区3之间，且与两个P区3相连。这样，在栅氧化层5和漏极之间便形成一个PN结，当该功率半导体器件受到较高的漏极电压时，即相当于对该PN结反向施压，随着电压的增加，该PN结的耗尽层越来越宽，最终将栅氧化层5和漏极之间夹断，使得栅氧化层5下方的电场强度大大降低，从而减小栅氧化层5被击穿的几率，提高器件的可靠性。
进一步地，本实施例的中间P+层4为多个，间隔均匀或不均匀地沿垂直于功率半导体器件的元胞结构截面的方向排布。具体地，图4a和图4b所示的结构均为该功率半导体器件的元胞结构截面，如图3所示，本实施例在垂直于上述元胞截面的方向上间隔均匀的设置有多个中间P+层4，每两个中间P+层4之间仍为中间N+层13，这样，在栅极施加开启电压后，这些位于各P+层之间的中间N+层13仍然可以形成较宽的电流通路，如此可保持器件所需的导通能力。其中，中间P+层4的数量和间隔可以根据反向电压以及保护栅氧的程度进行调节，如此可在满足器件反向耐受电压能力的同时尽可能地提高器件导通能力。
进一步地，本实施例的P区3还包括被配置在有源区N+层2外侧的P+1层32和被配置在有源区N+层2底部的P+2层33。
进一步地，如图4b所示，本实施例的中间P+层4包括第一中间P+层和第二中间P+层，第一中间P+层被配置在原有两个沟道P-层31之间，而第二中间P+层由沟道P-层31经过高掺杂形成，这样，在图3的A2-A2’截面结构中，中间P+层4位于两个有源区N+层2之间，并且与两个P区3相连。
优选地，本实施例的N基体1的材料为SiC，由于SiC的临界击穿电场远高于普通的Si材料，在采用SiC为基体材料时，器件漂移区的厚度可以大大降低，但是器件漂移区厚度降低使得栅氧化层5更加容易击穿，并且SiC材料的器件一般用于高电压场合，因此，栅氧化层5被击穿的风险更高，本实施例的器件结构尤其适用于SiC材料的功率器件，在减小器件漂移区厚度的同时，可以保证器件的反向耐压能力，防止栅氧化层5被击穿，并且同时具有一定的导通能力。
由上述内容可知，本实施例提供的一种功率半导体器件，能够在反向施压时降低栅氧化层5承受的电场强度，减小栅氧化层5被击穿的几率，提高器件的可靠性，同时可保证一定的电流导通能力。
实施例二：
本实施例提供一种实施例一的功率半导体器件的制作方法，包括以下步骤：
S1:采用外延工艺，在N+衬底11表面外延一层所需厚度的N-外延层12和P-外延层，形成N基体1；
S2:采用光刻和离子注入工艺，光刻定义出中间N+层13区域，利用注入不同能量氮离子或磷离子，使相应P-外延层中的中间N+层13对应的区域补偿为N型掺杂形成中间N+层13；这样，首先通过外延工艺外延出一个P-外延层，然后再在该P-外延层上注入相应的N型半导体杂质形成中间N+层13，P-外延层中的一部分留作沟道P-层31；
S3:采用光刻和离子注入工艺，光刻定义出需要注入的P+1层32，利用注入不同能量铝离子注入到有源层不同深度相应区域形成P+1层32；
S4:采用光刻和离子注入工艺，光刻定义出需要注入的P+2层33，利用注入不同能量铝离子注入到有源层不同深度相应区域形成P+2层33，P+1层32、P+2层33和P-层构成实施例一中的P区3；
S5:采用光刻和离子注入工艺，光刻定义出中间P+层4区域，注入铝离子，形成中间P+层4；这样，本发明的中间P+层4位于器件上部区域，如此使得中间P+层4的注入工艺简单，容易实现，尤其在SiC材料的器件中，深度越深，离子注入的难度越大，而本发明的结构可以很好地避免该问题；
S6:采用光刻和离子注入工艺，光刻定义出需要注入的区域，利用注入不同能量氮离子或磷离子相应区域，形成有源区N+层2；
S7:采用热氧化工艺，在N基体1表面使用热氧化生长一层氧化层，形成栅氧化层5；
S8:采用淀积工艺，在栅氧化层5上面淀积一层多晶硅，形成多晶硅栅6；
S9:采用光刻和刻蚀工艺，光刻定义出不同的多晶硅栅6区域，并刻蚀掉不需要的多晶硅；
S10:采用淀积工艺，在多晶硅栅6表面淀积一层绝缘介质层7，作为多晶硅栅6与金属的电隔离；
S11:采用光刻和刻蚀工艺，光刻定义出有源层孔层和不同多晶硅栅6上的孔层，并刻蚀掉不需要的绝缘介质层7；
S12:采用淀积工艺，在绝缘介质层7上淀积一层金属；
S13:采用光刻和刻蚀工艺，光刻定义出有源层金属区域和栅极金属区域，进行刻蚀，形成器件的有源区电极和栅极电极。
进一步地，上述步骤S2-S6，可根据需要重新调整顺序，即P区3、有源区N+层2、中间N+层13、中间P+层4的形成顺序可根据需要进行调整。
实施例三：
本实施例的功率半导体器件的制作方法，和实施例二的区别在于，实施例二中的步骤S1-S2可由以下步骤代替：
采用外延工艺，在N+衬底11表面外延一层所需厚度的N-外延层12，形成N基体1；
采用光刻和离子注入工艺，光刻定义出沟道P-层31区域，注入铝离子，形成沟道P-层31；
采用光刻和离子注入工艺，光刻定义出中间N+层13区域，利用注入不同能量氮离子或磷离子，形成中间N+层13；这样，通过在N-外延层12上注入不同离子分别形成沟道P-层31和中间N+层13。
实施例四：
如图6-8c所示，本实施例的功率半导体器件和实施例一的区别在于，本实施例的中间P+层4被配置在两个P+2层33之间，且与两个P+2层33连接，并且该中间P+层4为埋层结构，在该中间P+层4的上方仍然保留有中间N+层13，这样在栅极施加开启电压后，仍然是由沟道P-层31反型，形成导通回路，不减少器件的沟道密度。
本实施例的功率半导体器件也可以采用实施例二和实施例三的制作方法，区别在于中间P+层4的注入深度，其他具体实施方式可参照实施例二和实施例三。
由上述内容可知，本实施例的功率半导体器件，可以降低器件反向施加高电压时栅氧化层的电场强度，保护栅氧化层，而且还不减少器件的沟道密度。
以上所述，仅为本发明较佳的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，根据本发明的技术方案及其发明构思加以等同替换或改变，都应涵盖在本发明的保护范围之内。
Claims (10)
1.一种功率半导体器件，其特征在于，包括：
N基体(1)，所述N基体(1)的顶部两端均设有有源区N+层(2)和包裹所述有源区N+层(2)的P区(3)；
P区(3)，所述P区(3)包括沟道P-层(31)，所述沟道P-层(31)被配置在所述有源区N+层(2)的内侧；
栅氧化层(5)，所述栅氧化层(5)被配置在所述N基体(1)的表面中部，并覆盖到所述有源区N+层(2)；
中间P+层(4)，所述中间P+层(4)被配置在两个所述P区(3)之间，且与两个所述P区(3)相连。
2.根据权利要求1所述的功率半导体器件，其特征在于，所述中间P+层(4)为多个，间隔地沿垂直于所述功率半导体器件的元胞结构截面的方向排布。
3.根据权利要求1或2所述的功率半导体器件，其特征在于，所述中间P+层(4)包括第一中间P+层和第二中间P+层，所述第一中间P+层被配置在两个所述沟道P-层(31)之间，所述第二中间P+层由所述沟道P-层(31)经过高掺杂形成。
4.根据权利要求1或2所述的功率半导体器件，其特征在于，所述P区(3)还包括被配置在所述有源区N+层(2)外侧的P+1层(32)和被配置在所述有源区N+层(2)底部的P+2层(33)，所述中间P+层(4)被配置在两个所述P+2层(33)之间，且与两个所述P+2层(33)连接。
5.根据权利要求1所述的功率半导体器件，其特征在于，所述N基体(1)包括N+衬底(11)和在所述N+衬底(11)上外延形成的N-漂移区(12)，所述N-漂移区(12)顶部中间位置还设有中间N+层(13)。
6.根据权利要求1所述的功率半导体器件，其特征在于，所述N基体(1)的材料为SiC。
7.一种功率半导体器件的制作方法，所述功率半导体器件包括N基体(1)和中间P+层(4)，所述N基体(1)的顶部两端均设有有源区N+层(2)和包裹所述有源区N+层(2)的P区(3)，所述中间P+层(4)被配置在两个所述P区(3)之间，且与两个所述P区(3)相连，其特征在于，所述中间P+层(4)由以下步骤形成：采用光刻和离子注入工艺，光刻定义出中间P+层(4)区域，注入铝离子，形成所述中间P+层(4)。
8.根据权利要求7所述的制作方法，其特征在于，还包括以下步骤：
采用外延工艺，在N+衬底(11)表面外延一层所需厚度的N-外延层(12)和P-外延层，形成N基体(1)；
采用光刻和离子注入工艺，光刻定义出中间N+层(13)区域，利用注入不同能量氮离子或磷离子，使P-外延层中的中间N+层(13)对应的区域补偿为N型掺杂形成中间N+层(13)。
9.根据权利要求7所述的制作方法，其特征在于，还包括以下步骤：
采用外延工艺，在N+衬底(11)表面外延一层所需厚度的N-外延层(12)，形成N基体(1)；
采用光刻和离子注入工艺，光刻定义出沟道P-层(31)区域，注入铝离子，形成沟道P-层(31)；
采用光刻和离子注入工艺，光刻定义出中间N+层(13)区域，利用注入不同能量氮离子或磷离子，形成中间N+层(13)。
10.根据权利要求8或9所述的制作方法，其特征在于，还包括以下步骤：
采用光刻和离子注入工艺，光刻定义出需要注入的P+1层(32)，利用注入不同能量铝离子注入到有源层不同深度相应区域形成P+1层(32)；
采用光刻和离子注入工艺，光刻定义出需要注入的P+2层(33)，利用注入不同能量铝离子注入到有源层不同深度相应区域形成P+2层(33)；
采用光刻和离子注入工艺，光刻定义出需要注入的区域，利用注入不同能量氮离子或磷离子相应区域，形成有源区N+层(2)；
采用热氧化工艺，在N基体(1)表面使用热氧化生长一层氧化层，形成栅氧化层(5)；
采用淀积工艺，在栅氧化层(5)上面淀积一层多晶硅，形成多晶硅栅(6)；
采用光刻和刻蚀工艺，光刻定义出不同的多晶硅栅(6)区域，并刻蚀掉不需要的多晶硅；
采用淀积工艺，在多晶硅栅(6)表面淀积一层绝缘介质层(7)，作为多晶硅栅(6)与金属的电隔离；
采用光刻和刻蚀工艺，光刻定义出有源层孔层和不同多晶硅栅(6)上的孔层，并刻蚀掉不需要的绝缘介质层(7)；
采用淀积工艺，在绝缘介质层(7)上淀积一层金属；
采用光刻和刻蚀工艺，光刻定义出有源层金属区域和栅极金属区域，进行刻蚀，形成器件的有源区电极和栅极电极。
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| CN202011552697.5A CN112652666A (zh) | 2020-12-24 | 2020-12-24 | 一种功率半导体器件及其制作方法 |
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