CN117174756A - 具有双重多层屏蔽结构的SiC MOSFET元胞结构、器件及制备方法 - Google Patents

Abstract

本发明涉及一种具有双重多层屏蔽结构的SiC MOSFET元胞结构、器件及制备方法，属于半导体器件技术领域。该元胞结构包括：位于栅极沟槽下方的N型栅极空间电荷调制区，位于N型栅极空间电荷调制区中的多个栅极P+型浮空屏蔽层，在栅极沟槽与P++型源极接地区之间从上至下依次具有N++型源区、P型阱区以及横向连接的N型电流路径拓宽层和N型源极空间电荷调制区，N型源极空间电荷调制区中具有多个源极P+型接地屏蔽层。本申请提供的元胞结构、器件及制备方法,可以加强对栅极沟槽底部中心位置处的栅氧化层的保护；同时，可以在电流路径上提供更多的导电电子，拓宽电流路径，降低器件的导通电阻及静态损耗。

Description

具有双重多层屏蔽结构的SiC MOSFET元胞结构、器件及制备 方法

技术领域

本发明涉及半导体器件技术领域，尤其涉及一种具有双重多层屏蔽结构的SiCMOSFET元胞结构、器件及制备方法。

背景技术

碳化硅MOSFET面临的一个关键挑战是在碳化硅/二氧化硅界面处存在界面态和陷阱电荷对电子的散射效应,导致沟道迁移率较低,导通电阻较大。对此,采用沟槽型碳化硅MOSFET结构可以消除平面型碳化硅MOSFET结构的JFET区域电阻,并可以在另一晶向提高沟道迁移率,还可以减小元胞尺寸、增大元胞密度,共同促进导通电阻减小。但沟槽型碳化硅MOSFET结构的栅极沟槽底部存在电场集中效应,导致临界击穿电压降低,栅极介质层存在可靠性问题。

为了解决这一问题,可以在栅极沟槽底部形成高掺杂的P+型屏蔽层,能实现场强峰值位置的转移,但会压缩电流从沟道流到漂移层的路径宽度,导致导通电阻增大。现有技术中的双沟槽型碳化硅MOSFET结构可以较好地实现临界击穿电压和导通电阻之间的折衷,但栅极沟槽底部中间位置的电场集中效应依然较严重,且栅漏电容较高,限制了工作频率和系统效率的提高。

发明内容

本发明意在提供一种具有双重多层屏蔽结构的SiC MOSFET元胞结构、器件及制备方法，以解决现有技术中存在的不足，本发明要解决的技术问题通过以下技术方案来实现。

本发明提供的具有双重多层屏蔽结构的SiC MOSFET元胞结构，包括N+型SiC衬底，在衬底上具有N-型外延层以及分别位于所述N-型外延层上方两侧位置处的栅极沟槽和P++型源极接地区，所述栅极沟槽下方具有N型栅极空间电荷调制区，所述N型栅极空间电荷调制区中具有设定宽度和间距的多个栅极P+型浮空屏蔽层；

所述栅极沟槽与所述P++型源极接地区之间从上至下依次具有N++型源区、P型阱区以及横向连接的N型电流路径拓宽层和N型源极空间电荷调制区；

其中，所述N型电流路径拓宽层的下方与所述N型栅极空间电荷调制区的下方平齐；

所述N型源极空间电荷调制区中具有设定宽度和间距的多个源极P+型接地屏蔽层。

在上述的方案中，多个栅极P+型浮空屏蔽层中的最上方的栅极P+型浮空屏蔽层靠近所述栅极沟槽底部，其宽度等于所述栅极沟槽的宽度，多个栅极P+型浮空屏蔽层的宽度从上到下依次减小。

在上述的方案中，多个栅极P+型浮空屏蔽层中各个栅极P+型浮空屏蔽层的厚度不小于0.3μm。

在上述的方案中，多个栅极P+型浮空屏蔽层中各个栅极P+型浮空屏蔽层之间的间距不小于0.2μm。

在上述的方案中，所述N型栅极空间电荷调制区的宽度等于所述栅极沟槽的宽度。

在上述的方案中，所述N型栅极空间电荷调制区的底部低于所述多个栅极P+型浮空屏蔽层的底部。

在上述的方案中，所述N型电流路径拓宽层的掺杂浓度高于所述N-型外延层的掺杂浓度。

在上述的方案中，所述N型源极空间电荷调制区的下方与所述P++型源极接地区的下方平齐。

本发明提供的具有双重多层屏蔽结构的SiC MOSFET器件，包括如上所述的具有双重多层屏蔽结构的SiC MOSFET元胞结构。

本发明提供的如上所述的具有双重多层屏蔽结构的SiC MOSFET元胞结构的制备方法，包括：

提供一N+型SiC衬底和其上方的N-型外延层；

在所述N-型外延层中依次制备出N型源极空间电荷调制区、位于所述N型源极空间电荷调制区左侧并延伸至所述N-型外延层中的N型电流路径拓宽层、位于所述N型电流路径拓宽层和所述N型源极空间电荷调制区上方的P型阱区和位于所述P型阱区上方的N++型源区；

在所述N型源极空间电荷调制区中制备出多个源极P+型接地屏蔽层；

制备出P++型源极接地区，并对所述N++型源区的左侧及其下方的P型阱区和N型电流路径拓宽层进行刻蚀，形成栅极沟槽；

在所述栅极沟槽下方的N型电流路径拓宽层中制备出N型栅极空间电荷调制区；

在所述N型栅极空间电荷调制区中制备出多个栅极P+型浮空屏蔽层。

本发明实施例包括以下优点：

本发明实施例提供的具有双重多层屏蔽结构的SiC MOSFET元胞结构、器件及制备方法，通过在栅极沟槽下方设置N型栅极空间电荷调制区，在N型栅极空间电荷调制区中设置具有设定宽度和间距的多个栅极P+型浮空屏蔽层，可以加强对最容易出现电场集中效应的栅极沟槽底部中心位置处的栅氧化层的保护，同时减小对栅极沟槽底部电流通道的压缩，从而提升器件综合性能，同时在体二极管导通时，可以用于调整衬底电子的注入效率，得到较理想的过剩载流子分布轮廓，优化体二极管的反向恢复特性，从而使得SiC MOSFET在电力电子系统中可以不需要与外部二极管反并联使用，减小了芯片面积及封装成本；同时，N型栅极空间电荷调制区可以用于调整栅极P+型浮空屏蔽层周围空间电荷区的面积，从而优化栅极P+型浮空屏蔽层的效率；此外，通过在导电沟道下方设置掺杂浓度高于N-型外延层的N型电流路径拓宽层，可以在电流路径上提供更多的导电电子，拓宽电流路径，降低器件的导通电阻及静态损耗；通过在N型电流路径拓宽层与P++型源极接地区之间的N型源极空间电荷调制区中设置多个源极P+型接地屏蔽层，阻断状态下可以对栅极沟槽侧壁的栅氧化层进行保护，同时短路时也可对电流通道进行夹断，降低饱和电流，避免系统因热失控损坏。

附图说明

图1是本发明的一种具有双重多层屏蔽结构的SiC MOSFET元胞结构的结构图；

图2是本发明的一种具有双重多层屏蔽结构的SiC MOSFET元胞结构的制备方法的步骤图；

图3是本发明的形成N+型SiC衬底和N-型外延层的工艺示意图；

图4是本发明的形成N型源极空间电荷调制区的工艺示意图；

图5是本发明的形成N型电流路径拓宽层的工艺示意图；

图6是本发明的形成P型阱区的工艺示意图；

图7是本发明的形成N++型源区的工艺示意图；

图8是本发明的形成源极P+型接地屏蔽层的工艺示意图；

图9是本发明的形成P++型源极接地区的工艺示意图；

图10是本发明的形成栅极沟槽的工艺示意图；

图11是本发明的形成N型栅极空间电荷调制区的工艺示意图；

图12是本发明的形成栅极P+型浮空屏蔽层的工艺示意图；

图13是本发明的形成栅氧化层以及栅电极的工艺示意图；

图14是本发明的形成隔离介质层的工艺示意图；

图15是本发明的形成源极欧姆接触电极和漏极欧姆接触电极的工艺示意图；

图16是本发明的形成源极金属层的工艺示意图；

图17是本发明的对比实施例中的第一漏电压-漏极电流密度曲线图；

图18是本发明的对比实施例中的第二漏电压-漏极电流密度曲线图；

图19是本发明的对比实施例中的电场分布图；

图20是本发明的对比实施例中的栅电荷-栅电压曲线图；

图21是本发明的对比实施例中的时间-漏极电流密度曲线图。

具体实施方式

需要说明的是，在不冲突的情况下，本申请中的实施例及实施例中的特征可以相互组合。下面将参考附图并结合实施例来详细说明本发明。

如图1所示，本发明提供一种具有双重多层屏蔽结构的SiC MOSFET元胞结构，所述元胞结构包括N+型SiC衬底1，在衬底1上具有N-型外延层2以及分别位于所述N-型外延层2上方两侧位置处的栅极沟槽和P++型源极接地区8，其中，所述P++型源极接地区8的结深与所述栅极沟槽的深度相同，所述栅极沟槽的深度为1.2-1.8μm；

所述栅极沟槽下方具有N型栅极空间电荷调制区9，其中，所述N型栅极空间电荷调制区9的宽度等于所述栅极沟槽的宽度，此外，所述N型栅极空间电荷调制区9的掺杂浓度不小于所述N-型外延层2的掺杂浓度的3倍，且不高于1e17cm^-3；

所述N型栅极空间电荷调制区9中具有设定宽度和间距的多个栅极P+型浮空屏蔽层10，其中，多个栅极P+型浮空屏蔽层10中的最上方的栅极P+型浮空屏蔽层靠近所述栅极沟槽底部，其宽度等于所述栅极沟槽的宽度，多个栅极P+型浮空屏蔽层10的宽度从上到下依次减小，多个栅极P+型浮空屏蔽层10中各个栅极P+型浮空屏蔽层的厚度、掺杂浓度可以不相同，多个栅极P+型浮空屏蔽层10中各个栅极P+型浮空屏蔽层的厚度不小于0.3μm，多个栅极P+型浮空屏蔽层10中各个栅极P+型浮空屏蔽层之间的间距不小于0.2μm，同时，多个栅极P+型浮空屏蔽层10的掺杂浓度不低于1e18cm^-3；

具体地，多个栅极P+型浮空屏蔽层10可以加强对最容易出现电场集中效应的栅极沟槽底部中心位置处的栅氧化层的保护，同时减小对栅极沟槽底部电流通道的压缩，从而提升器件综合性能，同时在体二极管导通时，可以用于调整衬底电子的注入效率，得到较理想的过剩载流子分布轮廓，优化体二极管的反向恢复特性，从而使得SiC MOSFET在电力电子系统中可以不需要与外部二极管反并联使用，减小了芯片面积及封装成本。

具体地，所述N型栅极空间电荷调制区9的底部比所述多个栅极P+型浮空屏蔽层10的底部至少低0.2μm，可以用于调整多个栅极P+型浮空屏蔽层10周围空间电荷区的面积，从而优化多个栅极P+型浮空屏蔽层10的效率；

所述栅极沟槽与所述P++型源极接地区8之间从上至下依次具有N++型源区6、P型阱区5以及横向连接的N型电流路径拓宽层4和N型源极空间电荷调制区3，其中，所述N型源极空间电荷调制区3的掺杂浓度不小于所述N-型外延层2的掺杂浓度的3倍，且不高于1e17cm^-3；

具体地，所述N型电流路径拓宽层4的下方与所述N型栅极空间电荷调制区9的下方平齐，所述N型电流路径拓宽层4的宽度为0.2μm-0.5μm，此外，所述N型电流路径拓宽层4的掺杂浓度不小于所述N-型外延层2的掺杂浓度的3倍，且不高于1e17cm^-3，可以在电流路径上提供更多的导电电子，拓宽电流路径，降低器件的导通电阻及静态损耗；

所述N型源极空间电荷调制区3中具有设定宽度和间距的多个源极P+型接地屏蔽层7，其中，所述N型源极空间电荷调制区3的下方与所述P++型源极接地区8的下方平齐，可以用于调整多个源极P+型接地屏蔽层7周围空间电荷区的面积，优化器件的综合性能，多个源极P+型接地屏蔽层7通过所述P++型源极接地区8连接源极信号实现接地，可进一步提升其效果；

具体地，所述多个源极P+型接地屏蔽层7中各个源极P+型接地屏蔽层的厚度不小于0.2μm，掺杂浓度不低于5e18cm^-3，所述多个源极P+型接地屏蔽层7中各个源极P+型接地屏蔽层的之间的间距不小于0.2μm。通过设置各个源极P+型接地屏蔽层的之间的间距，既能保证对器件的保护也可以降低对器件导通特性的影响；

所述多个源极P+型接地屏蔽层7上方的N型源极空间电荷调制区3的厚度、所述多个源极P+型接地屏蔽层7下方的N型源极空间电荷调制区3的厚度均不小于0.2μm；

所述栅极沟槽的底部和内侧壁上具有栅氧化层11，所述栅氧化层11上淀积栅电极12；

在所述栅氧化层11上方、裸露的栅电极12上方以及所述N++型源区6上方的部分区域具有隔离介质层13；

在裸露的所述N++型源区6的上方、P++型源极接地区8的上方具有源极欧姆接触电极14，其中，源极欧姆接触电极14的上表面低于所述隔离介质层13的上表面；

在所述N+型SiC衬底1的背面具有漏极欧姆接触电极15；

在所述隔离介质层13上方和所述源极欧姆接触电极14上方具有源极金属层16。

本发明还提供一种具有双重多层屏蔽结构的SiC MOSFET器件，包括如上所述的具有双重多层屏蔽结构的SiC MOSFET元胞结构，其中，本发明提供的有双重多层屏蔽结构的SiC MOSFET器件中的多个栅极P+型浮空屏蔽层关于栅极沟槽的对称轴对称。

如图2所示，本发明提供一种如上所述的具有双重多层屏蔽结构的SiC MOSFET元胞结构的制备方法，包括：

步骤S1：通过外延工艺在所述N+型SiC衬底1上形成N-型外延层2，具体可参阅图3。

步骤S2：采用局部离子注入法，在所述N-型外延层2中制备出N型源极空间电荷调制区3，具体可参阅图4，采用局部离子注入法，在所述N型源极空间电荷调制区3中的左侧以及其下方的部分所述N-型外延层2中制备出N型电流路径拓宽层4，使得N型电流路径拓宽层4位于所述N型源极空间电荷调制区3左侧并延伸至所述N-型外延层2中，具体可参阅图5，采用局部离子注入法，在所述N型电流路径拓宽层4和所述N型源极空间电荷调制区3中制备出P型阱区5，使得所述P型阱区5位于所述N型电流路径拓宽层4和所述N型源极空间电荷调制区3上方，具体可参阅图6，并在所述P型阱区5中制备出N++型源区6，使得N++型源区6位于所述P型阱区5上方，具体可参阅图7。

步骤S3：使用不同的注入能量进行多次离子注入，在所述P型阱区5下方的N型源极空间电荷调制区3中制备出具有设定宽度和间距的多个源极P+型接地屏蔽层7，具体可参阅图8。

步骤S4：采用局部离子注入法，在所述N++型源区6的右侧及其下方的P型阱区5、源极空间电荷调制区3、源极P+型接地屏蔽层7中制备出P++型源极接地区8，具体可参阅图9，并采用局部刻蚀法，对所述N++型源区6的左侧及其下方的P型阱区5和N型电流路径拓宽层4进行刻蚀，形成栅极沟槽，其中，所述栅极沟槽的底部与所述N型源极空间电荷调制区3下方的N-型外延层2的上表面齐平，具体可参阅图10。

步骤S5：采用局部离子注入法，在所述栅极沟槽下方的N型电流路径拓宽层4中制备出N型栅极空间电荷调制区9，具体可参阅图11。

步骤S6：使用不同的注入能量进行多次离子注入，在所述N型栅极空间电荷调制区9中制备出具有设定宽度和间距的多个栅极P+型浮空屏蔽层10，具体可参阅图12。

步骤S7：通过热氧化工艺在所述栅极沟槽的底部和内侧壁上形成栅氧化层11，并在所述栅氧化层11上通过多晶硅淀积工艺形成栅电极12，具体可参阅图13，在所述栅电极12上方、裸露的栅氧化层11上方以及所述N++型源区6上方的部分区域形成隔离介质层13，具体可参阅图14。

步骤S8：在裸露的所述N++型源区6的上方、P++型源极接地区8的上方制备出源极欧姆接触电极14，并在所述N+型SiC衬底1的背面形成漏极欧姆接触电极15，其中，源极欧姆接触电极14的上表面低于所述隔离介质层13的上表面，具体可参阅图15，采用淀积工艺在所述隔离介质层13上方和所述源极欧姆接触电极14上方形成源极金属层16，具体可参阅图16。

在本发明的一个对比实施例中，将以上获取的具有双重多层屏蔽结构的SiCMOSFET元胞结构与现有沟槽SiC MOSFET结构以及现有双沟槽SiC MOSFET结构进行比较。

如图17所示，将本发明获取的具有双重多层屏蔽结构的SiC MOSFET元胞结构与现有沟槽SiC MOSFET结构以及现有双沟槽SiCMOSFET结构在栅电压为20V时分别对应的漏电压-漏极电流密度曲线进行比较，在漏电压较低时，因为使用N型电流路径拓宽层增强器件的导通能力，且使用了N型栅极空间电荷调制区和N型源极空间电荷调制区限制空间电荷区的面积，相同电流密度下本发明获取的具有双重多层屏蔽结构的SiC MOSFET元胞结构有更低的压降，意味着更小的导通电阻，有利于降低系统的静态损耗。

如图18所示，将本发明获取的具有双重多层屏蔽结构的SiC MOSFET元胞结构与现有沟槽SiC MOSFET结构以及现有双沟槽SiCMOSFET结构在栅电压为20V时分别对应的漏电压-漏极电流密度曲线进行比较，在漏电压较高时，因为多个栅极P+型浮空屏蔽层对电流路径的压缩以及多个源极P+型接地屏蔽层对电流通道的夹断，本发明获取的具有双重多层屏蔽结构的SiC MOSFET元胞结构的饱和电流要低很多，有利于减小负载短路时的瞬时功率，降低系统因热失控损坏的几率。

如图19所示，将本发明获取的具有双重多层屏蔽结构的SiC MOSFET元胞结构与现有沟槽SiC MOSFET结构以及现有双沟槽SiCMOSFET结构在漏电压为1200V时分别对应的电场分布图进行比较，因为多个栅极P+型浮空屏蔽层和多个源极P+型接地屏蔽层的双重保护，本发明获取的具有双重多层屏蔽结构的SiC MOSFET元胞结构的栅氧化层中的电场峰值降到现有结构的1/2-1/4，工作状态下器件受到的应力得到有效缓解，有利于延长使用寿命，且可以避免器件性能退化对系统工作状态的影响。

如图20所示，将本发明获取的具有双重多层屏蔽结构的SiC MOSFET元胞结构与现有沟槽SiC MOSFET结构以及现有双沟槽SiCMOSFET结构的栅电荷-栅电压曲线进行比较，因为本发明获取的具有双重多层屏蔽结构的SiC MOSFET元胞结构对栅极采用了双重屏蔽，从栅电荷-栅电压曲线来看，与米勒平台相对应的栅漏电荷有显著下降，这意味着本发明获取的具有双重多层屏蔽结构的SiC MOSFET元胞结构有更小的栅漏寄生电容，这有利于降低器件的开关时间和开关损耗，提升系统的工作频率。

如图21所示，将本发明获取的具有双重多层屏蔽结构的SiC MOSFET元胞结构与现有沟槽SiC MOSFET结构以及现有双沟槽SiCMOSFET结构的时间-漏极电流密度曲线进行比较，因为在N-型外延层中位置较深处使用了栅极P+型浮空屏蔽层，本发明获取的具有双重多层屏蔽结构的SiC MOSFET元胞结构的体二极管在反向恢复过程中的电流震荡幅度更低，可以降低关断损耗以及电流过冲损坏器件的几率，同时减小系统中的电磁干扰。

应该指出，上述详细说明都是示例性的，旨在对本申请提供进一步的说明。除非另有指明，本文使用的所有技术和科学术语均具有与本申请所属技术领域的普通技术人员的通常理解所相同的含义。

需要注意的是，这里所使用的术语仅是为了描述具体实施方式，而非意图限制根据本申请的示例性实施方式。如在这里所使用的，除非上下文另外明确指出，否则单数形式也意图包括复数形式。此外，还应当理解的是，当在本说明书中使用术语“包含”和/或“包括”时，其指明存在特征、步骤、操作、器件、组件和/或它们的组合。

需要说明的是，本申请的说明书和权利要求书及上述附图中的术语“第一”、“第二”等是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。应该理解这样使用的术语在适当情况下可以互换，以便这里描述的本申请的实施方式能够以除了在这里图示或描述的那些以外的顺序实施。

此外，术语“包括”和“具有”以及他们的任何变形，意图在于覆盖不排他的包含。例如，包含了一系列步骤或单元的过程、方法、系统、产品或设备不必限于清楚地列出的那些步骤或单元，而是可包括没有清楚地列出的或对于这些过程、方法、产品或设备固有的其它步骤或单元。

为了便于描述，在这里可以使用空间相对术语，如“在……之上”、“在……上方”、“在……上表面”、“上面的”等，用来描述如在图中所示的一个器件或特征与其他器件或特征的空间位置关系。应当理解的是，空间相对术语旨在包含除了器件在图中所描述的方位之外的在使用或操作中的不同方位。例如，如果附图中的器件被倒置，则描述为“在其他器件或构造上方”或“在其他器件或构造之上”的器件之后将被定位为“在其他器件或构造下方”或“在其他器件或构造之下”。因而，示例性术语“在……上方”可以包括“在……上方”和“在……下方”两种方位。该器件也可以其他不同方式定位，如旋转90度或处于其他方位，并且对这里所使用的空间相对描述作出相应解释。

在上面详细的说明中，参考了附图，附图形成本文的一部分。在附图中，类似的符号典型地确定类似的部件，除非上下文以其他方式指明。在详细的说明书、附图及权利要求书中所描述的图示说明的实施方案不意味是限制性的。在不脱离本文所呈现的主题的精神或范围下，其他实施方案可以被使用，并且可以作其他改变。

以上所述仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (10)

1.一种具有双重多层屏蔽结构的SiC MOSFET元胞结构，所述元胞结构包括N+型SiC衬底（1），在衬底（1）上具有N-型外延层（2）以及分别位于所述N-型外延层（2）上方两侧位置处的栅极沟槽和P++型源极接地区（8），其特征在于，

所述栅极沟槽下方具有N型栅极空间电荷调制区（9），所述N型栅极空间电荷调制区（9）中具有设定宽度和间距的多个栅极P+型浮空屏蔽层（10）；

所述栅极沟槽与所述P++型源极接地区（8）之间从上至下依次具有N++型源区（6）、P型阱区（5）以及横向连接的N型电流路径拓宽层（4）和N型源极空间电荷调制区（3）；

其中，所述N型电流路径拓宽层（4）的下方与所述N型栅极空间电荷调制区（9）的下方平齐；

所述N型源极空间电荷调制区（3）中具有设定宽度和间距的多个源极P+型接地屏蔽层（7）。

2.根据权利要求1所述的具有双重多层屏蔽结构的SiC MOSFET元胞结构，其特征在于，多个栅极P+型浮空屏蔽层（10）中的最上方的栅极P+型浮空屏蔽层靠近所述栅极沟槽底部，其宽度等于所述栅极沟槽的宽度，多个栅极P+型浮空屏蔽层（10）的宽度从上到下依次减小。

3.根据权利要求1所述的具有双重多层屏蔽结构的SiC MOSFET元胞结构，其特征在于，多个栅极P+型浮空屏蔽层（10）中各个栅极P+型浮空屏蔽层的厚度不小于0.3μm。

4.根据权利要求1所述的具有双重多层屏蔽结构的SiC MOSFET元胞结构，其特征在于，多个栅极P+型浮空屏蔽层（10）中各个栅极P+型浮空屏蔽层之间的间距不小于0.2μm。

5.根据权利要求1所述的具有双重多层屏蔽结构的SiC MOSFET元胞结构，其特征在于，所述N型栅极空间电荷调制区（9）的宽度等于所述栅极沟槽的宽度。

6.根据权利要求1所述的具有双重多层屏蔽结构的SiC MOSFET元胞结构，其特征在于，所述N型栅极空间电荷调制区（9）的底部低于所述多个栅极P+型浮空屏蔽层（10）的底部。

7.根据权利要求1所述的具有双重多层屏蔽结构的SiC MOSFET元胞结构，其特征在于，所述N型电流路径拓宽层（4）的掺杂浓度高于所述N-型外延层（2）的掺杂浓度。

8.根据权利要求1所述的具有双重多层屏蔽结构的SiC MOSFET元胞结构，其特征在于，所述N型源极空间电荷调制区（3）的下方与所述P++型源极接地区（8）的下方平齐。

9.一种具有双重多层屏蔽结构的SiC MOSFET器件，其特征在于，包括如权利要求1-8中任一项所述的具有双重多层屏蔽结构的SiC MOSFET元胞结构。

10.一种如权利要求1-8任意一项所述的具有双重多层屏蔽结构的SiC MOSFET元胞结构的制备方法，其特征在于，所述制备方法包括：

提供一N+型SiC衬底（1）和其上方的N-型外延层（2）；

在所述N-型外延层（2）中依次制备出N型源极空间电荷调制区（3）、位于所述N型源极空间电荷调制区（3）左侧并延伸至所述N-型外延层（2）中的N型电流路径拓宽层（4）、位于所述N型电流路径拓宽层（4）和所述N型源极空间电荷调制区（3）上方的P型阱区（5）和位于所述P型阱区（5）上方的N++型源区（6）；

在所述N型源极空间电荷调制区（3）中制备出多个源极P+型接地屏蔽层（7）；

制备出P++型源极接地区（8），并对所述N++型源区（6）的左侧及其下方的P型阱区（5）和N型电流路径拓宽层（4）进行刻蚀，形成栅极沟槽；

在所述栅极沟槽下方的N型电流路径拓宽层（4）中制备出N型栅极空间电荷调制区（9）；

在所述N型栅极空间电荷调制区（9）中制备出多个栅极P+型浮空屏蔽层（10）。