CN110660843A - 一种高压p沟道HEMT器件 - Google Patents

一种高压p沟道HEMT器件 Download PDF

Info

Publication number
CN110660843A
CN110660843A CN201910948360.7A CN201910948360A CN110660843A CN 110660843 A CN110660843 A CN 110660843A CN 201910948360 A CN201910948360 A CN 201910948360A CN 110660843 A CN110660843 A CN 110660843A
Authority
CN
China
Prior art keywords
voltage
type semiconductor
drain
barrier layer
channel
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN201910948360.7A
Other languages
English (en)
Inventor
罗谦
姜玄青
文厚东
孟思远
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
University of Electronic Science and Technology of China
Original Assignee
University of Electronic Science and Technology of China
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by University of Electronic Science and Technology of China filed Critical University of Electronic Science and Technology of China
Priority to CN201910948360.7A priority Critical patent/CN110660843A/zh
Publication of CN110660843A publication Critical patent/CN110660843A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
    • H01L29/7786—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/0619—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a supplementary region doped oppositely to or in rectifying contact with the semiconductor containing or contacting region, e.g. guard rings with PN or Schottky junction
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Junction Field-Effect Transistors (AREA)

Abstract

一种高压p沟道HEMT器件，属于半导体功率器件技术领域。鉴于在HEMT这类异质结器件上制备超结有较高的工艺难度，本发明针对p沟道HEMT器件提出了一种表面超结结构，通过在器件漂移区表面制备梳指状的n型半导体条块，并将该n型半导体条块与栅极进行电学连接，可在关断条件下实现漂移区沟道大范围耗尽，该耗尽区可耐受较高电压，从而器件击穿特性得以增强。另一方面，由于与栅极连接的梳指状n型表面耐压结构仅覆盖小部分漂移区面积，当器件导通时，与其关联的寄生电阻和寄生电容也相对较小，这使得器件具有相对较好的直流导通特性和高频特性。

Description

一种高压p沟道HEMT器件
技术领域
本发明属于半导体功率器件技术领域，特别涉及一种具有与栅极连接的梳指状n型表面耐压结构的p沟道HEMT器件。
背景技术
在射频、功率集成电路领域，随着电路的集成度不断提高，电路对器件的各项特性要求也越来越高。在传统硅器件性能几乎达到理论极限的情况下，亟需发展一种具有高频、高速、大功率、低噪声和低功耗等性能的新器件，以满足高速大容量计算机和大容量远距离通信的要求，半导体异质结器件应运而生。其中，高电子迁移率晶体管(High ElectronMobility Transistor，HEMT)凭借其超高速、低功耗等优点(尤其在低温下)，受到业内人士的广泛关注。
HEMT的基本结构就是一个调制掺杂异质结，以p沟道HEMT器件为例，基本的HEMT器件结构如图1所示，自下而上依次为：衬底、缓冲层、势垒层和电极。衬底(Substrate)上外延生长缓冲层(Buffer)，然后在缓冲层上生长势垒层(Barrier)，该势垒层可以根据具体情况选择掺杂与否，而在势垒层上分布着源极(Source)、栅极(Gate)和漏极(Drain)，源极和漏极一般通过合金化方法实现与二维导电沟道的欧姆接触，而栅极与势垒层形成肖特基接触。在缓冲层和势垒层接触形成异质结界面进一步形成的三角形空穴势阱中存在有二维空穴气(2-DHG)，由于该空穴气远离表面态，同时在空间上和处在势垒层的杂质中心是分离的，不受电离杂质散射的影响，所以有高的迁移率，通过栅电压可以控制三角型势阱的深度和宽度，从而可以改变二维空穴气的浓度，以达到控制HEMT电流的目的。另外，如何提高器件的击穿电压是本领域的研究重点之一。因为HEMT器件在工作状态下，栅极和漏极边缘形成的电场峰会降低器件的击穿电压，进而限制器件的最大输出功率。因此，为了将HEMT器件作为功率器件应用，高压HEMT器件的研究意义重大。有鉴于此，目前已经发展出多种耐压结构，其中场板结构是最常见的一种。但是，场板结构对于工艺精度要求较高，且其对HEMT的击穿电压提升有限，这限制了其在实际中的应用。另外，不乏研究者考虑借鉴LDMOS中的超结结构，提出在HEMT中引入类似的超结。但是由于HEMT是一种异质结外延器件，在工艺上比传统Si基器件有更多限制，这造成现有针对HEMT的超结结构实际上是一种多层外延结构，工艺难度较大，同时耐压提升效果也有限。针对这一现状，发展一种适用于HEMT的类似于超结的新型耐压结构十分必要。
发明内容
针对现有技术中针对HEMT器件提出耐压结构存在工艺难度大，击穿电压提升有限等缺陷，本发明提出了一种具有与栅极连接的梳指状n型表面耐压结构的p沟道HEMT器件。
为强化p沟道HEMT器件的耐压特性，本发明提供如下技术方案：
一种高压p沟道HEMT器件，包括：衬底1、设置在衬底1上表面的缓冲层2，设置在缓冲层2上表面的势垒层3和设置在势垒层3上表面的栅极4、源极5和漏极6；缓冲层2和势垒层3在其接触界面形成异质结，在所述异质结界面上具有二维导电沟道9；所述源极5和漏极6分别设置在势垒层3上两侧且均与所述二维导电沟道9形成欧姆接触；所述栅极4设置在源极5与漏极6之间的势垒层3上且与所述势垒层3形成肖特基接触；其特征在于，
栅极4与漏极6之间的势垒层3上具有表面耐压结构，所述表面耐压结构包括多个梳指状排列的n型半导体块7，其中每个n型半导体块7沿栅漏方向延伸；梳指状排列的n型半导体块7与所述栅极4进行电连接，而与漏极6互不接触。
进一步地，至少在相邻n型半导体块7之间填充有绝缘介质8。
更进一步地，所述绝缘介质8与漏极6接触或者隔离。
作为一种实施方式，设置在相邻n型半导体块7之间的绝缘介质8的两端与n型半导体块7齐平，即n型半导体块7和绝缘介质8的首尾沿n型半导体块7排列方向齐平。
作为一种实施方式，设置在相邻n型半导体块7之间的绝缘介质8可以沿n型半导体块7排列方向相互连通半包围n型半导体块7，所述绝缘介质8与漏极6相隔离。
作为一种实施方式，设置在相邻n型半导体块7之间的绝缘介质8可以向所述漏极6方向延伸，并且完全填充n型半导体块7与漏极6之间间隙，即绝缘介质8可以沿n型半导体块7排列方向相互连通半包围n型半导体块7，所述绝缘介质8与漏极6相接触。
进一步地，所述表面耐压结构可与场板等耐压结构联合使用。
本发明的工作原理为：
由于在栅极与漏极之间增加与栅极连接的梳指状分布的n型表面耐压结构，n型半导体块能够降低势垒层的能带，对于空穴而言，相当于使异质结界面处的三角形空穴势阱抬升，耗尽或部分耗尽沟道中的二维空穴气。
当器件关断时，当漏极上负电压增大时，与栅极接触的梳指状n型半导体块会被逐渐耗尽，这一耗尽区中的固定正电荷会对二维导电沟道中的二维空穴气有耗尽作用。在这一过程中，各个n型半导体块下方的二维空穴气会首先耗尽。随着漏极负电压进一步增大，与栅极连接的梳指状n型表面耐压结构的梳指间隙区域下方的二维空穴气也会被逐步耗尽。
如果要漂移区的所有半导体结构在漏压足够大时完全耗尽，需要满足电离生成的固定正电荷总量等于固定负电荷总量。根据这一原理可适当设置梳指状n型表面耐压结构的掺杂浓度，使得与栅极连接的梳指状n型半导体块与梳指间隙区域下方的二维空穴气同时耗尽。这样，HEMT器件的源漏之间的表面耐压结构及其下方延伸区域形成了一个较大的耗尽区，该耗尽区可以承受较高的负电压，其直接结果是器件耐压得以提高。
当器件导通时，通过金属线与栅极连接的梳指状n型表面耐压结构的梳指间隙区域下方的二维空穴气并未受到多个n型半导体块的影响，具有较高的空穴浓度，因而是良好的导电通路，这保证了器件导通电阻不会因采用耐压结构而显著劣化。另外，在器件设计时，与栅极连接的梳指状n型表面耐压结构仅覆盖小部分漂移区面积，这样表面耐压结构所引入的寄生电容也相对较小。基于该耐压结构的器件具有较小的导通电阻和附加电容，这使得其具有较好的高频特性。
本发明的有益效果为：
本发明提出的HEMT器件在保证高击穿电压的同时实现了较小的导通电阻和耐压结构寄生电容，适用于对于输出功率和工作频率均有较高要求的应用领域。
附图说明
图1为传统的p沟道HEMT器件的立体结构示意图。
图2为本发明提供一种具有与栅极连接的梳指状n型表面耐压结构的p沟道HEMT器件结构的具体实现方式之一。
图3为本发明提供一种具有与栅极连接的梳指状n型表面耐压结构的p沟道HEMT器件结构的具体实现方式之二。
图4为本发明提供一种具有与栅极连接的梳指状n型表面耐压结构的p沟道HEMT器件结构的具体实现方式之二的俯视图。
图5为本发明提供一种具有与栅极连接的梳指状n型表面耐压结构的p沟道HEMT器件结构的具体实现方式之三。
图6为本发明提供一种具有与栅极连接的梳指状n型表面耐压结构的p沟道HEMT器件结构的具体实现方式之三的俯视图。
图7为本发明提供一种具有与栅极连接的梳指状n型表面耐压结构的p沟道HEMT器件结构的具体实现方式之四。
图8为本发明提供一种具有与栅极连接的梳指状n型表面耐压结构的p沟道HEMT器件结构的具体实现方式之四的俯视图。
图9为本发明提供一种具有与栅极连接的梳指状n型表面耐压结构的p沟道HEMT器件中梳指状分布的多个n型半导体块下方形成耗尽区的立体结构示意图。
图10为本发明提供一种具有与栅极连接的梳指状n型表面耐压结构的p沟道HEMT器件中梳指状分布的多个n型半导体块下方的耗尽区向多个n型半导体块间隙下方区域扩展并最终形成近似为矩形的大片耗尽的立体结构示意图。
图11为本发明提供的在衬底上表面形成GaN缓冲层的立体结构示意图。
图12为本发明提供的在GaN缓冲层上表面生长AlGaN势垒层并形成二维导电沟道的立体结构示意图。
图13本发明提供的在AlGaN势垒层上表面制作与二维导电沟道形成欧姆接触的源极和漏极的立体结构示意图。
图14本发明提供的在AlGaN势垒层上表面制作与AlGaN势垒层形成肖特基接触的栅极的立体结构示意图。
图15为本发明提供的在栅极与漏极之间的AlGaN势垒层的上表面覆盖有与漏极保持一定间隙而与栅极电学连接的n型GaN层的立体结构示意图。
图16为本发明提供的刻蚀n型GaN层形成多个n型GaN块的立体结构示意图。
图17为本发明提供的在与栅极连接的梳指状n型表面耐压结构上方靠近栅极一侧淀积薄绝缘介质并与栅极相连的立体结构示意图。
图18为本发明提供的在栅极与薄绝缘介质上方淀积金属场板的立体结构示意图。
图中：1为衬底，2为缓冲层，3为势垒层，4为栅极，5为源极，6为漏极，7为n型半导体块，8为绝缘介质，9为二维导电沟道，10为GaN缓冲层，11为AlGaN势垒层，12为n型GaN块。
具体实施方式
为了使得所属领域技术人员能够更加清楚本发明方案及原理，下面结合附图和具体实施例进行详细描述。本发明的内容不局限于任何具体实施例，也不代表是最佳实施例，本领域技术人员所熟知的一般替代也涵盖在本发明的保护范围内。
实施例：
本发明提供一种含与栅极连接的梳指状n型表面耐压结构的p沟道HEMT器件，包括衬底1、缓冲层2、势垒层3、栅极4、源极5和漏极6，衬底1上依次设置缓冲层2和势垒层3，势垒层3与缓冲层2接触的界面处形成二维导电沟道9；源极5和漏极6分别设置在HEMT器件两侧且均与二维导电沟道9形成欧姆接触；源极5与漏极6之间设置栅极4，且栅极4位于势垒层3上与势垒层3形成肖特基接触；栅极4与漏极6之间的势垒层3上设置有表面耐压结构，所述表面耐压结构包括多个梳指状排列的n型半导体块7，其中每个n型半导体块7沿栅漏方向延伸；梳指状排列的n型半导体块7与所述栅极4进行电连接，而与漏极6互不接触。
由于与栅极连接的梳指状n型表面耐压结构之间存在间隙，使得多个n型半导体块7没有全部覆盖势垒层3上方的全部区域，使得没有被覆盖的区域下方的二维空穴气不受到多个n型半导体块7的耗尽作用的影响，从而减小导通电阻，并减小了引入的附加电容。
一些实施例中，可以在多个n型半导体块7之间填充绝缘介质8，如图3所示，俯视图如图4所示；多个n型半导体块7与介质块8互相交替，绝缘介质8可以向漏极6方向延伸，分别如图5和图7所示，俯视图如图6和图8所示；多个n型半导体块7与漏极6不直接连接，n型半导体块7与漏极6之间可以如图2所示不设置任何介质，或如图5所示将绝缘介质8延伸但不接触漏极6，也可以如图7所示将绝缘介质8延伸至与漏极6接触，使得多个n型半导体块7与漏极6之间通过绝缘介质8间接连接。
下面结合图9和图10详细说明本发明的工作过程。
对于传统的p沟道HEMT器件，当漏极施加大的负电压时，由于栅漏之间的漂移区难以完全耗尽，造成电压主要降落在栅极边缘附近，这就会形成很大的电场峰，使得器件击穿。
本发明在p沟道HEMT器件栅极4与漏极6之间的势垒层3表面设置呈梳指状分布的多个n型半导体块7构成的表面耐压结构。在器件关断时，随着漏极上负电压的增大，n型半导体块7下方的二维空穴气会率先耗尽；当漏极负压足够大时，各个n型半导体块7下方的耗尽区会向四周扩展，使得整个梳指状表面耐压结构间隙下方区域的二维空穴气也被耗尽，耗尽区逐渐扩展直到相连形成一个近似为矩形的大片耗尽区，在此过程中，n型半导体块7也逐步耗尽。由于n型半导体块掺杂浓度适当，可以保证其与漂移区二维空穴气几乎同时耗尽，这如图10所示。基于该耗尽区可以起到耐压的作用，使得原本集中降落在栅极边缘的电压分布区域得到极大的扩展，使栅漏之间的漂移区电场峰得到有效抑制，从而提高器件的击穿电压，使器件的耐压能力得以大幅提升。
如图11至图16所示给出了一种制造本发明的p沟道HEMT器件的制造方法，本实施例以GaN基p沟道HEMT器件为例，结合附图详细描述本实施例中GaN基p沟道HEMT器件的制造过程，包括如下步骤：
步骤1、在衬底1上生长GaN缓冲层10，如图11所示。
步骤2、在GaN缓冲层10上生长AlGaN势垒层11，GaN缓冲层10与AlGaN势垒层11界面处形成二维导电沟道9，二维导电沟道9中存在二维空穴气，如图12所示。
步骤3、进行台面刻蚀制作器件有源区，然后在台面表面制备源极5和漏极6，并且使得源极5和漏极6分别与GaN缓冲层10和AlGaN势垒层11界面处的二维导电沟道9形成欧姆接触，如图13所示。
步骤4、在AlGaN势垒层11上方制作和AlGaN势垒层11肖特基接触的栅极4，如图14所示。
步骤5、在AlGaN势垒层11上方栅极4与漏极6之间区域覆盖n型GaN层到适合的厚度，如图15所示。
步骤6、图形化刻蚀n型GaN层至AlGaN势垒层11表面，使得在AlGaN势垒层11上方形成多个均匀分布且沿着栅漏方向延伸并与栅极4电学连接的n型GaN块12，n型GaN块12与漏极6不直接接触，后续工艺与现有HEMT制作工艺一致，最终得到本实施例的GaN基HEMT器件，如图16所示。
更近一步地，结合图17、18进一步阐明该n型表面耐压结构与场板结构联合使用的p沟道HEMT器件制造方法。
本实施例以GaN基p沟道HEMT器件为例，结合附图详细描述本实施例中GaN基p沟道HEMT器件的制造过程，该器件结合应用了金属场板和梳指状表面耐压结构，器件制备包括如下步骤：
步骤1、在衬底1上生长GaN缓冲层10，如图11所示。
步骤2、在GaN缓冲层10上生长AlGaN势垒层11，GaN缓冲层10与AlGaN势垒层11界面处形成二维导电沟道9，二维导电沟道9中存在二维空穴气，如图12所示。
步骤3、进行台面刻蚀制作器件有源区，然后在台面表面制备源极5和漏极6，并且使得源极5和漏极6分别与GaN缓冲层10和AlGaN势垒层11界面处的二维导电沟道9形成欧姆接触，如图13所示。
步骤4、在AlGaN势垒层11上方制作和AlGaN势垒层11肖特基接触的栅极4，如图14所示。
步骤5、在AlGaN势垒层11上方栅极4与漏极6之间区域覆盖n型GaN层到适合的厚度，如图15所示。
步骤6、图形化刻蚀n型GaN层至AlGaN势垒层11表面，使得在AlGaN势垒层11上方形成多个均匀分布且沿着栅漏方向延伸并与栅极4电学连接的n型GaN块12，n型GaN块12与漏极6不直接接触，如图16所示。
步骤7、在栅极4与漏极6之间靠近栅极4一侧的位置上淀积一层薄绝缘介质8，该绝缘介质8与栅极4接触，如图17所示。
步骤8、在栅极4和薄绝缘介质8的上方淀积金属场板，后续工艺与现有HEMT制作工艺一致，最终得到本实施例的GaN基HEMT器件，如图18所示。
本领域的普通技术人员可以根据本发明公开的这些技术启示做出各种不脱离本发明实质的其它各种具体变形和组合，这些变形和组合仍然在本发明的保护范围内。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。

Claims (5)

1.一种高压p沟道HEMT器件，包括：衬底(1)，设置在衬底(1)上表面的缓冲层(2)，设置在缓冲层(2)上表面的势垒层(3)和设置在势垒层(3)上表面的栅极(4)、源极(5)和漏极(6)；缓冲层(2)和势垒层(3)在其接触界面形成异质结，在所述异质结界面上具有二维导电沟道(9)；所述源极(5)和漏极(6)分别设置在势垒层(3)上两侧且均与所述二维导电沟道(9)形成欧姆接触；所述栅极(4)设置在源极(5)和漏极(6)之间的势垒层(3)上且与所述势垒层(3)形成肖特基接触；其特征在于，
栅极(4)与漏极(6)之间的势垒层(3)上具有表面耐压结构，所述表面耐压结构包括多个梳指状排列的n型半导体块(7)，其中每个n型半导体块(7)沿栅漏方向延伸；梳指状排列的n型半导体块(7)与所述栅极(4)进行电连接，而与漏极(6)互不接触。
2.根据权利要求1所述高压p沟道HEMT器件，其特征在于，至少在相邻n型半导体块(7)之间填充有绝缘介质(8)。
3.根据权利要求2所述高压p沟道HEMT器件，其特征在于，所述绝缘介质(8)与漏极(6)相分离离。
4.根据权利要求2所述高压p沟道HEMT器件，其特征在于，设置在相邻n型半导体块(7)之间的绝缘介质(8)可以向所述漏极(6)方向延伸，并且完全填充n型半导体块(7)与漏极(6)之间间隙，即绝缘介质(8)可以在n型半导体块(7)靠漏极一侧对n型半导体块(7)形成包围，所述绝缘介质(8)与漏极(6)相接触。
5.根据权利要求1至4任一项所述高压p沟道HEMT器件，其特征在于，所述表面耐压结构单独使用或者与场板等耐压结构联合使用。
CN201910948360.7A 2019-10-08 2019-10-08 一种高压p沟道HEMT器件 Pending CN110660843A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201910948360.7A CN110660843A (zh) 2019-10-08 2019-10-08 一种高压p沟道HEMT器件

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201910948360.7A CN110660843A (zh) 2019-10-08 2019-10-08 一种高压p沟道HEMT器件

Publications (1)

Publication Number Publication Date
CN110660843A true CN110660843A (zh) 2020-01-07

Family

ID=69038552

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201910948360.7A Pending CN110660843A (zh) 2019-10-08 2019-10-08 一种高压p沟道HEMT器件

Country Status (1)

Country Link
CN (1) CN110660843A (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113410281A (zh) * 2020-03-16 2021-09-17 电子科技大学 一种具有表面耐压结构的p沟道LDMOS器件及其制备方法
CN117810249A (zh) * 2024-02-23 2024-04-02 深圳天狼芯半导体有限公司 P型栅hemt器件及其制备方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20130082277A1 (en) * 2011-09-30 2013-04-04 Samsung Electro-Mechanics Co., Ltd. Nitride semiconductor device and manufacturing method thereof
CN104377241A (zh) * 2014-09-30 2015-02-25 苏州捷芯威半导体有限公司 功率半导体器件及其制造方法
US20180301527A1 (en) * 2014-03-19 2018-10-18 Kabushiki Kaisha Toshiba Semiconductor device
CN109461774A (zh) * 2018-11-01 2019-03-12 电子科技大学 一种含高介电系数介质块的hemt器件
CN109524460A (zh) * 2017-09-19 2019-03-26 世界先进积体电路股份有限公司 高空穴移动率晶体管

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20130082277A1 (en) * 2011-09-30 2013-04-04 Samsung Electro-Mechanics Co., Ltd. Nitride semiconductor device and manufacturing method thereof
US20180301527A1 (en) * 2014-03-19 2018-10-18 Kabushiki Kaisha Toshiba Semiconductor device
CN104377241A (zh) * 2014-09-30 2015-02-25 苏州捷芯威半导体有限公司 功率半导体器件及其制造方法
CN109524460A (zh) * 2017-09-19 2019-03-26 世界先进积体电路股份有限公司 高空穴移动率晶体管
CN109461774A (zh) * 2018-11-01 2019-03-12 电子科技大学 一种含高介电系数介质块的hemt器件

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113410281A (zh) * 2020-03-16 2021-09-17 电子科技大学 一种具有表面耐压结构的p沟道LDMOS器件及其制备方法
CN117810249A (zh) * 2024-02-23 2024-04-02 深圳天狼芯半导体有限公司 P型栅hemt器件及其制备方法

Similar Documents

Publication Publication Date Title
CN110649096B (zh) 一种高压n沟道HEMT器件
CN110660851A (zh) 一种高压n沟道HEMT器件
US10804355B2 (en) Dual-gate trench IGBT with buried floating P-type shield
US9184248B2 (en) Vertical power MOSFET having planar channel and its method of fabrication
CN104201201B (zh) 一种用于GaN基HEMT器件的自适应偏置场板
CN109461774B (zh) 一种含高介电系数介质块的hemt器件
US10998264B2 (en) Dual-gate trench IGBT with buried floating P-type shield
CN106920844A (zh) 一种具有n型浮空埋层的resurf hemt器件
CN114447102A (zh) 具有衬底上复合半导体层的氮化镓异质结场效应晶体管
CN102315262B (zh) 半导体器件及其制造方法
CN110649097B (zh) 一种高压p沟道HFET器件
CN114023810B (zh) 一种L型基区SiC MOSFET元胞结构、器件及制造方法
CN108538909A (zh) 具有电荷补偿块的异质结垂直双扩散金属氧化物半导体场效应管及其制作方法
CN110660843A (zh) 一种高压p沟道HEMT器件
CN117174756B (zh) 具有双重多层屏蔽结构的SiC MOSFET元胞结构、器件及制备方法
CN112864243B (zh) 一种具有钝化层渐变氟离子终端的GaN HMET器件
CN201829506U (zh) 半导体器件
CN113394283B (zh) 具有复合层结构的高压hemt器件
CN113394284B (zh) 具有复合层结构的高压mis-hemt器件
CN113410299B (zh) 一种高耐压的n沟道LDMOS器件及其制备方法
CN112164725B (zh) 一种高阈值的功率半导体器件及其制造方法
CN114068526A (zh) 半导体功率器件
CN113410281B (zh) 一种具有表面耐压结构的p沟道LDMOS器件及其制备方法
CN113410300B (zh) 一种高耐压的p沟道LDMOS器件及其制备方法
CN113611741B (zh) 一种具有鳍状结构的GaN HMET器件

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
WD01 Invention patent application deemed withdrawn after publication
WD01 Invention patent application deemed withdrawn after publication

Application publication date: 20200107