CN113394283B - 具有复合层结构的高压hemt器件 - Google Patents

具有复合层结构的高压hemt器件 Download PDF

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Abstract

本发明提供一种具有复合层结构的高压HEMT器件,包括:衬底、设置在衬底上的非故意掺杂的AlxGa1‑xN层,设置在AlxGa1‑xN层上的非故意掺杂的GaN层、设置在GaN层表面上非故意掺杂的梳指状AlyGa1‑yN层,梳指状AlyGa1‑yN层为从漏区向源区方向延伸的平行的AlyGa1‑yN条状区域,这些条状区域在漏区及漂移区邻近漏区的部分连为一体,梳指状AlyGa1‑yN层表面上设有源极、漏极和栅极;本发明提出的HEMT器件在保证高击穿电压的同时实现了较小的寄生电容,适用于对于输出功率和工作频率均有较高要求的应用领域。

Description

具有复合层结构的高压HEMT器件
技术领域
本发明属于本发明属于半导体技术领域,涉及一种高电子迁移率晶体管(HEMT),具体涉及一种具有AlGaN/GaN/AlGaN复合层结构的高压HEMT器件。
背景技术
在射频、功率集成电路领域,器件的频率、耐压、导通电阻等特性是决定电路特性的重要指标,目前随着功率集成电路的集成度不断提高,功率集成电路对电路及器件的各项特性的要求也越来越高。在射频功率器件中,由于HEMT(高电子迁移率晶体管)器件相比其它功率器件,具有大电流、耐高温、超高速、低功耗、低噪声的特点,极大的满足了超高速计算机及信号处理、卫星通信等用途上的特殊需求,受到业内人士的广泛关注。
对于传统的HEMT器件,其结构包括衬底、缓冲层、势垒层、栅极、源极以及漏极。HEMT器件工作时,异质结界面的二维电子气充当导电沟道,利用栅极电压对二维电子气的耗尽作用来控制沟道的开启和关闭。然而器件在工作状态下,栅极和漏极边缘形成的电场峰会降低器件的击穿电压,进而限制了HEMT器件的最大输出功率。目前主要的耐压技术有场板技术、降低表面电场技术(Reduced Surface Field,RESURF)、超晶格缓冲层技术、缓冲层掺碳技术等。这些技术有的会引入较大的寄生电容,有的工艺上实现难度较大。因此,针对上述技术问题,设计一种适用于GaN基器件的新型耐压结构十分必要。
发明内容
针对现有技术中HEMT器件耐压结构的实现存在工艺难度大,对击穿电压的提升十分有限以及引入的寄生电容较大等问题,本发明提出了一种具有AlGaN/GaN/AlGaN复合层结构的高压HEMT器件。
为实现上述发明目的,本发明技术方案如下:
一种具有复合层结构的高压HEMT器件,包括:衬底1、设置在衬底1上的非故意掺杂的AlxGa1-xN层2,0<x<1,设置在AlxGa1-xN层2上的非故意掺杂的GaN层3、设置在GaN层3表面上非故意掺杂的梳指状AlyGa1-yN层4,x<y≤1,梳指状AlyGa1-yN层4为从漏区向源区方向延伸的平行的AlyGa1-yN条状区域,这些条状区域在漏区及漂移区邻近漏区的部分连为一体,梳指状AlyGa1-yN层4表面上设有源极5、漏极6和栅极7;
所述AlxGa1-xN层2、GaN层3以及梳指状AlyGa1-yN层4均为镓面生长,在自发极化和压电极化效应综合作用下,所述AlxGa1-xN层2和GaN层3在其接触的界面处形成固定负电荷,未被梳指状AlyGa1-yN层覆盖的GaN层8位于梳指状AlyGa1-yN层4的条状区域间隙,所述固定负电荷在未被梳指状AlyGa1-yN层覆盖的GaN层8下表面诱生二维空穴气9;在梳指状AlyGa1-yN层4覆盖区域,所述梳指状AlyGa1-yN层4和GaN层3在其接触的界面处形成固定正电荷,其面密度足够高使得其下方GaN层3下表面处的固定负电荷被补偿从而无法诱生二维空穴气,并且该固定正电荷同时在其覆盖的GaN层3上表面诱生二维电子气10作为所述HEMT器件的导电沟道;所述源极5与漏极6分别设置在所述梳指状AlyGa1-yN层4两端且均与二维电子气10导电沟道形成欧姆接触;所述栅极7位于所述源极5与漏极6之间,且所述栅极7与梳指状AlyGa1- yN层4形成肖特基接触;未被梳指状AlyGa1-yN层覆盖的GaN层8,其下表面的二维空穴气9与源极5进行电学连接,这种二维空穴气9与梳指状AlyGa1-yN层4覆盖区域的二维电子气10形成超结。
作为优选方式,未被梳指状AlyGa1-yN层覆盖的GaN层8表面上覆盖有绝缘介质11。
作为优选方式,栅极7右侧的绝缘介质11上方设有从漏区向源区方向延伸的场板12。超结与场板12联合使用。
本发明提供器件的工作原理为:
器件处于关断状态时,当漏极电压增大时,梳指状AlyGa1-yN层4间隙中的未被梳指状AlyGa1-yN层覆盖的GaN层8中的二维空穴气9与梳指状AlyGa1-yN层4覆盖区域的二维电子气10会同时被逐渐耗尽。如果梳指状AlyGa1-yN层4中的Al组分y适当,使得上述二维空穴气9与二维电子气10可以互相补偿对方电荷,可实现二维电子气10与二维空穴气9在某一足够高的漏压条件下同时被完全耗尽。这样,HEMT器件的源漏之间的漂移区中形成了一个较大的耗尽区,该耗尽区可以承受较高的电压,其直接结果是器件的耐压得到显著提高。由于上述二维空穴气9与二维电子气10所占据的平面区域不相互叠合,故不会形成典型的平板电容结构,从而所引入的寄生电容较小,从而器件获得较好的高频特性。
本发明的有益效果为:本发明提出的HEMT器件在保证高击穿电压的同时实现了较小的寄生电容,适用于对于输出功率和工作频率均有较高要求的应用领域。
附图说明
图1为本发明实施例1提供的一种具有复合层结构的高压HEMT器件的结构示意图。
图2为本发明实施例2提供的一种具有复合层结构的高压HEMT器件的结构示意图。
图3为本发明图1的俯视图。
图4为本发明图2的俯视图。
图5为本发明提供的一种具有复合层结构的HEMT器件中梳指状AlyGa1-yN层下的耗尽区向其周围间隙扩展并最终形成近似为矩形的大片耗尽区的结构的平面示意图。
图6为本发明提供的在衬底上表面镓面生长AlxGa1-xN层的立体结构示意图。
图7为本发明提供的在AlxGa1-xN层上表面镓面生长GaN层的立体结构示意图。
图8为本发明提供的在GaN层上表面镓面生长AlyGa1-yN层的立体结构示意图。
图9为本发明提供的在GaN层表面上刻蚀形成梳指状AlyGa1-yN层的立体结构示意图。
图10为本发明提供的在梳指状AlyGa1-yN层上表面制作与二维导电沟道形成欧姆接触的源极和漏极的立体结构图。
图11为本发明提供的在梳指状AlyGa1-yN层上表面制作与梳指状AlyGa1-yN层形成肖特基接触的栅极的立体结构示意图。
图12为本发明提供的将梳指状AlyGa1-yN层上表面与梳指状AlyGa1-yN层形成肖特基接触的栅极进行桥接的立体结构示意图。
图13为本发明提供的在梳指状AlyGa1-yN层间隙中,未被梳指状AlyGa1-yN层覆盖的GaN层表面上覆盖绝缘介质的立体结构示意图。
图14为本发明提供的覆盖绝缘介质之后,在梳指状AlyGa1-yN层上表面制作与梳指状AlyGa1-yN层形成肖特基接触的栅极的立体结构示意图。
图15为本发明提供的覆盖绝缘介质之后,将在梳指状AlyGa1-yN层上与梳指状AlyGa1-yN层形成肖特基接触的栅极进行桥接的立体结构示意图。
图16为本发明提供在器件表面靠近栅极的一侧,在绝缘介质上方淀积金属场板并与栅极进行电学连接的立体结构示意图。
图17为本发明器件实施例1沿图1中AA截面的剖面图,其中X轴正方向为器件覆盖有梳指状AlyGa1-yN层的位置15指向器件中梳指间隙处的位置16的方向,Y轴正方向为从梳指状AlyGa1-yN层4到衬底1的方向。
图18为图17中器件覆盖有梳指状AlyGa1-yN层的位置15处沿Y轴正方向的器件能带图。
图19为图17中器件中梳指间隙处的位置16处沿Y轴正方向的器件能带图。
图中:1为衬底,2为AlxGa1-xN层,3为GaN层,4为梳指状AlyGa1-yN层,5为源极,6为漏极,7为栅极,8为未被梳指状AlyGa1-yN层覆盖的GaN层,9为二维空穴气,10为二维电子气,11为绝缘介质,12为场板,13为漂移区中的n型耗尽部分,14为漂移区中的p型耗尽部分,15为图17中器件覆盖有梳指状AlyGa1-yN层的位置,16为图17中器件中梳指间隙处的位置。
具体实施方式
以下通过特定的具体实例说明本发明的实施方式,本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用,本说明书中的各项细节也可以基于不同观点与应用,在没有背离本发明的精神下进行各种修饰或改变。
实施例1
如图1、图3所示,一种具有复合层结构的高压HEMT器件,包括:衬底1、设置在衬底1上的非故意掺杂的AlxGa1-xN层2,0<x<1,设置在AlxGa1-xN层2上的非故意掺杂的GaN层3、设置在GaN层3表面上非故意掺杂的梳指状AlyGa1-yN层4,x<y≤1,梳指状AlyGa1-yN层4为从漏区向源区方向延伸的平行的AlyGa1-yN条状区域,这些条状区域在漏区及漂移区邻近漏区的部分连为一体,梳指状AlyGa1-yN层4表面上设有源极5、漏极6和栅极7;
所述AlxGa1-xN层2、GaN层3以及梳指状AlyGa1-yN层4均为镓面生长,在自发极化和压电极化效应综合作用下,所述AlxGa1-xN层2和GaN层3在其接触的界面处形成固定负电荷,未被梳指状AlyGa1-yN层覆盖的GaN层8位于梳指状AlyGa1-yN层4的条状区域间隙,所述固定负电荷在未被梳指状AlyGa1-yN层覆盖的GaN层8下表面诱生二维空穴气9;在梳指状AlyGa1-yN层4覆盖区域,所述梳指状AlyGa1-yN层4和GaN层3在其接触的界面处形成固定正电荷,其面密度足够高使得其下方GaN层3下表面处的固定负电荷被补偿从而无法诱生二维空穴气,并且该固定正电荷同时在其覆盖的GaN层3上表面诱生二维电子气10作为所述HEMT器件的导电沟道;所述源极5与漏极6分别设置在所述梳指状AlyGa1-yN层4两端且均与二维电子气10导电沟道形成欧姆接触;所述栅极7位于所述源极5与漏极6之间,且所述栅极7与梳指状AlyGa1- yN层4形成肖特基接触;未被梳指状AlyGa1-yN层覆盖的GaN层8,其下表面的二维空穴气9与源极5进行电学连接,这种二维空穴气9与梳指状AlyGa1-yN层4覆盖区域的二维电子气10形成超结。
器件处于关断状态时,当漏极电压增大时,梳指状AlyGa1-yN层4间隙中的未被梳指状AlyGa1-yN层覆盖的GaN层8中的二维空穴气9与梳指状AlyGa1-yN层4覆盖区域的二维电子气10会同时被逐渐耗尽。如果梳指状AlyGa1-yN层4中的Al组分y适当,使得上述二维空穴气9与二维电子气10可以互相补偿对方电荷,可实现二维电子气10与二维空穴气9在某一足够高的漏压条件下同时被完全耗尽。这样,HEMT器件的源漏之间的漂移区中形成了一个较大的耗尽区,该耗尽区可以承受较高的电压,其直接结果是器件的耐压得到显著提高。由于上述二维空穴气9与二维电子气10所占据的平面区域不相互叠合,故不会形成典型的平板电容结构,从而所引入的寄生电容较小,从而器件获得较好的高频特性。
下面根据图5详细说明本发明的工作过程。
对于传统的HEMT器件,当漏极施加大的电压时,由于栅漏之间的漂移区难以完全耗尽,造成电压主要降落在栅极靠近漏极处的边缘附近,这就会形成很大的电场峰,使得器件提前击穿。
本发明中在漏极6和源极5之间,位于梳指状AlyGa1-yN层4间隙的未被梳指状AlyGa1-yN层覆盖的GaN层8下表面的二维空穴气9与源极5进行电学连接,和梳指状AlyGa1-yN层4覆盖区域的二维电子气10形成超结。在器件关断时,随着漏极电压的增大,位于梳指状AlyGa1-yN层4间隙中的二维空穴气9与梳指状AlyGa1-yN层4下的与漏极6连接的二维电子气10会同时被逐渐耗尽。由于梳指状AlyGa1-yN层4中的Al组分y数值合适,使得上述二维电子气10和二维空穴气9可以相互补偿对方电荷,当漏极电压足够大时,如图5所示,耗尽区会向四周扩展,并逐步扩展直到相连形成一个近似为矩形的大片耗尽区。由于漂移区的耗尽区域可以起到耐压的作用,使得原本集中在栅极7边缘的电压分布区域得到了极大的扩展,使栅漏之间的漂移区电场峰得到有效的抑制,从而提高器件的击穿电压,使器件的耐压能力得以大幅提升。此外,在器件工作时,二维空穴气9与二维电子气10不会形成典型的平板电容结构,从而在实现高的击穿电压的同时使器件具有优良的高频特性。
如图6到图12所示给出了本发明的具有AlGaN/GaN/AlGaN复合层结构的高压HEMT器件的制造方法,本实例结合附图详细描述AlGaN/GaN/AlGaN复合层结构的高压HEMT器件的制备流程,其中AlxGa1-xN层2和GaN层3以及梳指状AlyGa1-yN层4均采用镓面生长,且均为非故意掺杂。
一种具有复合层结构的高压HEMT器件的制备方法,包括如下步骤:
步骤1、在衬底1镓面生长厚度为1.5um的AlxGa1-xN层2,如图6所示。
步骤2、在AlxGa1-xN缓冲层2上镓面生长厚度为20nm的GaN层3,AlxGa1-xN层2和GaN层3在界面处形成二维空穴气9,如图7所示。
步骤3、在GaN层3上镓面生长厚度也为20nm的AlyGa1-yN层,AlyGa1-yN层和GaN层3界面处形成二维导电沟道,二维导电沟道中存在二维电子气10,如图8所示。
步骤4、在GaN层3表面,图形化刻蚀AlyGa1-yN层,使得在GaN层3上方形成沿漏源方向延伸的梳指状AlyGa1-yN层4,其覆盖区域为从漏区向源区延伸的平行条状区域,这些条状区域在漏区及漂移区邻近漏区的部分区域连为一体,如图9所示。
步骤5、进行台面刻蚀制作有源区,然后在台面表面制备源极5和漏极6,并且使得源极5和漏极6分别与GaN层3和梳指状AlyGa1-yN层4界面处的二维导电沟道形成欧姆接触,如图10所示。
步骤6、在梳指状AlyGa1-yN层4上方制作和梳指状AlyGa1-yN层4形成肖特基接触的栅极7,如图11所示。
步骤7、将梳指状AlyGa1-yN层4上方和梳指状AlyGa1-yN层4形成肖特基接触的栅极7进行桥接,如图12所示。
实施例2
如图2、图4所示,本实施例和实施例1的区别在于:未被梳指状AlyGa1-yN层覆盖的GaN层8表面上覆盖有绝缘介质11。
制备方法为:包括实施例1的步骤1-步骤5,在实施例1的步骤5后面,增加步骤6、步骤7、步骤8如下:
步骤6、在梳指状AlyGa1-yN层4间隙中的未被梳指状AlyGa1-yN层覆盖的GaN层8表面上淀积绝缘介质11,如图13所示;
步骤7、在梳指状AlyGa1-yN层4上方制作和梳指状AlyGa1-yN层4形成肖特基接触的栅极7,如图14所示;
步骤8、将梳指状AlyGa1-yN层4上方和梳指状AlyGa1-yN层4形成肖特基接触的栅极7进行桥接,如图15所示。
实施例3
如图16所示,本实施例和实施例2的区别在于:栅极7右侧的绝缘介质11上方设有从漏区向源区方向延伸的场板12。
本实施例还提供一种该超结与场板结构联合使用的具有复合层结构的高压HEMT器件的制造方法,包括如下步骤:
步骤1、在衬底1镓面生长厚度为1.5um的AlxGa1-xN层2,如图6所示。
步骤2、在AlxGa1-xN缓冲层2上镓面生长厚度为20nm的GaN层3,AlxGa1-xN层2和GaN层3在界面处形成二维空穴气9,如图7所示。
步骤3、在GaN层3上镓面生长厚度也为20nm的AlyGa1-yN层,AlyGa1-yN层和GaN层3界面处形成二维导电沟道,二维导电沟道中存在二维电子气10,如图8所示。
步骤4、在GaN层3表面,图形化刻蚀AlyGa1-yN层,使得在GaN层3上方形成沿漏源方向延伸的梳指状AlyGa1-yN层4,其覆盖区域为从漏区向源区延伸的平行条状区域,这些条状区域在漏区及漂移区邻近漏区的部分区域连为一体,如图9所示。
步骤5、进行台面刻蚀制作有源区,然后在台面表面制备源极5和漏极6,并且使得源极5和漏极6分别与GaN层3和梳指状AlyGa1-yN层4界面处的二维导电沟道形成欧姆接触,如图10所示。
步骤6、在梳指状AlyGa1-yN层4间隙中的未被梳指状AlyGa1-yN层覆盖的GaN层8表面上淀积绝缘介质11,如图13所示。
步骤7、在梳指状AlyGa1-yN层4上方制作和梳指状AlyGa1-yN层4形成肖特基接触的栅极7,如图14所示。
步骤8、将梳指状AlyGa1-yN层4上方和梳指状AlyGa1-yN层4形成肖特基接触的栅极7进行桥接,如图15所示。
步骤9、在靠近栅极7一端,在绝缘介质11上淀积金属场板12并与栅极7进行电学连接,如图16所示。
上述实施例仅例示性说明本发明的原理及其功效,而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下,对上述实施例进行修饰或改变。因此,凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变,仍应由本发明的权利要求所涵盖。

Claims (3)

1.一种具有复合层结构的高压HEMT器件,其特征在于包括:衬底(1)、设置在衬底(1)上的非故意掺杂的AlxGa1-xN层(2),0<x<1,设置在AlxGa1-xN层(2)上的非故意掺杂的GaN层(3)、设置在GaN层(3)表面上非故意掺杂的梳指状AlyGa1-yN层(4),x<y≤1,梳指状AlyGa1-yN层(4)为从漏区向源区方向延伸的平行的AlyGa1-yN条状区域,这些条状区域在漏区及漂移区邻近漏区的部分连为一体,梳指状AlyGa1-yN层(4)表面上设有源极(5)、漏极(6)和栅极(7);
所述AlxGa1-xN层(2)、GaN层(3)以及梳指状AlyGa1-yN层(4)均为镓面生长,在自发极化和压电极化效应综合作用下,所述AlxGa1-xN层(2)和GaN层(3)在其接触的界面处形成固定负电荷,未被梳指状AlyGa1-yN层覆盖的GaN层(8)位于梳指状AlyGa1-yN层(4)的条状区域间隙,所述固定负电荷在未被梳指状AlyGa1-yN层覆盖的GaN层(8)下表面诱生二维空穴气(9);在梳指状AlyGa1-yN层(4)覆盖区域,所述梳指状AlyGa1-yN层(4)和GaN层(3)在其接触的界面处形成固定正电荷,其面密度足够高使得其下方GaN层(3)下表面处的固定负电荷被补偿从而无法诱生二维空穴气,并且该固定正电荷同时在其覆盖的GaN层(3)上表面诱生二维电子气(10)作为所述HEMT器件的导电沟道;所述源极(5)与漏极(6)分别设置在所述梳指状AlyGa1-yN层(4)两端且均与二维电子气(10)导电沟道形成欧姆接触;所述栅极(7)位于所述源极(5)与漏极(6)之间,且所述栅极(7)与梳指状AlyGa1-yN层(4)形成肖特基接触;未被梳指状AlyGa1-yN层覆盖的GaN层(8),其下表面的二维空穴气(9)与源极(5)进行电学连接,这种二维空穴气(9)与梳指状AlyGa1-yN层(4)覆盖区域的二维电子气(10)形成超结。
2.根据权利要求1所述的一种具有复合层结构的高压HEMT器件,其特征在于:未被梳指状AlyGa1-yN层覆盖的GaN层(8)表面上覆盖有绝缘介质(11)。
3.根据权利要求1所述的一种具有复合层结构的高压HEMT器件,其特征在于:栅极(7)右侧的绝缘介质(11)上方设有从漏区向源区方向延伸的场板(12)。
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN117116984A (zh) * 2023-10-18 2023-11-24 深圳智芯微电子科技有限公司 Hemt器件及其制备方法

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009060049A (ja) * 2007-09-03 2009-03-19 Sanken Electric Co Ltd 窒化物系化合物半導体装置
TW201541634A (zh) * 2014-04-18 2015-11-01 Powdec股份有限公司 半導體元件、電氣機器、雙向場效電晶體及安裝構造體
CN108074902A (zh) * 2016-11-15 2018-05-25 罗姆股份有限公司 半导体器件
CN108352412A (zh) * 2015-09-08 2018-07-31 麦克姆技术解决方案控股有限公司 Iii族氮化物材料半导体结构中的寄生沟道减轻
CN109390392A (zh) * 2017-08-09 2019-02-26 瑞萨电子株式会社 半导体装置的制造方法和半导体装置
CN110660851A (zh) * 2019-10-08 2020-01-07 电子科技大学 一种高压n沟道HEMT器件

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101843192B1 (ko) * 2011-09-30 2018-03-29 삼성전기주식회사 질화물 반도체 소자 및 그 제조방법

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009060049A (ja) * 2007-09-03 2009-03-19 Sanken Electric Co Ltd 窒化物系化合物半導体装置
TW201541634A (zh) * 2014-04-18 2015-11-01 Powdec股份有限公司 半導體元件、電氣機器、雙向場效電晶體及安裝構造體
CN108352412A (zh) * 2015-09-08 2018-07-31 麦克姆技术解决方案控股有限公司 Iii族氮化物材料半导体结构中的寄生沟道减轻
CN108074902A (zh) * 2016-11-15 2018-05-25 罗姆股份有限公司 半导体器件
CN109390392A (zh) * 2017-08-09 2019-02-26 瑞萨电子株式会社 半导体装置的制造方法和半导体装置
CN110660851A (zh) * 2019-10-08 2020-01-07 电子科技大学 一种高压n沟道HEMT器件

Non-Patent Citations (2)

* Cited by examiner, † Cited by third party
Title
罗谦.AlGaN/GaN HEMT器件物理模型和关键工艺技术研究.《中国优秀硕士学位论文全文数据库》.2007,全文. *
范镇.一种具有新型极化超结的 GaN 基 HEMT.《中国优秀硕士学位论文全文数据库》.2023,全文. *

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