CN116581149B - 具有夹层的双沟槽SiC MOSFET元胞结构、器件及制备方法 - Google Patents
具有夹层的双沟槽SiC MOSFET元胞结构、器件及制备方法 Download PDFInfo
- Publication number
- CN116581149B CN116581149B CN202310855031.4A CN202310855031A CN116581149B CN 116581149 B CN116581149 B CN 116581149B CN 202310855031 A CN202310855031 A CN 202310855031A CN 116581149 B CN116581149 B CN 116581149B
- Authority
- CN
- China
- Prior art keywords
- type
- layer
- trench
- groove
- gate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 239000011229 interlayer Substances 0.000 title claims abstract description 34
- 238000002360 preparation method Methods 0.000 title abstract description 7
- 239000010410 layer Substances 0.000 claims abstract description 205
- 230000000903 blocking effect Effects 0.000 claims abstract description 31
- 239000004065 semiconductor Substances 0.000 claims abstract description 15
- 239000000758 substrate Substances 0.000 claims abstract description 12
- 238000005530 etching Methods 0.000 claims description 8
- 238000002955 isolation Methods 0.000 claims description 8
- 239000002184 metal Substances 0.000 claims description 6
- 238000004519 manufacturing process Methods 0.000 claims 3
- 238000000034 method Methods 0.000 description 33
- 210000004027 cell Anatomy 0.000 description 28
- 230000008569 process Effects 0.000 description 20
- 238000010586 diagram Methods 0.000 description 11
- 230000000694 effects Effects 0.000 description 7
- 238000005468 ion implantation Methods 0.000 description 7
- 230000005684 electric field Effects 0.000 description 6
- 230000000052 comparative effect Effects 0.000 description 5
- 238000005137 deposition process Methods 0.000 description 5
- 230000009977 dual effect Effects 0.000 description 3
- 230000015556 catabolic process Effects 0.000 description 2
- 230000006872 improvement Effects 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000003071 parasitic effect Effects 0.000 description 2
- 208000033999 Device damage Diseases 0.000 description 1
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- 230000009286 beneficial effect Effects 0.000 description 1
- 210000003850 cellular structure Anatomy 0.000 description 1
- 230000006835 compression Effects 0.000 description 1
- 238000007906 compression Methods 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 229920006395 saturated elastomer Polymers 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66053—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide
- H01L29/66068—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7827—Vertical transistors
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02B—CLIMATE CHANGE MITIGATION TECHNOLOGIES RELATED TO BUILDINGS, e.g. HOUSING, HOUSE APPLIANCES OR RELATED END-USER APPLICATIONS
- Y02B70/00—Technologies for an efficient end-user side electric power management and consumption
- Y02B70/10—Technologies improving the efficiency by using switched-mode power supplies [SMPS], i.e. efficient power electronics conversion e.g. power factor correction or reduction of losses in power supplies or efficient standby modes
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Chemical & Material Sciences (AREA)
- Crystallography & Structural Chemistry (AREA)
- Manufacturing & Machinery (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
本发明涉及一种具有夹层的双沟槽SiC MOSFET元胞结构、器件及制备方法，属于半导体器件技术领域，该元胞结构包括：依次堆叠的N++型SiC衬底和N‑型SiC漂移层；设置在N‑型SiC漂移层上的栅极沟槽；设置在栅极沟槽下方的包括栅极沟槽P+型屏蔽环、栅极沟槽N型空穴阻挡层和栅极沟槽P+型屏蔽层的堆叠结构；对称设置在栅极沟槽两侧的半导体结构。本申请提供的元胞结构、器件及制备方法，可实现对栅介质层全面的保护，降低开关损耗，提升器件的可靠性；同时，可提升低电压下器件的导通能力并降低高电压下的饱和电流，从而器件同时有较小的导通电阻和较优的短路能力。
Description
技术领域
本发明涉及半导体器件技术领域，尤其涉及一种具有夹层的双沟槽SiC MOSFET元胞结构、器件及制备方法。
背景技术
SiC MOSFET面临的一个关键挑战是在SiC/SiO2界面处存在界面态和陷阱电荷对电子的散射效应，导致沟道迁移率较低，导通电阻较大。对此，采用沟槽型SiC MOSFET结构可以消除平面型SiC MOSFET结构的JFET区域电阻，并可以在另一晶向提高沟道迁移率，还可以减小元胞尺寸、增大元胞密度，共同促进导通电阻减小。但沟槽型SiC MOSFET结构的栅极沟槽底部存在电场集中效应，导致临界击穿电压降低，栅介质层存在可靠性问题。
为了解决这一问题，可以在栅极沟槽底部形成高掺杂的P+型屏蔽层，使得电场峰值从栅介质层转移到屏蔽层。但这会压缩电流从沟道流入漂移层的路径宽度，导致导通电阻增大。现有技术中的双沟槽型SiC MOSFET结构可以较好地实现临界击穿电压和导通电阻之间的折衷，但栅极沟槽底部中间位置的电场集中效应依然较严重，且栅漏电容较高，限制了开关频率和工作效率的提高。
发明内容
本发明意在提供一种具有夹层的双沟槽SiC MOSFET元胞结构、器件及制备方法，以解决现有技术中存在的不足，本发明要解决的技术问题通过以下技术方案来实现。
本发明提供的具有夹层的双沟槽SiC MOSFET元胞结构，包括：
依次堆叠的N++型SiC衬底和N-型SiC漂移层；
设置在所述N-型SiC漂移层上的栅极沟槽；
设置在所述栅极沟槽下方的堆叠结构，其中，所述堆叠结构包括多个栅极沟槽P+型屏蔽环、设置在所述栅极沟槽P+型屏蔽环上方的栅极沟槽N型空穴阻挡层以及设置在所述栅极沟槽N型空穴阻挡层上方的栅极沟槽P+型屏蔽层；
对称设置在所述栅极沟槽两侧的半导体结构，其中，所述半导体结构包括源极沟槽、包围所述源极沟槽的底部以及部分侧壁的源极沟槽P+型屏蔽层、包围所述源极沟槽P+型屏蔽层下方以及部分侧壁的N型电流传导层、设置在所述N型电流传导层上方且覆盖在源极沟槽P+型屏蔽层其余侧壁的P型基区、设置在所述源极沟槽P+型屏蔽层和所述P型基区上方且覆盖在源极沟槽其余侧壁的N+型源区。
在上述的方案中，所述N型电流传导层的掺杂浓度高于所述N-型SiC漂移层的掺杂浓度。
在上述的方案中，所述栅极沟槽N型空穴阻挡层的掺杂浓度高于所述N-型SiC漂移层的掺杂浓度且低于所述N型电流传导层的掺杂浓度。
在上述的方案中，所述栅极沟槽P+型屏蔽环7的截面形状为半圆。
在上述的方案中，所述栅极沟槽P+型屏蔽环7的掺杂浓度大于所述栅极沟槽N型空穴阻挡层的掺杂浓度。
在上述的方案中，各个栅极沟槽P+型屏蔽环7之间的间距为0，所有栅极沟槽P+型屏蔽环7的宽度相同，且所有栅极沟槽P+型屏蔽环的宽度之和等于所述栅极沟槽的宽度。
本发明提供的具有夹层的双沟槽SiC MOSFET器件，包括如上所述的具有夹层的双沟槽SiC MOSFET元胞结构。
本发明提供的具有夹层的双沟槽SiC MOSFET元胞结构的制备方法，包括：
步骤S1：提供依次堆叠的N++型SiC衬底和N-型SiC漂移层，并在所述N-型SiC漂移层中的两侧位置处分别制备出N型电流传导层；
步骤S2：在所述N型电流传导层中制备出源极沟槽P+型屏蔽层，以及在所述源极沟槽P+型屏蔽层之间的部分半导体结构中形成P型基区；
步骤S3：在部分所述源极沟槽P+型屏蔽层以及部分所述P型基区中形成N+型源区；
步骤S4：对以上形成的结构进行局部刻蚀，形成栅极沟槽；
步骤S5：在所述栅极沟槽下方的N-型SiC漂移层中制备出栅极沟槽P+型屏蔽环，并在所述栅极沟槽P+型屏蔽环中制备出栅极沟槽N型空穴阻挡层，以及在栅极沟槽N型空穴阻挡层中制备出栅极沟槽P+型屏蔽层；
步骤S6：在以上形成的结构上分别形成栅介质层、栅电极、源极沟槽、源极欧姆接触电极、漏极欧姆接触电极、隔离介质层和金属层。
在上述的方案中，所述源极沟槽P+型屏蔽层之间的部分半导体结构包括：部分N-型SiC漂移层以及部分N型电流传导层。
在上述的方案中，步骤S4包括：
对位于所述N型电流传导层之间的部分N-型SiC漂移层、位于所述N型电流传导层之间的部分N-型SiC漂移层上方的P型基区和N+型源区进行刻蚀，形成栅极沟槽。
本发明实施例包括以下优点：
本发明实施例提供的具有夹层的双沟槽SiC MOSFET元胞结构、器件及制备方法，通过同时使用源极沟槽P+型屏蔽层和栅极沟槽P+型屏蔽层，阻断状态下，在漏极电压较高时，直接位于栅极沟槽下方的栅极沟槽P+型屏蔽层可以降低栅介质层底部中间位置处的电场强度及寄生电容，位于栅极沟槽两侧的源极沟槽P+型屏蔽层的空间电荷区的拓展可以降低两侧栅介质层中的电场强度及寄生电容，从而实现对栅介质层全面的保护，降低开关损耗，提升器件的可靠性；根据工艺能力尽可能减小源极沟槽P+型屏蔽层与栅极沟槽的间距，导通状态下，在漏极电压较高时，源极沟槽P+型屏蔽层和栅极沟槽P+型屏蔽层空间电荷区的连接可以夹断导通路径，降低饱和漏极电流，避免短路状态下的大电流损坏器件；通过将掺杂浓度远高于N-型SiC漂移层的N型电流传导层设置在源极沟槽P+型屏蔽层和栅极沟槽之间的区域，降低电流路径电阻；同时，N型电流传导层包围源极沟槽P+型屏蔽层，拓宽了电流路径，提升低电压下器件的导通能力，从而器件同时有较小的导通电阻和较优的短路能力； 位于栅极沟槽P+型屏蔽层下方的栅极沟槽N型空穴阻挡层，掺杂浓度高于N-型SiC漂移层但低于N型电流传导层，将不同源极沟槽下方的N型电流传导层连接起来，可以减缓空间电荷区的拓宽，进一步降低导通损耗；通过在栅极沟槽N型空穴阻挡层下方设置截面形状为半圆的栅极沟槽P+型屏蔽环，可进一步加强对栅极沟槽底部的保护并确保短路状态下对电流的夹断效果，同时导通状态下电流可以通过栅极沟槽N型空穴阻挡层在栅极沟槽P+型屏蔽环之间流出，可以减小低电压下导通路径的压缩，进一步提升器件综合性能。
附图说明
图1是本发明的一种具有夹层的双沟槽SiC MOSFET元胞结构的结构图。
图2是本发明的一种具有夹层的双沟槽SiC MOSFET元胞结构的制备方法步骤图。
图3是本发明的形成N++型SiC衬底和N-型SiC漂移层的工艺示意图。
图4是本发明的形成N型电流传导层的工艺示意图。
图5是本发明的形成源极沟槽P+型屏蔽层的工艺示意图。
图6是本发明的形成P型基区的工艺示意图。
图7是本发明的形成N+型源区的工艺示意图。
图8是本发明的形成栅极沟槽的工艺示意图。
图9是本发明的形成栅极沟槽P+型屏蔽环的工艺示意图。
图10是本发明的形成栅极沟槽N型空穴阻挡层的工艺示意图。
图11是本发明的形成栅极沟槽P+型屏蔽层的工艺示意图。
图12是本发明的形成栅介质层和栅电极的工艺示意图。
图13是本发明的形成源极沟槽的工艺示意图。
图14是本发明的形成源极欧姆接触电极和漏极欧姆接触电极的工艺示意图。
图15是本发明的形成隔离介质层的工艺示意图。
图16是本发明的形成金属层的工艺示意图。
图17是本发明对比对比实施例中的电场分布图。
图18是本发明对比对比实施例中的第一漏电压-漏极电流密度曲线图。
图19是本发明对比对比实施例中的第二漏电压-漏极电流密度曲线图。
图20是本发明对比对比实施例中的栅电荷-栅电压曲线图
具体实施方式
需要说明的是，在不冲突的情况下，本申请中的实施例及实施例中的特征可以相互组合。下面将参考附图并结合实施例来详细说明本发明。
如图1所示，本发明提供一种具有夹层的双沟槽SiC MOSFET元胞结构，包括：
依次堆叠的N++型SiC衬底1和N-型SiC漂移层2；
设置在所述N-型SiC漂移层2上的栅极沟槽；
设置在所述栅极沟槽的底部和内侧壁上的栅介质层10以及设置在所述栅介质层10上的栅电极11；
设置在所述栅极沟槽下方的堆叠结构，其中，所述堆叠结构包括多个栅极沟槽P+型屏蔽环7、设置在所述栅极沟槽P+型屏蔽环7上方的栅极沟槽N型空穴阻挡层8以及设置在所述栅极沟槽N型空穴阻挡层8上方的栅极沟槽P+型屏蔽层9；
对称设置在所述栅极沟槽两侧的半导体结构，其中，所述半导体结构包括源极沟槽、包围所述源极沟槽的底部以及部分侧壁的源极沟槽P+型屏蔽层4、包围所述源极沟槽P+型屏蔽层4下方以及部分侧壁的N型电流传导层3、设置在所述N型电流传导层3上方且覆盖在源极沟槽P+型屏蔽层4其余侧壁的P型基区5、设置在所述源极沟槽P+型屏蔽层4和所述P型基区5上方且覆盖在源极沟槽其余侧壁的N+型源区6、设置在所述源极沟槽的底部、侧壁以及部分顶面位置处的源极欧姆接触电极12；
设置在所述N++型SiC衬底1下方的漏极欧姆接触电极13；
设置在所述源极沟槽顶面上的源极欧姆接触电极12上方、裸露的N+型源区6上方、裸露的栅介质层10上方、栅电极11上方的隔离介质层14；
设置在裸露的源极欧姆接触电极12上以及裸露的隔离介质层14上的金属层15。
具体地，N型电流传导层3的宽度等于源极沟槽P+型屏蔽层4和栅极沟槽的间距，N型电流传导层3的掺杂浓度高于所述N-型SiC漂移层2的掺杂浓度，且N型电流传导层3的掺杂浓度比N-型SiC漂移层2的掺杂浓度至少大一个数量级。
具体地，所述栅极沟槽N型空穴阻挡层8的宽度等于栅极沟槽的宽度，厚度在0.2-0.5μm，所述栅极沟槽N型空穴阻挡层8的掺杂浓度高于所述N-型SiC漂移层2的掺杂浓度且低于所述N型电流传导层3的掺杂浓度，栅极沟槽N型空穴阻挡层8的掺杂浓度至少是N-型SiC漂移层2的掺杂浓度的5倍。
具体地，源极沟槽P+型屏蔽层4的厚度至少为0.4μm，且掺杂浓度比N型电流传导层3至少大一个数量级。
具体地，栅极沟槽P+型屏蔽层9的宽度等于栅极沟槽的宽度，厚度在0.2-0.5μm，且掺杂浓度比N型电流传导层3至少大一个数量级，多数情况下可以等于源极沟槽P+型屏蔽层4的掺杂浓度，同时，栅极沟槽P+型屏蔽环7的掺杂浓度比栅极沟槽N型空穴阻挡层8的掺杂浓度至少大一个数量级。
具体地，栅极沟槽的深度在0.8-1.2μm，源极沟槽的深度在1-1.5μm。
具体地，所述栅极沟槽P+型屏蔽环7的截面形状为半圆，各个栅极沟槽P+型屏蔽环7之间的间距为0，所有栅极沟槽P+型屏蔽环7的宽度相同，且所有栅极沟槽P+型屏蔽环7的宽度之和等于所述栅极沟槽的宽度，此外，栅极沟槽P+型屏蔽环7的最大深度应该大于0.2μm。
具体地，单个元胞中，栅极沟槽的深度大于P型基区5的深度，且小于源极沟槽的深度。
具体地，在确保最差情况下源极沟槽P+型屏蔽层4不会和栅极沟槽直接连接的前提下，源极沟槽P+型屏蔽层4和栅极沟槽之间的间距取工艺能力范围内的最小值，且不应该高于0.5μm。
在本发明的一个实施例中，本发明提供的具有夹层的双沟槽SiC MOSFET元胞结构的相关参数如下表1所示：
表1 元胞结构的相关参数表
本发明还提供一种具有夹层的双沟槽SiC MOSFET器件，包括如上所述的具有夹层的双沟槽SiC MOSFET元胞结构。
如图2所示，本发明提供一种如上所述的具有夹层的双沟槽SiC MOSFET元胞结构的制备方法，包括：
步骤S1：提供依次堆叠的N++型SiC衬底1和N-型SiC漂移层2，并在所述N-型SiC漂移层2中的两侧位置处分别制备出N型电流传导层3。
如图3所示，提供一N++型SiC衬底1，通过外延工艺在所述N++型SiC衬底1上形成N-型SiC漂移层2。
如图4所示，采用局部离子注入法，在所述N-型SiC漂移层2中的两侧位置处制备出N型电流传导层3。
步骤S2：在所述N型电流传导层3中制备出源极沟槽P+型屏蔽层4，以及在所述源极沟槽P+型屏蔽层4之间的部分半导体结构中形成P型基区5。
具体地，所述源极沟槽P+型屏蔽层4之间的部分半导体结构包括：部分N-型SiC漂移层2以及部分N型电流传导层3。
如图5所示，采用局部离子注入法，在所述N型电流传导层3中靠近外侧的位置制备出源极沟槽P+型屏蔽层4。
如图6所示，采用局部离子注入法，在所述源极沟槽P+型屏蔽层4之间的部分N-型SiC漂移层2以及部分N型电流传导层3中形成P型基区5。
步骤S3：在部分所述源极沟槽P+型屏蔽层4以及部分所述P型基区5中形成N+型源区6。
如图7所示，采用局部离子注入法，在部分所述源极沟槽P+型屏蔽层4以及部分所述P型基区5中形成N+型源区6。
步骤S4：对以上形成的结构进行局部刻蚀，形成栅极沟槽。
如图8所示，采用局部刻蚀法，对位于所述N型电流传导层3之间的部分N-型SiC漂移层2、位于所述N型电流传导层3之间的部分N-型SiC漂移层2上方的P型基区5和N+型源区6进行刻蚀，形成栅极沟槽。
步骤S5：在所述栅极沟槽下方的N-型SiC漂移层2中制备出栅极沟槽P+型屏蔽环7，并在所述栅极沟槽P+型屏蔽环7中制备出栅极沟槽N型空穴阻挡层8，以及在栅极沟槽N型空穴阻挡层8中制备出栅极沟槽P+型屏蔽层9。
如图9所示，采用局部离子注入法，在所述栅极沟槽下方的N-型SiC漂移层2中制备出栅极沟槽P+型屏蔽环7。
如图10所示，采用局部离子注入法，在所述栅极沟槽P+型屏蔽环7中制备出栅极沟槽N型空穴阻挡层8。
如图11所示，采用局部离子注入法，在栅极沟槽N型空穴阻挡层8中制备出栅极沟槽P+型屏蔽层9。
步骤S6：在以上形成的结构上分别形成栅介质层10、栅电极11、源极沟槽、源极欧姆接触电极12、漏极欧姆接触电极13、隔离介质层14和金属层15。
如图12所示，通过热氧化工艺在所述栅极沟槽的底部及侧壁上形成栅介质层10，并在栅介质层10上通过多晶硅淀积工艺形成栅电极11。
如图13所示，采用局部刻蚀法，对所述源极沟槽P+型屏蔽层4及所述源极沟槽P+型屏蔽层4上方的N+型源区6进行刻蚀形成源极沟槽。
如图14所示，采用淀积工艺在所述源极沟槽的底部、侧壁以及部分顶面位置处形成源极欧姆接触电极12，以及采用淀积工艺在所述N++型SiC衬底1的下方形成漏极欧姆接触电极13。
如图15所示，采用淀积工艺，在所述源极沟槽顶面上的源极欧姆接触电极12上方、裸露的N+型源区6上方、裸露的栅介质层10上方、栅电极11上方形成隔离介质层14。
如图16所示，采用淀积工艺在裸露的源极欧姆接触电极12上以及裸露的隔离介质层14上形成金属层15。
在本发明的一个对比实施例中，采用栅极沟槽和源极沟槽间距为1μm的传统双沟槽SiC MOSFET元胞结构，并采用本发明提供的单个元胞中栅极沟槽P+型屏蔽环数目为1-5的具有夹层的双沟槽SiC MOSFET元胞结构，将传统双沟槽SiC MOSFET元胞结构与本发明提供的栅极沟槽P+型屏蔽环数目为分别为1、2、3、4和5时的具有夹层的双沟槽SiC MOSFET元胞结构进行比较，并将栅极沟槽P+型屏蔽环数目为1、2、3、4和5时分别记为n=1、n=2、n=3、n=4和n=5。
如图17所示，在漏电压为1200V时，因为使用了源极沟槽P+型屏蔽层和栅极沟槽P+型屏蔽层实现对栅极沟槽的全方位保护，并增加了栅极沟槽P+型屏蔽环加强保护效果，本发明提供的具有夹层的双沟槽SiC MOSFET元胞结构的栅介质层中的电场峰值降低到0.5MV/cm附近，为传统双沟槽SiC MOSFET结构的六分之一，意味着栅介质层的可靠性有了大幅度的提升，有利于延长器件的使用寿命。
如图18所示，将传统双沟槽SiC MOSFET结构与本发明提供的具有夹层的双沟槽SiC MOSFET元胞结构在栅电压为20V时分别对应的漏电压-漏极电流密度曲线进行比较，在漏电压较低时，因为使用了掺杂浓度非常高的N型电流传导层以及掺杂浓度较高的栅极沟槽N型空穴阻挡层，器件工作在线性区时，相同电流密度下新结构有着更低的压降，意味着更低的导通电阻，有利于降低系统静态损耗。
如图19所示，将传统双沟槽SiC MOSFET结构与本发明提供的具有夹层的双沟槽SiC MOSFET元胞结构在栅电压为20V时分别对应的漏电压-漏极电流密度曲线进行比较，在漏电压较高时，因为源极沟槽P+型屏蔽层和栅极沟槽P+型屏蔽层的夹断效应以及短间距对该效应的增强作用，漏电压为500V时本发明提供的具有夹层的双沟槽SiC MOSFET元胞结构的导通电流只有传统双沟槽SiC MOSFET结构的三分之一，且近似于不随着漏电压的增加而增加即饱和，可以降低短路状态下器件损坏的几率。
如图20所示，将传统双沟槽型SiC MOSFET结构与本发明提供的具有夹层的双沟槽SiC MOSFET元胞结构分别对应的栅电荷-栅电压曲线进行比较，本发明提供的具有夹层的双沟槽SiC MOSFET元胞结构中与米勒平台相关的栅漏电荷有显著的降低，这意味着多层屏蔽可以降低漏电压的影响，本发明提供的具有夹层的双沟槽SiC MOSFET元胞结构有更低的栅漏寄生电容，可以降低系统的开关时间和开关损耗。
应该指出，上述详细说明都是示例性的，旨在对本申请提供进一步的说明。除非另有指明，本文使用的所有技术和科学术语均具有与本申请所属技术领域的普通技术人员的通常理解所相同的含义。
需要注意的是，这里所使用的术语仅是为了描述具体实施方式，而非意图限制根据本申请的示例性实施方式。如在这里所使用的，除非上下文另外明确指出，否则单数形式也意图包括复数形式。此外，还应当理解的是，当在本说明书中使用术语“包含”和/或“包括”时，其指明存在特征、步骤、操作、器件、组件和/或它们的组合。
需要说明的是，本申请的说明书和权利要求书及上述附图中的术语“第一”、“第二”等是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。应该理解这样使用的术语在适当情况下可以互换，以便这里描述的本申请的实施方式能够以除了在这里图示或描述的那些以外的顺序实施。
此外，术语“包括”和“具有”以及他们的任何变形，意图在于覆盖不排他的包含。例如，包含了一系列步骤或单元的过程、方法、系统、产品或设备不必限于清楚地列出的那些步骤或单元，而是可包括没有清楚地列出的或对于这些过程、方法、产品或设备固有的其它步骤或单元。
为了便于描述，在这里可以使用空间相对术语，如“在……之上”、“在……上方”、“在……上表面”、“上面的”等，用来描述如在图中所示的一个器件或特征与其他器件或特征的空间位置关系。应当理解的是，空间相对术语旨在包含除了器件在图中所描述的方位之外的在使用或操作中的不同方位。例如，如果附图中的器件被倒置，则描述为“在其他器件或构造上方”或“在其他器件或构造之上”的器件之后将被定位为“在其他器件或构造下方”或“在其他器件或构造之下”。因而，示例性术语“在……上方”可以包括“在……上方”和“在……下方”两种方位。
在上面详细的说明中，参考了附图，附图形成本文的一部分。在附图中，类似的符号典型地确定类似的部件，除非上下文以其他方式指明。在详细的说明书、附图及权利要求书中所描述的图示说明的实施方案不意味是限制性的。在不脱离本文所呈现的主题的精神或范围下，其他实施方案可以被使用，并且可以作其他改变。
以上所述仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。
Claims (9)
1.一种具有夹层的双沟槽SiC MOSFET元胞结构，其特征在于，所述元胞结构包括：
依次堆叠的N++型SiC衬底（1）和N-型SiC漂移层（2）；
设置在所述N-型SiC漂移层（2）上的栅极沟槽；
设置在所述栅极沟槽下方的堆叠结构，其中，所述堆叠结构包括多个栅极沟槽P+型屏蔽环（7）、设置在所述栅极沟槽P+型屏蔽环（7）上方的栅极沟槽N型空穴阻挡层（8）以及设置在所述栅极沟槽N型空穴阻挡层（8）上方的栅极沟槽P+型屏蔽层（9）；
对称设置在所述栅极沟槽两侧的半导体结构，其中，所述半导体结构包括源极沟槽、包围所述源极沟槽的底部以及部分侧壁的源极沟槽P+型屏蔽层（4）、包围所述源极沟槽P+型屏蔽层（4）下方以及部分侧壁的N型电流传导层（3）、设置在所述N型电流传导层（3）上方且覆盖在源极沟槽P+型屏蔽层（4）其余侧壁的P型基区（5）、设置在所述源极沟槽P+型屏蔽层（4）和所述P型基区（5）上方且覆盖在源极沟槽其余侧壁的N+型源区（6）；
其中，源极沟槽深度大于栅极沟槽深度；
N型电流传导层（3）的宽度等于源极沟槽P+型屏蔽层（4）和栅极沟槽的间距；
所述栅极沟槽N型空穴阻挡层（8）的掺杂浓度高于所述N-型SiC漂移层（2）的掺杂浓度且低于所述N型电流传导层（3）的掺杂浓度，所述栅极沟槽N型空穴阻挡层（8）的宽度等于栅极沟槽的宽度。
2.根据权利要求1所述的具有夹层的双沟槽SiC MOSFET元胞结构，其特征在于，所述N型电流传导层（3）的掺杂浓度高于所述N-型SiC漂移层（2）的掺杂浓度。
3.根据权利要求1所述的具有夹层的双沟槽SiC MOSFET元胞结构，其特征在于，所述栅极沟槽P+型屏蔽环（7）的截面形状为半圆。
4.根据权利要求1所述的具有夹层的双沟槽SiC MOSFET元胞结构，其特征在于，所述栅极沟槽P+型屏蔽环（7）的掺杂浓度大于所述栅极沟槽N型空穴阻挡层（8）的掺杂浓度。
5.根据权利要求1所述的具有夹层的双沟槽SiC MOSFET元胞结构，其特征在于，各个栅极沟槽P+型屏蔽环（7）之间的间距为0，所有栅极沟槽P+型屏蔽环（7）的宽度相同，且所有栅极沟槽P+型屏蔽环（7）的宽度之和等于所述栅极沟槽的宽度。
6.一种具有夹层的双沟槽SiC MOSFET器件，其特征在于，包括如权利要求1-5中任一项所述的具有夹层的双沟槽SiC MOSFET元胞结构。
7.一种如权利要求1-5任意一项所述的具有夹层的双沟槽SiC MOSFET元胞结构的制备方法，其特征在于，所述方法包括：
步骤S1：提供依次堆叠的N++型SiC衬底（1）和N-型SiC漂移层（2），并在所述N-型SiC漂移层（2）中的两侧位置处分别制备出N型电流传导层（3）；
步骤S2：在所述N型电流传导层（3）中制备出源极沟槽P+型屏蔽层（4），以及在所述源极沟槽P+型屏蔽层（4）之间的部分半导体结构中形成P型基区（5）；
步骤S3：在部分所述源极沟槽P+型屏蔽层（4）以及部分所述P型基区（5）中形成N+型源区（6）；
步骤S4：对以上形成的结构进行局部刻蚀，形成栅极沟槽；
步骤S5：在所述栅极沟槽下方的N-型SiC漂移层（2）中制备出栅极沟槽P+型屏蔽环（7），并在所述栅极沟槽P+型屏蔽环（7）中制备出栅极沟槽N型空穴阻挡层（8），以及在所述栅极沟槽N型空穴阻挡层（8）中制备出栅极沟槽P+型屏蔽层（9）；
步骤S6：在以上形成的结构上分别形成栅介质层（10）、栅电极（11）、源极沟槽、源极欧姆接触电极（12）、漏极欧姆接触电极（13）、隔离介质层（14）和金属层（15）。
8.根据权利要求7所述的具有夹层的双沟槽SiC MOSFET元胞结构的制备方法，其特征在于，所述源极沟槽P+型屏蔽层（4）之间的部分半导体结构包括：部分N-型SiC漂移层（2）以及部分N型电流传导层（3）。
9.根据权利要求7所述的具有夹层的双沟槽SiC MOSFET元胞结构的制备方法，其特征在于，步骤S4包括：
对位于所述N型电流传导层（3）之间的部分N-型SiC漂移层（2）、位于所述N型电流传导层（3）之间的部分N-型SiC漂移层（2）上方的P型基区（5）和N+型源区（6）进行刻蚀，形成栅极沟槽。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202310855031.4A CN116581149B (zh) | 2023-07-13 | 2023-07-13 | 具有夹层的双沟槽SiC MOSFET元胞结构、器件及制备方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202310855031.4A CN116581149B (zh) | 2023-07-13 | 2023-07-13 | 具有夹层的双沟槽SiC MOSFET元胞结构、器件及制备方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN116581149A CN116581149A (zh) | 2023-08-11 |
| CN116581149B true CN116581149B (zh) | 2023-09-29 |
Family
ID=87534544
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202310855031.4A Active CN116581149B (zh) | 2023-07-13 | 2023-07-13 | 具有夹层的双沟槽SiC MOSFET元胞结构、器件及制备方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN116581149B (zh) |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN113782587A (zh) * | 2021-08-30 | 2021-12-10 | 山东大学 | 一种具有屏蔽环结构的垂直型ⅲ族氮化物功率半导体器件及其制备方法 |
| CN114267739A (zh) * | 2022-01-05 | 2022-04-01 | 北京昕感科技有限责任公司 | 一种双沟槽型SiC MOSFET元胞结构、器件及制造方法 |
| KR20220070882A (ko) * | 2020-11-23 | 2022-05-31 | 서강대학교산학협력단 | Mosfet 소자 및 그 제조 방법 |
| CN115699328A (zh) * | 2020-04-30 | 2023-02-03 | 沃孚半导体公司 | 具有分段沟槽和屏蔽件的沟槽功率器件 |
| CN116072710A (zh) * | 2023-04-04 | 2023-05-05 | 北京昕感科技有限责任公司 | 双沟槽型SiC MOSFET元胞结构、器件及制备方法 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11538911B2 (en) * | 2018-05-08 | 2022-12-27 | Ipower Semiconductor | Shielded trench devices |
-
2023
- 2023-07-13 CN CN202310855031.4A patent/CN116581149B/zh active Active
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN115699328A (zh) * | 2020-04-30 | 2023-02-03 | 沃孚半导体公司 | 具有分段沟槽和屏蔽件的沟槽功率器件 |
| KR20220070882A (ko) * | 2020-11-23 | 2022-05-31 | 서강대학교산학협력단 | Mosfet 소자 및 그 제조 방법 |
| CN113782587A (zh) * | 2021-08-30 | 2021-12-10 | 山东大学 | 一种具有屏蔽环结构的垂直型ⅲ族氮化物功率半导体器件及其制备方法 |
| CN114267739A (zh) * | 2022-01-05 | 2022-04-01 | 北京昕感科技有限责任公司 | 一种双沟槽型SiC MOSFET元胞结构、器件及制造方法 |
| CN116072710A (zh) * | 2023-04-04 | 2023-05-05 | 北京昕感科技有限责任公司 | 双沟槽型SiC MOSFET元胞结构、器件及制备方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN116581149A (zh) | 2023-08-11 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US8294235B2 (en) | Edge termination with improved breakdown voltage | |
| CN107342326B (zh) | 一种降低导通电阻的功率半导体器件及制造方法 | |
| JP2014135494A (ja) | 二重並列チャネル構造を持つ半導体素子及びその半導体素子の製造方法 | |
| CN114267739A (zh) | 一种双沟槽型SiC MOSFET元胞结构、器件及制造方法 | |
| CN114823910B (zh) | 短沟道沟槽型碳化硅晶体管及其制造方法 | |
| US9991376B2 (en) | High voltage MOSFET devices and methods of making the devices | |
| CN114023810B (zh) | 一种L型基区SiC MOSFET元胞结构、器件及制造方法 | |
| CN117174756B (zh) | 具有双重多层屏蔽结构的SiC MOSFET元胞结构、器件及制备方法 | |
| CN116581150B (zh) | 非对称双沟槽SiC MOSFET元胞结构、器件及制备方法 | |
| CN114843346B (zh) | 低阻沟槽型碳化硅晶体管及其制造方法 | |
| US10355132B2 (en) | Power MOSFETs with superior high frequency figure-of-merit | |
| CN114628525B (zh) | 一种沟槽型SiC MOSFET器件及其制造方法 | |
| CN116581149B (zh) | 具有夹层的双沟槽SiC MOSFET元胞结构、器件及制备方法 | |
| CN105047716A (zh) | 射频ldmos器件及其制造方法 | |
| WO2018033034A1 (en) | Semiconductor device with hybrid channel configuration | |
| CN210156383U (zh) | 一种超结功率半导体器件 | |
| CN116598347B (zh) | 具有曲面栅极沟槽的SiC MOSFET元胞结构、器件及制备方法 | |
| US9917180B2 (en) | Trenched and implanted bipolar junction transistor | |
| CN114068721A (zh) | 双梯形槽保护梯形槽碳化硅mosfet器件及制造方法 | |
| CN116053316B (zh) | 混合栅型SiC MOSFET元胞结构、器件及制备方法 | |
| WO2021030490A1 (en) | High density power device with selectively shielded recessed field plate | |
| CN114667609A (zh) | 垂直场效应晶体管和用于构造其的方法 | |
| CN117613067B (zh) | 具有空间调制缓冲结构的SiC MOSFET元胞结构、器件及制备方法 | |
| CN114651335B (zh) | 绝缘栅双极晶体管 | |
| CN117174757B (zh) | 一种超结槽栅碳化硅mosfet及其制备方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |