CN111933690B - 一种功率器件及其制作方法 - Google Patents

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Abstract

本发明涉及半导体技术领域，具体涉及一种功率器件，包括N基体、P‑外延层和栅极，所述N基体上形成P‑外延层，所述P‑外延层内设有沟槽，所述P‑外延层内形成有相互隔离的第一N+层和第二N+层,所述第一N+层电连接位于所述P‑外延层表面的源极，所述第二N+层电连接位于所述N基体底部的漏极，所述栅极至少一部分形成在所述沟槽内，且所述栅极沿着所述第一N+层和第二N+层的排布方向延伸，当所述栅极施加开启电压时，所述第一N+层和第二N+层之间的P‑沟道层形成横向的导电沟道。本发明提供的一种功率器件，增加了导电沟道的宽度，降低了沟道电阻，同时可保护栅氧化层，防止栅氧化层烧毁。

Description

一种功率器件及其制作方法
技术领域
本发明涉及半导体技术领域，具体涉及一种功率器件及其制作方法。
背景技术
由于SiC材料与Si材料相比，具有10倍的临界击穿电场，在设计同等电压等级的MOSFET功率器件时，器件漂移区的厚度可以大大降低，掺杂浓度也可以提高，器件的漂移区电阻可以降低1000倍，因此SiC成为开发高压功率MOSFET器件的非常诱人的半导体材料。
图1和图2示出了现有技术中的沟槽型MOSFET功率器件的结构，其中，沟槽21’内为多晶硅栅211’和栅氧化层212’，沟槽21’两侧的N+区连接源极，P-区下方的N-漂移区12’通过N+衬底11’连接漏极，在栅极施加开启电压后，P-区中靠近沟槽21’侧壁的区域反型，形成导电沟道，此时可实现漏极和源极的导通，沟道电流I’由下往上从漏极流往源极，但是受限于沟道的宽长比，导致沟道电阻较高，在导通电阻中占很高的比重，尤其是在使用SiC作半导体材料时，热生长的栅氧化层212’与SiC表面的低表面质量使得反型层迁移率只有体内的5%-10%，使得器件沟道电阻很高；同时，在使用SiC作半导体材料时，SiC材料内的高电场在栅氧化层212’产生很强的电场，容易引起栅氧化层212’烧毁。
发明内容
本发明为解决现有技术中的MOSFET功率器件沟道电阻很高的技术问题，提供一种功率器件，增加了导电沟道的宽度，降低了沟道电阻。
本发明采用的技术方案：
一种功率器件，包括：
N基体，所述N基体上形成P-外延层，所述P-外延层内设有沟槽；
P-外延层，所述P-外延层内形成有相互隔离的第一N+层和第二N+层,所述第一N+层电连接位于所述P-外延层表面的源极，所述第二N+层电连接位于所述N基体底部的漏极；
栅极，所述栅极至少一部分形成在所述沟槽内，且所述栅极沿着所述第一N+层和第二N+层的排布方向延伸，当所述栅极施加开启电压时，所述第一N+层和第二N+层之间的P-沟道层形成横向的导电沟道。
本发明在P-外延层设有第一N+层和第二N+层，且第一N+层和第二N+层由P-外延层内的P-型半导体隔开，同时，第一N+层和源极电连接，第二N+层和漏极电连接，这样，在栅极施加开启电压后，P-沟道层出现反型层，电流在第一N+层和第二N+层之间横向流动，可以预见的是，增加沟槽深度，同时增加第一N+层和第二N+层的深度，便相当于增加了沟道的宽度，从而降低了沟道电阻。
同时，导通电流从下往上经漏极流入第二N+层后，经过P-沟道层形成的反型层，横向流入第一N+层，然后流出源极，在沟槽底部和N基体之间为P-型半导体，和N基体可形成一个反向偏置的PN结，可对沟槽内壁底部的栅氧化层进行保护。并且，由于导通电流方向从第二N+层横向流向第一N+层，P-外延层中在沟槽底部和N基体之间的P-型半导体不会影响到导通电流的路径。
进一步地，所述第一N+层和所述N基体之间通过第一P+层隔开，且所述第一P+层至少一部分形成在所述P-外延层中或者至少一部分形成在所述N基体中，经过高掺杂形成的第一P+层使得上述反向偏置的PN结更不容易击穿，更好地保护栅氧化层的底部。
进一步地，所述第二N+层和所述沟槽的底部之间形成有第一P+层，所述第一P+层包裹所述沟槽的底部及底部侧边，在器件关断状态下，第一P+层会夹断第二N+层的电压，使得第二N+层和栅氧化层之间的电压减小，保护了栅氧化层的侧壁。
可选地，所述第一N+层的底端高于所述沟槽的底端，且在所述P-外延层中，位于所述沟槽的底部以及底部侧边的区域均形成有第一P+层。
进一步地，所述第一N+层和所述P-沟道层的外表面均形成有第二P+层，第二P+层使得本发明的功率器件更容易关断。
可选地，所述沟槽上还设有绝缘介质层，所述绝缘介质层和所述第二N+层之间形成有第三P+层，第三P+层可防止第二N+层和源极连通。
进一步地，所述沟槽的侧壁外沿所述第一N+层和第二N+层的排布方向交错设置有多个所述第一N+层和第二N+层，且任意两个所述第一N+层和第二N+层之间均由所述P-沟道层隔离，第一N+层、第二N+层和第二N+层两侧的P-沟道层形成为一个组，以该组为一个单位向所述排布方向延伸。
优选地，所述N基体和所述P-外延层的材料均为SiC，由于热生长氧化层与SiC表面的低表面质量使得反型层迁移率只有体内的5%-10%，使器件沟道电阻很高，本发明应用在以SiC为材料制作的功率器件中，效果更加明显，可更好的降低沟道电阻和导通电阻，但是，本发明的N基体和P-外延层的材料并不局限于SiC，在使用其他材料时，也能产生上述有益效果。
本发明的另一方面，提供了一种制作上述功率器件的方法，包括以下步骤：
S1:采用外延工艺，在N基体表面外延制得P-外延层；
S2:采用刻蚀工艺，在所述P-外延层光刻定义出沟槽区域，并进行刻蚀，形成沟槽；
S3:采用离子注入工艺，利用注入角度选择性地将铝离子注入到所述沟槽底部及底部侧边相应区域形成第一P+层；
S4:采用光刻和离子注入工艺，首先光刻定义出需要注入的区域，利用特定注入角度注入氮离子或磷离子到所述沟槽侧壁相应区域,形成第一N+层的侧壁层。
由于离子需要被注入较深的深度，该种方法通过先刻蚀出沟道，然后从沟道内注入杂质形成第一P+层和第一N+层的侧壁层，减小了工艺的难度，便于制造加工。
进一步地，该种方法还包括以下步骤：
S5:采用热氧化工艺，在所述沟槽内表面使用热氧化生长一层氧化层，形成栅氧化层；
S6:采用淀积工艺，在所述栅氧化层上面淀积一层多晶硅，填充所述沟槽，形成多晶硅栅；
S7:采用光刻和刻蚀工艺，光刻定义需要的多晶硅栅层域，并刻蚀掉不需要的多晶硅；
S8:采用光刻和离子注入工艺，光刻定义出需要注入的区域，注入氮离子或磷离子到所述P-外延层表面相应区域，形成所述第一N+层的表面层；
S9:采用光刻和离子注入工艺，光刻定义出需要注入的第二P+层区域，利用不同注入能量将铝离子注入到不同深度相应区域形成所述第二P+层；
S10:采用光刻和离子注入工艺，光刻定义出需要注入的第二N+层区域，利用不同注入能量将氮离子或磷离子注入到不同深度相应区域形成所述第二N+层；
S11:采用光刻和离子注入工艺，光刻定义出需要注入的第三P+层区域，通过注入铝离子形成所述第三P+层；
S12:采用淀积工艺，在所述多晶硅栅表面淀积一层绝缘介质层，作为所述多晶硅栅与金属电极的电隔离；
S13:采用光刻和刻蚀工艺，光刻定义出有源层孔层和所述多晶硅栅上的孔层，并刻蚀掉所述绝缘介质层上不需要的部分；
S14:采用淀积工艺，在所述绝缘介质层上淀积一层金属；
S15:采用刻蚀工艺，光刻定义出源极金属层域、漏极金属层域和栅极金属层域，进行刻蚀，形成所述功率器件的源极电极、漏极电极和栅极电极。
本发明的又一方面，提供了另外一种制作上述功率器件的方法，包括以下步骤：
S1:采用外延工艺，在N基体表面外延制得P-外延层；
S2:采用光刻和离子注入工艺，首先光刻定义出需要注入的区域，利用不同注入能量注入氮离子或磷离子到相应区域的不同深度,形成第一N+层中沿深度方向的层域；
S3:采用光刻和离子注入工艺，光刻定义出需要注入的第二P+层区域，利用不同注入能量将铝离子注入到不同深度相应区域形成所述第二P+层；
S4:采用光刻和离子注入工艺，光刻定义出需要注入的第二N+层区域，利用不同注入能量将氮离子或磷离子注入到不同深度相应区域形成所述第二N+层。
优选地，所述步骤S1-S4可根据需要重复循环进行多次，便于注入相应的杂质，减小了工艺的难度，便于制造加工。
进一步地，本发明的另外一种制作方法还包括以下步骤：
S5:采用刻蚀工艺，在所述P-外延层光刻定义出沟槽区域，并进行刻蚀，形成沟槽；
S6:采用离子注入工艺，利用注入角度选择性地将铝离子注入到所述沟槽底部及底部侧边相应区域形成第一P+层；
S7:采用热氧化工艺，在所述沟槽内表面使用热氧化生长一层氧化层，形成栅氧化层；
S8:采用淀积工艺，在栅氧化层上面淀积一层多晶硅，填充所述沟槽，形成多晶硅栅；
S9:采用光刻和离子注入工艺，光刻定义出需要注入的区域，注入氮离子或磷离子到所述P-外延层表面相应区域，形成所述第一N+层的表面层；
S10:采用光刻和离子注入工艺，光刻定义出需要注入的第三P+层区域，通过注入铝离子形成所述第三P+层；
S11:采用光刻和刻蚀工艺，光刻定义需要的多晶硅栅层域，并刻蚀掉不需要的多晶硅；
S12:采用淀积工艺，在所述多晶硅栅表面淀积一层绝缘介质层，作为所述多晶硅栅与金属电极的电隔离；
S13:采用光刻和刻蚀工艺，光刻定义出有源层孔层和所述多晶硅栅上的孔层，并刻蚀掉所述绝缘介质层上不需要的部分；
S14:采用淀积工艺，在所述绝缘介质层上淀积一层金属；
S15:采用刻蚀工艺，光刻定义出源极金属层域、漏极金属层域和栅极金属层域，进行刻蚀，形成所述功率器件的源极电极、漏极电极和栅极电极。
本发明的再一方面，提供了另外一种结构的功率器件，包括：
P基体，所述P基体上形成N-外延层，所述N-外延层内设有沟槽；
N-外延层，所述N-外延层内形成有相互隔离的P+1层和P+2层,所述P+1层电连接位于所述N-外延层表面的源极，所述P+2层电连接位于所述P基体底部的漏极；
栅极，所述栅极至少一部分形成在所述沟槽内，且所述栅极沿着所述P+1层和P+2层的排布方向延伸，当所述栅极施加开启电压时，所述P+1层和P+2层之间的N-沟道层形成横向的导电沟道。
采用上述技术方案后，本发明提供的一种功率器件，具有以下有益效果：
（1）本发明在沟槽的侧壁外设有第一N+层和第二N+层，且第一N+层和第二N+层由P-外延层形成的P-沟道层隔开，同时，第一N+层和源极连接，第二N+层和漏极连接，这样，在栅极施加开启电压后，P-沟道层出现反型层，电流从下往上流入第二N+层后，横向流入反型层，再流入第一N+层，然后流出源极，通过增加沟槽深度，同时增加第一N+层的深度，便相当于增加了导电沟道的宽度，从而降低沟道电阻；
（2）本发明在沟槽的底部使用第一P+层对栅氧化层进行保护，这样由N基体和第一P+层便形成一个PN结，漏极的高电场相当于施加在该PN结两端的反向电压，即高电场主要由PN结承受，大大降低了栅氧化层外侧尤其是位于沟槽底部和底部转角处的电场强度，避免了栅氧化层在高电场强度下烧毁。
附图说明
图1为现有技术中的沟槽型MOSFET功率器件的主视图；
图2为现有技术中的沟槽型MOSFET功率器件沿平行于XY的平面剖开，并同时沿沟槽侧壁边缘剖开的剖视图；
图3为实施例一的功率器件沿平行于XY的平面剖开第一N+层，并同时沿沟槽侧壁边缘剖开的剖视图；
图4为实施例一的功率器件沿平行于XY的平面剖开P-沟道层，并同时沿沟槽侧壁边缘剖开的剖视图；
图5为实施例一的功率器件沿平行于XY的平面剖开第二N+层，并同时沿沟槽侧壁边缘剖开的剖视图；
图6为实施例一的功率器件的另一实施方式中剖开P-沟道层的剖视图；
图7为实施例一的功率器件的另一实施方式中剖开第二N+层的剖视图；
图8为实施例四的功率器件沿平行于XY的平面剖开第一N+层，并同时沿沟槽侧壁边缘剖开的剖视图；
图9为实施例五的功率器件沿平行于XY的平面剖开第一N+层，并同时沿沟槽侧壁边缘剖开的剖视图；
图10为实施例六的功率器件沿平行于XY的平面剖开第一N+层，并同时沿沟槽侧壁边缘剖开的剖视图；
图11为实施例七的功率器件沿平行于XY的平面剖开第一N+层，并同时沿沟槽侧壁边缘剖开的剖视图；
图12为实施例八的功率器件沿平行于XY的平面剖开第一N+层，并同时沿沟槽侧壁边缘剖开的剖视图；
图13为实施例八的功率器件沿平行于XY的平面剖开P-沟道层，并同时沿沟槽侧壁边缘剖开的剖视图；
图14为实施例八的功率器件沿平行于XY的平面剖开第二N+层，并同时沿沟槽侧壁边缘剖开的剖视图；
图15为实施例九的功率器件沿平行于XY的平面剖开P+1层，并同时沿沟槽侧壁边缘剖开的剖视图。
其中，
N+衬底11’，N-漂移区12’，沟槽21’，多晶硅栅211’，栅氧化层212’，沟道电流I’；
N基体1，N+衬底11，N-漂移区12，P-外延层2，沟槽21，栅极211，栅氧化层212，第一N+层22，第二N+层23，P-沟道层24，第一P+层25，第二P+层26，第三P+层27，绝缘介质层3，源极4，源极接触槽41，漏极5，导通电流I；
P基体6，N-外延层61，P+1层62，P+2层63，N-沟道层64，N+1层65，N+2层66，N+3层67。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。以下对至少一个示例性实施例的描述实际上仅仅是说明性的，决不作为对本发明及其应用或使用的任何限制。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
需要注意的是，这里所使用的术语仅是为了描述具体实施方式，而非意图限制根据本申请的示例性实施方式。如在这里所使用的，除非上下文另外明确指出，否则单数形式也意图包括复数形式，此外，还应当理解的是，当在本说明书中使用术语“包含”和/或“包括”时，其指明存在特征、步骤、操作、器件、组件和/或它们的组合。
除非另外具体说明，否则在这些实施例中阐述的部件和步骤的相对布置、数字表达式和数值不限制本发明的范围。同时，应当明白，为了便于描述，附图中所示出的各个部分的尺寸并不是按照实际的比例关系绘制的。对于相关领域普通技术人员已知的技术、方法和设备可能不作详细讨论，但在适当情况下，所述技术、方法和设备应当被视为授权说明书的一部分。在这里示出和讨论的所有示例中，任何具体值应被解释为仅仅是示例性的，而不是作为限制。因此，示例性实施例的其它示例可以具有不同的值。应注意到：相似的标号和字母在下面的附图中表示类似项，因此，一旦某一项在一个附图中被定义，则在随后的附图中不需要对其进行进一步讨论。
在本发明的描述中，需要理解的是，方位词如“前、后、上、下、左、右”、“横向、竖向、垂直、水平”和“顶、底”等所指示的方位或位置关系通常是基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，在未作相反说明的情况下，这些方位词并不指示和暗示所指的装置或元件必须具有特定的方位或者以特定的方位构造和操作，因此不能理解为对本发明保护范围的限制；方位词“内、外”是指相对于各部件本身的轮廓的内外。
为了便于描述，在这里可以使用空间相对术语，如“在……之上”、“在……上方”、“在……上表面”、“上面的”等，用来描述如在图中所示的一个器件或特征与其他器件或特征的空间位置关系。应当理解的是，空间相对术语旨在包含除了器件在图中所描述的方位之外的在使用或操作中的不同方位。例如，如果附图中的器件被倒置，则描述为“在其他器件或构造上方”或“在其他器件或构造之上”的器件之后将被定位为“在其他器件或构造下方”或“在其他器件或构造之下”。因而，示例性术语“在……上方”可以包括“在……上方”和“在……下方”两种方位。该器件也可以其他不同方式定位(旋转90度或处于其他方位)，并且对这里所使用的空间相对描述作出相应解释。
此外，需要说明的是，使用“第一”、“第二”等词语来限定零部件，仅仅是为了便于对相应零部件进行区别，如没有另行声明，上述词语并没有特殊含义，因此不能理解为对本发明保护范围的限制。
实施例一：
本实施例的功率器件为MOSFET功率器件，如图3所示，本实施例的功率器件包括N基体1和N基体1上延伸出的P-外延层2，N基体1和P-外延层2的材料均为SiC，其中，N基体1包括N+衬底11和N-漂移区12，N+衬底11和漏极5相连，N-漂移区12上延伸出上述P-外延层2，P-外延层2内设有沟槽21，沟槽21上方设有绝缘介质层3和源极4，整体形成为一个沟槽型MOSFET功率器件，但是其具体结构和现有技术不同。
具体地，参见图3，在本实施例中，沟槽21的侧壁外沿沟槽21长度方向（图3中Z方向）设有相互隔离的第一N+层22和第二N+层23，第一N+层22和第二N+层23具有一定间距，两者之间由P-沟道层24隔开，如图4所示，P-沟道层24由P-外延层2内的P-半导体形成，在栅极211施加开启电压后，P-沟道层24贴近沟槽21侧壁的区域反型，形成横向（图3中Z方向）的导电沟道，使得第一N+层22和第二N+层23导通。
进一步地，如图3所示，第一N+层22和位于P-外延层2上表面的源极4电连接，如图5所示，第二N+层23通过N-漂移区12和N+衬底11与漏极5电连接，这样，便形成了漏极5、第二N+层23、P-沟道层24中形成的反型层、第一N+层22、源极4的导电通道。如图5所示，第二N+层23的厚度（图3中Y方向）较厚，在现有技术中，沟道电流是直接在反型层内流动，而反型层的厚度非常薄，远小于本实施例的第二N+层23的厚度，因此相比较于现有技术，本实施例的第二N+层23处的电阻很小。同样，参见图3，本实施例的第一N+层22也具有一定的厚度，使得该部分电阻相比较于现有技术也很小。虽然在P-沟道层24反型后形成的导电沟道的宽度（即厚度，图3中Y方向）和现有技术中相同，但是，当沟槽21、第一N+层22和第二N+层23均沿图3中X方向继续延伸时，导电沟道的深度也在进一步延伸，相当于增加了导电沟道的宽度，使得沟道电阻逐渐减小，整个器件的导通电阻也逐渐减小，同时，本实施例的导电沟道长度（图3中Z方向）较短，使得沟道电阻进一步减小。
由以上内容可知，本实施例在沟槽21的侧壁外沿沟槽21的长度方向设有第一N+层22和第二N+层23，且第一N+层22和第二N+层23由P-外延层2内P-型半导体形成的P-沟道层24隔开，同时，第一N+层22和源极4连接，第二N+层23和漏极5连接，这样，在栅极211施加开启电压后，P-沟道层24反型，导通电流I从下往上流入第二N+层23后，横向流入反型层，再流入第一N+层22，然后流出源极4，通过增加沟槽21、第一N+层22和第二N+层23的深度，便相当于增加了导电沟道的宽度，从而降低了沟道电阻。
进一步地，如图3所示，第一N+层22的底端高于N-漂移区12，使得两者由P-外延层2内的P-半导体隔开，如果两者直接接触，便会直接形成漏极5、N+衬底11、N-漂移区12、第一N+层22、源极4的导通路径，那么无论栅极211有没有施加电压，均会直接导通，功率器件失去开关功能。
优选地，如图3-4所示，本实施例的第一N+层22的第一端和源极4电性连接，第二端即底端高于沟槽21的底端，便于对栅氧化层212的底部进行保护，具体地，沟槽21底部和底部侧边均为P-半导体，该P-半导体和N-漂移区12在漏极5的高电场下相当于形成一个反向偏置的PN结，漏极5产生的高电场由该PN结承受，可对栅氧化层212的底部和底部侧边进行保护。同时，由于电流方向从第二N+层23横向流向第一N+层22，本实施例中位于沟槽21底部和底部侧边的P-半导体不会影响到导通电流I的路径，也就不会影响导通电阻，而现有技术中，如图2，导通电流上下流动，在和本实施例的器件的截面积（XY所在平面）相同的情况下，如果在沟槽21’的底部和底部侧边增加和图3中一样的P-半导体，虽然也能一定程度上保护栅氧化层，但是很明显会大大增加沟道电阻。
进一步地，如图3-4所示，在本实施例的P-外延层2中，位于沟槽21的底部以及底部侧边的区域形成为第一P+层25，高掺杂的第一P+层25使得上述反向偏置的PN结更不容易击穿，更好的保护栅氧化层212的底部和底部侧边，同时，由于本实施例的沟槽深度加深时需要同时加深N基体1的深度，而本实施例对栅氧化层212增加了保护，使得栅氧化层212不容易被击穿，那么便可以适当缩小N基体1的深度（图3中X方向），使得本实施例的器件尺寸减小。而且本实施例的N基体1和P-外延层2均使用SiC材料，由于SiC能耐受10倍于Si的电场，栅氧化层更不易被击穿，N基体1的深度可以设置更小，可进一步减小器件尺寸。
优选地，如图5所示，第二N+层23和沟槽21的底部之间形成有第一P+层25，第一P+层25包裹沟槽21的底部及底部侧边，在器件关断状态下，高电场使得第一P+层25周围形成的耗尽层非常宽，会夹断第二N+层23，使得第二N+层23和沟槽侧壁区域的栅氧化层之间的电压减小，这样便是同时保护了栅氧化层底部和侧壁，而且由于对栅氧化层进行了隔离和保护，使得本实施例的沟槽和第一N+层可以进一步向下延伸，进一步减小导通电阻。
进一步地，如图3-4所示，第一N+层22和P-沟道层24的外表面均形成有第二P+层26，高掺杂的第二P+层26使得P-沟道层24的残余少子迅速移动到第一N+层22，使得本实施例的MOSFET器件更容易关断，关断速度更快。
进一步地，如图3所示，本实施例在P-外延层的上表面设有和源极4接触的源极接触槽41，为了防止源极4和第二N+层23连通，本实施例在第二N+层23上方设置隔离区，如图5所示，在绝缘介质层3和第二N+层23之间设置有第三P+层27，同时，如图4所示，本实施例的绝缘介质层3和P-沟道层24之间也设置有第三P+层27，并且第三P+层27的底端低于所述源极接触槽41的底端。而在如图6-7所示的另一实施方式中，也可在绝缘介质层3和P-沟道层24之间不设置第三P+层27，仅在绝缘介质层3和第二N+层23之间设置第三P+层27。
进一步地，如图3所示，本实施例的沟槽21的侧壁外沿第一N+层22和第二N+层23的排布方向交错设置有多个第一N+层22和第二N+层23，且任意两个第一N+层22和第二N+层23之间均由P-沟道层24隔离，第一N+层22、第二N+层23和第二N+层23两侧的P-沟道层24形成为一组，以该组为一个单位向所述排布方向延伸，以形成功率器件。
本实施例的N基体1和P-外延层2的材料均为SiC，因为SiC不易被击穿，相对于其他材料，可以将沟槽深度延伸的更加深，使得导通电阻更加小，但是需要注意，本实施例的N基体1和P-外延层2的材料并不局限于SiC，在使用其他材料时，也能产生一定的有益效果，仅是因为用在SiC材料制作的器件中，效果更加明显，可有效降低沟道电阻和导通电阻，解决SiC低表面质量带来的沟道电阻很高的技术问题。
另外，需要说明的是，虽然本实施例的功率器件为U型MOSFET，但是，本领域的技术人员应当理解，本发明的器件结构同样适用于V型MOSFET和IGBT。
综上所述，本实施例提供的一种功率器件，增加了导电沟道的宽度，降低了沟道电阻，同时可保护栅氧化层，防止栅氧化层烧毁。
实施例二：
本实施例提供一种制造实施例一的功率MOSFET器件的方法，包括以下步骤：
S1:采用外延工艺，在N基体1表面外延制得P-外延层2，N基体1根据需要可预先掺杂形成N+衬底11和N-漂移区12；
S2:采用刻蚀工艺，在P-外延层光刻定义出沟槽区域，并进行刻蚀，形成沟槽21；
S3:采用离子注入工艺，在沟槽21底部，利用注入角度选择性地将铝离子注入到沟槽21底部及底部侧边相应区域形成第一P+层25；
S4:采用光刻和离子注入工艺，首先光刻定义出需要注入的区域，利用特定注入角度注入氮离子或磷离子到沟槽21侧壁相应区域,形成第一N+层22的侧壁层，该侧壁层即为第一N+层22中靠近沟槽21侧壁的层域；
S5:采用热氧化工艺，在沟槽21内表面使用热氧化生长一层氧化层，形成栅氧化层212；
S6:采用淀积工艺，在栅氧化层212上面淀积一层多晶硅，填充沟槽21，形成多晶硅栅，此处多晶硅栅即为实施例一中的栅极；
S7:采用光刻和刻蚀工艺，光刻定义需要的多晶硅栅层域，并刻蚀掉不需要的多晶硅；
S8:采用光刻和离子注入工艺，光刻定义出需要注入的区域，注入氮离子或磷离子到P-外延层2表面相应区域，形成第一N+层22的表面层，该表面层即为第一N+层22中除去上述侧壁层的层域；
S9:采用光刻和离子注入工艺，光刻定义出需要注入的第二P+层区域，利用不同注入能量将铝离子注入到不同深度相应区域形成第二P+层26；
S10:采用光刻和离子注入工艺，光刻定义出需要注入的第二N+层区域，利用不同注入能量将氮离子或磷离子注入到不同深度相应区域形成第二N+层23；
S11:采用光刻和离子注入工艺，光刻定义出需要注入的第三P+层区域，通过注入铝离子形成第三P+层27；
S12:采用淀积工艺，在多晶硅栅表面淀积一层绝缘介质层3，作为多晶硅栅与金属电极的电隔离；
S13:采用光刻和刻蚀工艺，光刻定义出有源层孔层和多晶硅栅上的孔层，并刻蚀掉绝缘介质层3上不需要的部分；
S14:采用淀积工艺，在绝缘介质层3上淀积一层金属；
S15:采用刻蚀工艺，光刻定义出源极金属层域、漏极金属层域和栅极金属层域，进行刻蚀，形成器件的源极电极、漏极电极和栅极电极，需要说明的是，源极电极即为实施例一中的源极4；漏极电极即为实施例一中的漏极5，在N+衬底11的下表面淀积金属形成；栅极电极可形成在图3中Z方向的终端。
其中，步骤S3-S9可根据需要重新调整部分顺序，例如步骤S4和S5可调换顺序，但是并不影响本实施例的功率器件的制作。
本实施例通过先刻蚀出沟槽21，然后从沟槽21注入杂质形成第一P+层25和第一N+层22的侧壁层，减小了工艺的难度，便于制造加工。
实施例三：
本实施例提供另外一种制造实施例一的MOSFET功率器件的方法，包括以下步骤：
S1:采用外延工艺，在N基体1表面外延制得P-外延层2，N基体1根据需要可预先掺杂形成N+衬底11和N-漂移区12；
S2:采用光刻和离子注入工艺，首先光刻定义出需要注入的区域，利用不同注入能量注入氮离子或磷离子到相应区域的不同深度,形成第一N+层22中沿深度方向的层域，此处沿深度方向的层域即为实施例二中的第一N+层的侧壁层；
S3:采用光刻和离子注入工艺，光刻定义出需要注入的第二P+层区域，利用不同注入能量将铝离子注入到不同深度相应区域形成第二P+层26；
S4:采用光刻和离子注入工艺，光刻定义出需要注入的第二N+层区域，利用不同注入能量将氮离子或磷离子注入到不同深度相应区域形成第二N+层23；
由于离子需要注入的深度较深，步骤S1-S4可根据需要重复循环进行多次，如可以先通过步骤S1外延制得P-外延层2中的第一层，第一层的厚度可以为P-外延层2总厚度（图3中X方向）的1/M，M为正整数，然后通过步骤S2-S4进行离子注入，接着在上述第一层上制得P-外延层2的第二层，第二层以及之后的每一层的厚度均为P-外延层2总厚度的1/M，然后再通过步骤S2-S4进行离子注入，如此循环进行M次，该种方法通过将步骤S1-S4根据需要重复循环进行多次，便于离子的深度注入，减小了工艺的难度，便于制造加工。
S5:采用刻蚀工艺，在P-外延层光刻定义出沟槽区域，并进行刻蚀，形成沟槽21；
S6:采用离子注入工艺，在沟槽21底部，利用注入角度选择性地将铝离子注入到沟槽21底部及底部侧边相应区域形成第一P+层25；
S7:采用热氧化工艺，在沟槽21内表面使用热氧化生长一层氧化层，形成栅氧化层212；
S8:采用淀积工艺，在栅氧化层212上面淀积一层多晶硅，填充沟槽21，形成多晶硅栅，此处多晶硅栅即为实施例一中的栅极；
S9:采用光刻和离子注入工艺，光刻定义出需要注入的区域，注入氮离子或磷离子到P-外延层表面相应区域，形成第一N+层22的表面层，此处表面层和实施例二中的第一N+层的表面层相同；
S10:采用光刻和离子注入工艺，光刻定义出需要注入的第三P+层区域，通过注入铝离子形成第三P+层27；
S11:采用光刻和刻蚀工艺，光刻定义需要的多晶硅栅层域，并刻蚀掉不需要的多晶硅；
S12:采用淀积工艺，在多晶硅栅表面淀积一层绝缘介质层3，作为多晶硅栅与金属电极的电隔离；
S13:采用光刻和刻蚀工艺，光刻定义出有源层孔层和多晶硅栅上的孔层，并刻蚀掉绝缘介质层上不需要的部分；
S14:采用淀积工艺，在绝缘介质层3上淀积一层金属；
S15:采用刻蚀工艺，光刻定义出源极金属层域、漏极金属层域和栅极金属层域，进行刻蚀，形成器件的源极电极、漏极电极和栅极电极，需要说明的是，源极电极即为实施例一中的源极4；漏极电极即为实施例一中的漏极5，在N+衬底11的下表面淀积金属形成；栅极电极可形成在图3中Z方向的终端。
其中，步骤S2-S4可根据需要重新调整顺序，例如步骤S3和S4可调换顺序，但是并不影响功率器件的制作；步骤S6-S9可根据需要重新调整部分顺序，例如步骤S6和S7可调换顺序，但是并不影响功率器件的制作。
实施例四：
如图8所示，本实施例的功率器件和实施例一的区别在于，本实施中，第一P+层25的一部分形成在N-漂移区12中。
实施例五：
如图9所示，本实施例的功率器件和实施例一的区别在于，本实施中，第一N+层22的底端低于沟槽21的底端，但高于N-漂移区12，第一N+层22将在其长度（图9中Z方向）内的沟槽21的侧壁和底部全部包裹。
实施例六：
如图10所示，本实施例的功率器件和实施例五的区别在于，本实施中，第一P+层25的一部分也可形成在N-漂移区12中。
实施例七：
如图11所示，本实施例的功率器件和实施例一的区别在于，本实施例中的沟槽21内的栅极211的顶端低于P-外延层2的上表面，这样便可省去实施例一中的绝缘介质层3，而由图11中栅极211上方区域充当绝缘介质层，可节省一定的材料和工艺成本。同时，本实施例中的第一N+层22无需设置表面层，其制作方法相对于实施例二，节省了实施例二中第一N+层的表面层的注入工艺，并且减小了源极孔层光刻的工艺难度。
实施例八：
如图12所示，本实施例的功率器件和实施例一的区别在于，本实施例中的沟槽21内的栅极211的顶端超出P-外延层2的顶端，并且向两侧（图12中Y方向和Y方向的反方向）延伸，同时如图13所示，P-沟道层24顶端也向外侧延伸，如图14所示，第二N+层23上方也不需要设置第三P+层与源极4隔离，减小了工艺成本。
本实施例的功率器件的制作方法，和实施例二相比，除了可以取消第三P+层的注入步骤之外，同时还需要将第二N+层23和第二P+层26的注入步骤提前到形成多晶硅栅之前，否则在形成了多晶硅栅之后，便无法注入形成第二N+层23和第二P+层26。需要注意的是，本实施例的第一N+层22包括两部分，其中一部分如图12所示完全与源极4隔开，另一部分和图3中相同通过接触孔或接触槽的形式和源极接触。
本实施例由于栅极和P-沟道层的顶端均向两侧延伸，相当于进一步增加了导电沟道的宽度，可进一步减小导通电阻。
实施例九：
现有技术中的沟槽型MOSFET存在N-MOS和P-MOS两种，两者结构基本相同，只是注入的杂质不同，同样，实施例一的功率器件类似于N-MOS，那么，本领域的技术人员很容易想到和实施例一相对应的P-MOS，如图15所示，本实施例的功率器件包括P基体6和P基体6上延伸出的N-外延层61，在N-外延层61内形成有相互隔离的P+1层62和P+2层63，P+1层62和P+2层63由N-外延层61内的N-半导体隔开，且该部分N-半导体形成为N-沟道层64，P+1层62电连接位于N-外延层61表面的源极4，P+2层63电连接位于P基体6底部的漏极5。
进一步地，N-外延层61内同样设有沟槽21，沟槽21内形成有栅极211，栅极211沿着P+1层62和P+2层63的排布方向延伸，当栅极211施加开启电压时，P+1层62和P+2层63之间的N-沟道层64形成横向的导电沟道。
本实施例中的导通电流i从源极4经过P+1层62，在N-外延层61内也是横向流动到P+2层63，再经过P基体6流到漏极5，同样可通过加深沟槽的深度以减小沟道电阻。
需要说明的是，本实施例中的N+1层、N+2层和N+3层均为N型高掺杂，其中的数字1、2和3仅是为了相互区分；P+1层和P+2层均为P型高掺杂，其中的数字1和2也仅是为了相互区分。
本实施例中的栅极211的顶端和N-外延层61的上表面齐平，可选地，和实施例八、实施例九类似，在其他实施例中，栅极的顶端可以低于N-外延层61的上表面，也可高于N-外延层61的上表面，并向两侧延伸。
以上所述，仅为本发明较佳的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，根据本发明的技术方案及其发明构思加以等同替换或改变，都应涵盖在本发明的保护范围之内。

Claims (12)

1.一种功率器件，其特征在于，包括：
N基体（1），所述N基体（1）上形成P-外延层（2），所述P-外延层（2）内设有沟槽（21）；
P-外延层（2），所述P-外延层（2）内紧靠所述沟槽（21）的侧壁外沿着所述沟槽（21）的延伸方向形成有相互隔离的第一N+层（22）和第二N+层（23），所述第一N+层（22）电连接位于所述P-外延层（2）表面的源极（4）且与所述N基体（1）间隔开，所述第二N+层（23）电连接位于所述N基体（1）底部的漏极（5）且与所述源极（4）间隔开；
栅极（211），所述栅极（211）至少一部分形成在所述沟槽（21）内，且所述栅极（211）沿着所述第一N+层（22）和第二N+层（23）的排布方向延伸，当所述栅极（211）施加开启电压时，所述第一N+层（22）和第二N+层（23）之间的P-沟道层（24）形成横向的导电沟道。
2.根据权利要求1所述的一种功率器件，其特征在于，所述第一N+层（22）和所述N基体（1）之间通过第一P+层（25）隔开，所述第一P+层（25）至少一部分形成在所述P-外延层（2）中或者至少一部分形成在所述N基体（1）中。
3.根据权利要求1所述的一种功率器件，其特征在于，所述第二N+层（23）和所述沟槽（21）的底部之间形成有第一P+层（25），所述第一P+层（25）包裹所述沟槽（21）的底部及底部侧边。
4.根据权利要求1所述的一种功率器件，其特征在于，所述第一N+层（22）的底端高于所述沟槽（21）的底端，且在所述P-外延层（2）中，位于所述沟槽（21）的底部以及底部侧边的区域均形成有第一P+层（25）。
5.根据权利要求1所述的一种功率器件，其特征在于，所述第一N+层（22）和所述P-沟道层（24）的外表面均形成有第二P+层（26）。
6.根据权利要求1所述的一种功率器件，其特征在于，所述沟槽（21）上还设有绝缘介质层（3），所述绝缘介质层（3）和所述第二N+层（23）之间形成有第三P+层（27）。
7.根据权利要求1所述的一种功率器件，其特征在于，所述沟槽（21）的侧壁外沿所述第一N+层（22）和第二N+层（23）的排布方向交错设置有多个所述第一N+层（22）和第二N+层（23），且任意两个所述第一N+层（22）和第二N+层（23）之间均由所述P-沟道层（24）隔离。
8.根据权利要求1所述的一种功率器件，其特征在于，所述N基体（1）和所述P-外延层（2）的材料均为SiC。
9.一种功率器件的制作方法，其特征在于，包括以下步骤：
S1:采用外延工艺，在N基体（1）表面外延制得P-外延层（2）；
S2:采用刻蚀工艺，在所述P-外延层（2）光刻定义出沟槽区域，并进行刻蚀，形成沟槽（21）；
S3:采用离子注入工艺，利用注入角度选择性地将铝离子注入到所述沟槽（21）底部及底部侧边相应区域形成第一P+层（25）；
S4:采用光刻和离子注入工艺，首先光刻定义出需要注入的区域，利用特定注入角度注入氮离子或磷离子到紧靠所述沟槽（21）侧壁外相应区域,形成第一N+层（22）的侧壁层，该第一N+层（22）的侧壁层与N基体（1）之间由所述第一P+层（25）间隔开；
S5:采用热氧化工艺，在所述沟槽（21）内表面使用热氧化生长一层氧化层，形成栅氧化层（212）；
S6:采用淀积工艺，在所述栅氧化层（212）上面淀积一层多晶硅，填充所述沟槽（21），形成多晶硅栅；
S7:采用光刻和刻蚀工艺，光刻定义需要的多晶硅栅层域，并刻蚀掉不需要的多晶硅；
S8:采用光刻和离子注入工艺，光刻定义出需要注入的区域，注入氮离子或磷离子到所述P-外延层（2）表面相应区域，形成所述第一N+层（22）的表面层；
S9:采用光刻和离子注入工艺，光刻定义出需要注入的第二P+层（26）区域，利用不同注入能量将铝离子注入到不同深度相应区域形成所述第二P+层（26）；
S10:采用光刻和离子注入工艺，光刻定义出需要注入的第二N+层（23）区域，利用不同注入能量将氮离子或磷离子注入到不同深度相应区域形成所述第二N+层（23），所述第二N+层（23）和所述第一N+层（22）间隔开，两者之间形成P-沟道层（24）；
S11:采用光刻和离子注入工艺，光刻定义出需要注入的第三P+层（27）区域，通过注入铝离子形成所述第三P+层（27），所述第三P+层（27）间隔开所述第二N+层（23）和源极；
S12:采用淀积工艺，在所述多晶硅栅表面淀积一层绝缘介质层（3），作为所述多晶硅栅与金属电极的电隔离；
S13:采用光刻和刻蚀工艺，光刻定义出有源层孔层和所述多晶硅栅上的孔层，并刻蚀掉所述绝缘介质层（3）上不需要的部分；
S14:采用淀积工艺，在所述绝缘介质层（3）上淀积一层金属；
S15:采用刻蚀工艺，光刻定义出源极金属层域、漏极金属层域和栅极金属层域，进行刻蚀，形成所述功率器件的源极电极、漏极电极和栅极电极。
10.一种功率器件的制作方法，其特征在于，包括以下步骤：
S1:采用外延工艺，在N基体（1）表面外延制得P-外延层（2）；
S2:采用光刻和离子注入工艺，首先光刻定义出需要注入的区域，利用不同注入能量注入氮离子或磷离子到相应区域的不同深度,形成第一N+层（22）中沿深度方向的层域；
S3:采用光刻和离子注入工艺，光刻定义出需要注入的第二P+层（26）区域，利用不同注入能量将铝离子注入到不同深度相应区域形成所述第二P+层（26）；
S4:采用光刻和离子注入工艺，光刻定义出需要注入的第二N+层（23）区域，利用不同注入能量将氮离子或磷离子注入到不同深度相应区域形成所述第二N+层（23），所述第二N+层（23）和所述第一N+层（22）间隔开，两者之间形成P-沟道层（24）；
S5:采用刻蚀工艺，在所述P-外延层（2）光刻定义出沟槽区域，并进行刻蚀，形成沟槽（21），所述沟槽（21）的侧壁外紧靠所述第一N+层（22）和第二N+层（23）；
S6:采用离子注入工艺，利用注入角度选择性地将铝离子注入到所述沟槽（21）底部及底部侧边相应区域形成第一P+层（25），所述第一P+层（25）间隔开所述第一N+层（22）和N基体（1）；
S7:采用热氧化工艺，在所述沟槽（21）内表面使用热氧化生长一层氧化层，形成栅氧化层（212）；
S8:采用淀积工艺，在所述栅氧化层（212）上面淀积一层多晶硅，填充所述沟槽（21），形成多晶硅栅；
S9:采用光刻和离子注入工艺，光刻定义出需要注入的区域，注入氮离子或磷离子到所述P-外延层（2）表面相应区域，形成所述第一N+层（22）的表面层；
S10:采用光刻和离子注入工艺，光刻定义出需要注入的第三P+层（27）区域，通过注入铝离子形成所述第三P+层（27），所述第三P+层（27）间隔开所述第二N+层（23）和源极；
S11:采用光刻和刻蚀工艺，光刻定义需要的多晶硅栅层域，并刻蚀掉不需要的多晶硅；
S12:采用淀积工艺，在所述多晶硅栅表面淀积一层绝缘介质层（3），作为所述多晶硅栅与金属电极的电隔离；
S13:采用光刻和刻蚀工艺，光刻定义出有源层孔层和所述多晶硅栅上的孔层，并刻蚀掉所述绝缘介质层（3）上不需要的部分；
S14:采用淀积工艺，在所述绝缘介质层（3）上淀积一层金属；
S15:采用刻蚀工艺，光刻定义出源极金属层域、漏极金属层域和栅极金属层域，进行刻蚀，形成所述功率器件的源极电极、漏极电极和栅极电极。
11.根据权利要求10所述的功率器件的制作方法，其特征在于，所述步骤S1-S4重复循环进行多次。
12.一种功率器件，其特征在于，包括：
P基体（6），所述P基体（6）上形成N-外延层（61），所述N-外延层（61）内设有沟槽；
N-外延层（61），所述N-外延层（61）内紧靠所述沟槽的侧壁外沿着所述沟槽的延伸方向形成有相互隔离的P+1层（62）和P+2层（63）,所述P+1层（62）电连接位于所述N-外延层（61）表面的源极且与所述P基体（6）间隔开，所述P+2层（63）电连接位于所述P基体（6）底部的漏极且与所述源极间隔开；
栅极，所述栅极至少一部分形成在所述沟槽内，且所述栅极沿着所述P+1层（62）和P+2层（63）的排布方向延伸，当所述栅极施加开启电压时，所述P+1层（62）和P+2层（63）之间的N-沟道层（64）形成横向的导电沟道。
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