EP4018481A1 - Halbleitervorrichtung und verfahren zum herstellen einer halbleitervorrichtung - Google Patents

Halbleitervorrichtung und verfahren zum herstellen einer halbleitervorrichtung

Info

Publication number
EP4018481A1
EP4018481A1 EP20760435.6A EP20760435A EP4018481A1 EP 4018481 A1 EP4018481 A1 EP 4018481A1 EP 20760435 A EP20760435 A EP 20760435A EP 4018481 A1 EP4018481 A1 EP 4018481A1
Authority
EP
European Patent Office
Prior art keywords
region
trench
buried
semiconductor device
conductivity type
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
EP20760435.6A
Other languages
English (en)
French (fr)
Inventor
Alberto MARTINEZ-LIMIA
Klaus Heyers
Wolfgang Feiler
Stephan Schwaiger
Jan-Hendrik Alsmeier
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Robert Bosch GmbH
Original Assignee
Robert Bosch GmbH
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Robert Bosch GmbH filed Critical Robert Bosch GmbH
Publication of EP4018481A1 publication Critical patent/EP4018481A1/de
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/0619—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a supplementary region doped oppositely to or in rectifying contact with the semiconductor containing or contacting region, e.g. guard rings with PN or Schottky junction
    • H01L29/0623—Buried supplementary region, e.g. buried guard ring
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H01L29/0692—Surface layout
    • H01L29/0696—Surface layout of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H01L29/0852—Source or drain regions of field-effect devices of field-effect transistors with insulated gate of DMOS transistors
    • H01L29/0873—Drain regions
    • H01L29/0878—Impurity concentration or distribution
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/1608—Silicon carbide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66053—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide
    • H01L29/66068—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/66712—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/66734—Vertical DMOS transistors, i.e. VDMOS transistors with a step of recessing the gate electrode, e.g. to form a trench gate electrode

Definitions

  • the invention relates to a semiconductor device and a method for manufacturing a semiconductor device.
  • a field effect transistor for example a MOSFET, for example a silicon carbide MOSFET (SiC-MOSFET), which has a gate that is formed as a trench structure (also referred to as a trench structure; the terms trench and trench are used synonymously herein)
  • a trench structure also referred to as a trench structure; the terms trench and trench are used synonymously herein
  • conventionally used for shielding the trench structure preferably uses deep p + structures which run laterally adjacent to the trench and are optionally also formed in an L-shape with a buried leg below the trench. See e.g. US 8,946,726 B2.
  • Alternative approaches use an implantation of a p-area below the trench (as a so-called "bubble"), e.g. by implantation through the trench. (e.g. US 2018/0097 079 Al).
  • the buried region can extend on a first side of the trench from the edge region of the drift region to the trench and extend on an opposite side of the trench from the edge region of the drift region to the trench and each be in direct contact with a first partial region of a surface of the trench .
  • This arrangement can be used, for example as a toothed structure, in such a way that a higher density of the shielding regions is provided under the trench, while a distance between the buried regions in a third dimension is wide enough for good current conduction in the case of passage. Effective field shielding of the trench floor can thus be achieved through the “interdigital” structure of the buried areas with good current flow in the case of passage.
  • At least one n-doped region 13, which is also referred to below as nJFET region 13, and at least one p-doped buried region 12 can be arranged next to one another, for example in a common plane.
  • An n-doped region 11, 111 which is also referred to below as n-spreading region 11, 111, can be arranged above, for example on top.
  • the n-spreading region 11, 111 can be formed, for example, as a layer, the n-spreading region being designated 111 in the left half-cell and 11 in the right half-cell.
  • At least one can also be provided on the top side of the semiconductor device, for example on the source region 9, 109 and the p + -doped regions 10, 110
  • Metallization 2, 102 can be arranged, which can extend over the channel region 8, 108.
  • the metallization 2, 102 is at source potential.
  • the contact between the metallization 2, 102 and the underlying semiconductor forms an ohmic contact. In the embodiment with the shielding region 17, this can be connected to the source potential via the buried region 12 and the p + -doped regions 10, 110.
  • the semiconductor device 1 can furthermore have an edge termination for receiving a reverse voltage in the lateral direction and a gate pad (both not shown here).
  • the buried areas 12 can form a “herringbone structure”.
  • the arrangement of the buried regions 12, for example the fishbone structure, can (preferably) continue periodically in the lateral directions parallel and perpendicular to the trench 5 and be formed in the entire active region.
  • the buried regions 12 run in two directions that are not parallel and also not perpendicular to the trench 5, in the case of the presence of the additional shielding structure 17 even in three directions.

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Junction Field-Effect Transistors (AREA)

Abstract

Es wird eine Halbleitervorrichtung (1) bereitgestellt. Die Halbleitervorrichtung (1) kann ein Driftgebiet (11, 111, 13, 14, 15) eines ersten Leitfähigkeitstyps, ein Kanalgebiet (8, 108) eines zweiten Leitfähigkeitstyps auf dem Driftgebiet (11, 111, 13, 14, 15), wobei der zweite Leitfähigkeitstyp dem ersten Leitfähigkeitstyp entgegengesetzt ist, ein Source-Gebiet (9, 109) vom ersten Leitfähigkeitstyp auf dem Kanalgebiet (8, 108), einen Graben (5), der ein isoliertes Gate bildet und sich durch das Source-Gebiet (9, 109) und das Kanalgebiet (8, 108) erstreckt, so dass sein Boden sich im Driftgebiet (11, 111, 13, 14, 15) befindet, und mindestens einen vergrabenen Bereich (12) des zweiten Leitfähigkeitstyps, welcher sich innerhalb des Driftgebiets (11, 111, 13, 14, 15) von einem Randbereich des Driftgebiets (11, 111, 13, 14, 15) zum Graben (5) erstreckt und mit einem ersten Teilbereich (32) einer Oberfläche des Grabens (5) in direktem Kontakt ist, aufweisen, wobei ein zweiter Teilbereich (34) einer Oberfläche des Grabens (5) in direktem Kontakt mit dem Driftgebiet (11, 111, 13, 14, 15) ist, und wobei der vergrabene Bereich (12) elektrisch leitend mit dem Source-Gebiet (9, 109) verbunden ist.

Description

Beschreibung
HALBLEITERVORRICHTUNG UND VERFAHREN ZUM HERSTELLEN EINER HALBLEITERVORRICHTUNG
Die Erfindung betrifft eine Halbleitervorrichtung und ein Verfahren zum Herstellen einer Halbleitervorrichtung.
Bei einem Feldeffekttransistor, z.B. einem MOSFET, z.B. einem Siliziumcarbid-MOSFET (SiC- MOSFET), welcher ein Gate hat, das als Grabenstruktur (auch als Trenchstruktur bezeichnet; die Begriffe Trench und Graben werden hierin synonym verwendet) gebildet ist, werden herkömmlich zur Abschirmung der Trenchstruktur vorzugsweise tiefe p+-Strukturen verwendet, die lateral benachbart zum Trench verlaufen und ggf. auch in L-Form mit vergrabenem Schenkel unterhalb des Trenches gebildet sind. Siehe dazu z.B. US 8,946,726 B2. Alternative Ansätze nutzen eine Implantation eines p-Gebietes unterhalb des Trenches (als so genannte „Bubble“), z.B. durch Implantation durch den Trench. (z.B. US 2018 /0097 079 Al).
Eine herkömmliche Feldabschirmung stellt einen Kompromiss dar zwischen einer (möglichst niedrigen) Belastung eines Gateoxids und einem (möglichst niedrigen) elektrischen Widerstand bei einem Stromfluss durch ein Driftgebiet des MOSFETs, z.B. durch eine JFET-Zone hindurch, die innerhalb des Driftgebiets gebildet sein kann.
Es ist eine Aufgabe der Erfindung, eine Halbleitervorrichtung bzw. ein Verfahren zu ihrer Herstellung bereitzustellen, welche einen möglichst hohen Schutz für das Gateoxid bietet, dabei jedoch einen Stromfluss durch die Halbleitervorrichtung möglichst unbeeinträchtigt lässt.
Die Aufgabe wird gemäß einem Aspekt der Erfindung gelöst durch eine Halbleitervorrichtung, welche ein Driftgebiet eines ersten Leitfähigkeitstyps, ein Kanalgebiet eines zweiten Leitfähigkeitstyps auf dem Driftgebiet, ein Source-Gebiet vom ersten Leitfähigkeitstyp auf dem oder im Kanalgebiet, einen Graben, der ein isoliertes Gate bildet und sich durch das Source- Gebiet und das Kanalgebiet erstreckt, so dass sein Boden sich im Driftgebiet befindet, und mindestens einen vergrabenen Bereich des zweiten Leitfähigkeitstyps, welcher sich innerhalb des Driftgebiets von einem Randbereich des Driftgebiets zum Graben erstreckt und mit einem ersten Teilbereich einer Oberfläche des Grabens in direktem Kontakt ist, aufweist. Dabei kann der zweite Leitfähigkeitstyp dem ersten Leitfähigkeitstyp entgegengesetzt sein, ein zweiter Teilbereich einer Oberfläche des Grabens kann in direktem Kontakt mit dem Driftgebiet sein, und der vergrabene Bereich kann elektrisch leitend mit dem Source-Gebiet verbunden sein. Anschaulich kann die Halbleitervorrichtung als Feldeffekttransistor, z.B. MOSFET, gestaltet sein, bei welchem eine Gateabschirmung als ein vergrabener Bereich bereitgestellt ist, welcher sich bis zum Gateoxid erstreckt, so dass das Gateoxid dort besonders gut geschützt ist. Allerdings ist der vergrabene Bereich so ausgebildet, dass er nur auf einem Teil der Länge des Grabens diesen berührt, so dass Bereiche verbleiben, in welchen der (vertikale) Stromfluss durch den (horizontal angeordneten) vergrabenen Bereich nicht oder nur unwesentlich beeinträchtigt ist.
Die Aufgabe wird gemäß einem weiteren Aspekt der Erfindung gelöst durch ein Verfahren zum Herstellen einer Halbleitervorrichtung, das ein Bilden eines Driftgebiets eines ersten Leitfähigkeitstyps, ein Bilden eines Kanalgebiets eines zweiten Leitfähigkeitstyps auf dem Driftgebiet, ein Bilden eines Source-Gebiets vom ersten Leitfähigkeitstyp auf dem oder im Kanalgebiet, ein Bilden eines Grabens, der ein isoliertes Gate bildet und sich durch das Source- Gebiet und das Kanalgebiet erstreckt, so dass sein Boden sich im Driftgebiet befindet, ein Bilden mindestens eines vergrabenen Bereichs des zweiten Leitfähigkeitstyps, welcher sich innerhalb des Driftgebiets von einem Randbereich des Driftgebiets zum Graben erstreckt und mit einem ersten Teilbereich einer Oberfläche des Grabens in direktem Kontakt ist, und ein elektrisch leitendes Verbinden des vergrabenen Bereichs mit dem Source-Gebiet aufweist. Dabei kann ein zweiter Teilbereich einer Oberfläche des Grabens in direktem Kontakt mit dem Driftgebiet sein, und der zweite Leitfähigkeitstyp kann dem ersten Leitfähigkeitstyp entgegengesetzt sein.
Anschaulich wird mittels des Verfahrens ein Feldeffekttransistor, z.B. ein MOSFET, mit den oben beschriebenen Eigenschaften gebildet.
In verschiedenen Ausführungsbeispielen kann die Halbleitervorrichtung, beispielsweise das Driftgebiet und gegebenenfalls weitere Gebiete, z.B. das Source-Gebiet, das Kanalgebiet und/oder der vergrabene Bereich, aus Siliziumcarbid (SiC) bestehen. Dementsprechend kann in verschiedenen Ausführungsbeispielen ein SiC-Trench-MOSFET mit einer effektiven Abschirmung seines Gateoxids bereitgestellt sein.
In verschiedenen Ausführungsbeispielen ist ein MOSFET mit einer Abschirmung seines Trench- Oxides bei gleichzeitiger Begrenzung eines Sättigungsstromes durch eine effektive JFET- Wirkung bereitgestellt. Der vergrabene Bereich kann sich in verschiedenen Ausführungsbeispielen bis unter den Graben erstrecken. Damit kann eine teilweise Umschließung des Trenchbodens, und insbesondere der Trench- Kanten im Bereich ihrer Verrundung, durch den vergrabenen Bereich erreicht werden, was zu einer besonders effektiven Feldabschirmung des Trenchbodens bzw. der Trench- Kanten führt.
In verschiedenen Ausführungsbeispielen kann der vergrabene Bereich sich auf einer ersten Seite des Grabens vom Randbereich des Driftgebiets zum Graben erstrecken und sich auf einer gegenüberliegenden Seite des Grabens vom Randbereich des Driftgebiets zum Graben erstrecken und jeweils mit einem ersten Teilbereich einer Oberfläche des Grabens in direktem Kontakt sein. Diese Anordnung kann, beispielsweise als verzahnte Struktur, so genutzt werden, dass eine höhere Dichte der Abschirmgebiete unter dem Trench bereitgestellt wird, während ein Abstand zwischen den vergrabenen Bereichen in einer dritten Dimension breit genug für eine gute Stromführung im Durchlassfall ist. Somit kann eine effektive Feldabschirmung des Trenchbodens durch die „interdigitale“ Struktur der vergrabenen Gebiete bei gutem Stromfluss im Durchlassfall erreicht werden.
Der sich auf zwei gegenüberliegenden Seiten des Grabens vom Randbereich zum Graben erstreckenden vergrabene Bereich kann in verschiedenen Ausführungsbeispielen ferner bedeuten, dass eine Justage-Invarianz in Richtung der Trench-Achse und ein großer Überlapp zwischen Trench und vergrabenem Bereich in einer Richtung senkrecht zum Graben vorliegt, was bedeutet, dass die Gestaltung der Halbleitervorrichtung sehr fehljustagetolerant sein kann.
Weiterbildungen der Aspekte sind in den Unteransprüchen und der Beschreibung dargelegt. Ausführungsformen der Erfindung sind in den Figuren dargestellt und in der nachfolgenden Beschreibung näher erläutert. Es zeigen:
Figur 1 schematisch eine Halbleitervorrichtung gemäß einer Ausführungsform;
Figur 2 schematisch eine Halbleitervorrichtung gemäß einer Ausführungsform;
Figur 3 schematisch eine Draufsicht auf einen Querschnitt der
Halbleitervorrichtung aus Fig. 1 oder Fig. 2 in der dort dargestellten Pfeilrichtung;
Figuren 4A bis 41 eine schematische Veranschaulichung eines Verfahrens zum Herstellen einer Halbleitervorrichtung gemäß einer Ausführungsform; Figuren 5A bis 51 eine schematische Veranschaulichung eines Verfahrens zum Herstellen einer Halbleitervorrichtung gemäß einer Ausführungsform; und
Figur 6 ein Ablaufdiagramm eines Verfahrens zum Herstellen einer Halbleitervorrichtung gemäß einer Ausführungsform.
FIG. 1 und FIG. 2 zeigen jeweils eine schematische Querschnittsansicht einer Halbleitervorrichtung 1 gemäß einer Ausführungsform, und FIG. 3 eine schematische Draufsicht auf einen Querschnitt der Halbleitervorrichtung aus FIG. 1 oder FIG. 2 in der dort dargestellten Pfeilrichtung. FIG. 2 kann eine bevorzugte Ausführungsform der Halbleitervorrichtung 1 sein.
In der Halbleitervorrichtung 1 weisen manche Bereiche einen ersten Leitfähigkeitstyp auf, und andere Bereiche weisen einen zweiten Leitfähigkeitstyp auf, der dem ersten Leitfähigkeitstyp entgegengesetzt ist. In den im Folgenden beschriebenen Ausführungsformen sind Bereiche des ersten Leitfähigkeitstyps n-dotiert, und Bereiche des zweiten Leitfähigkeitstyps sind p-dotiert. In weiteren nicht dargestellten Ausführungsformen können die Leitfähigkeitstypen genau umgekehrt sein.
Die Halbleitervorrichtung 1 kann, wie in FIG. 1 und FIG. 2 dargestellt ist, ein Substrat 16, z.B. ein SiC-Substrat oder ein anderes Wide-Bandgap-Halbleitersubstrat, aufweisen, welches n- dotiert sein kann. Die Halbleitervorrichtung 1 wird hierin auch als Zelle bezeichnet. Durch einen Graben 5, der weiter unten beschrieben wird, kann die Zelle in zwei Halbzellen unterteilt sein. Über dem Substrat 16, z.B. darauf, kann ein n-dotiertes Driftgebiet (im engeren Sinne) 15 gebildet sein. Darüber, z.B. darauf, kann ein n-dotiertes Gebiet 14 angeordnet sein, welches im Folgenden auch als nSpreadingFET-Gebiet 14 bezeichnet wird. Darüber, z.B. darauf, können nebeneinander, z.B. in einer gemeinsamen Ebene, mindestens ein n-dotiertes Gebiet 13, welches im Folgenden auch als nJFETGebiet 13 bezeichnet wird, und mindestens ein p- dotierter vergrabener Bereich 12 angeordnet sein. Darüber, z.B. darauf, kann ein n-dotiertes Gebiet 11, 111 angeordnet sein, welches im Folgenden auch als nSpreading-Gebiet 11, 111 bezeichnet wird. Das nSpreading-Gebiet 11, 111 kann beispielsweise als eine Schicht gebildet sein, wobei das nSpreading-Gebiet in der linken Halbzelle mit 111 und in der rechten Halbzelle mit 11 bezeichnet ist. Darüber, z.B. darauf, kann, wiederum als zwei Halbzellen, ein p-dotiertes Kanalgebiet 8, 108 (auch als Bodygebiet bezeichnet) angeordnet sein. Auf oder in dem Kanalgebiet 8, 108, kann, als zwei Halbzellen, ein n-dotiertes Source-Gebiet 9, 109 gebildet sein. Das Driftgebiet 15, das nSpreadingFET-Gebiet 14, das nJFETGebiet 13 und das nSpreading-Gebiet 11, 111 können gemeinsam als ein Driftgebiet im weiteren Sinne verstanden werden.
Die Halbleitervorrichtung 1 kann ferner den Graben (Trench) 5 aufweisen, der sich von einer Oberseite der Halbleitervorrichtung 1, z.B. von einer Oberfläche des Source-Gebiets 9, 109, durch das Source-Gebiet 9, 109 und das Kanalgebiet 8, 108 bis in das Driftgebiet (im weiteren Sinne) erstreckt. Ein Boden des Grabens 5 kann sich beispielsweise in einem Bereich befinden, in welchem das nJFETGebiet 13 und der p-dotierte vergrabene Bereich 12 aneinander angrenzen, so dass eine Oberfläche des Grabens 5 sowohl mit dem nJFETGebiet 13 als auch mit dem vergrabenen Bereich 12 in Kontakt ist. In verschiedenen Ausführungsbeispielen, z.B. wie in FIG. 1, 2, 3, 41 und 51 dargestellt, kann der mindestens eine vergrabene Bereich 12 sich mit einem Teil unterhalb des Grabens 5 befinden. Der Bereich der Oberfläche des Grabens 5, der mit dem vergrabenen Bereich 12 in Kontakt ist, wird als erster Teilbereich 32 bezeichnet.
Der Bereich der Oberfläche des Grabens 5, der mit dem dem nJFETGebiet 13 in Kontakt ist, wird als zweiter Teilbereich 34 bezeichnet. Der Graben 5 kann an seinen Wänden ein Gateoxid 6, 7 aufweisen, wobei das Gateoxid 7 das Gateoxid am Boden des Grabens 5 bezeichnen kann, welches dicker sein kann als das Gateoxid 6 an Seitenwänden des Grabens 5. Der Graben 5 kann ferner eine Gateelektrode 4 aufweisen, welche beispielsweise aus Polysilizium gebildet sein kann. FIG. 1 und FIG. 2 zeigen ferner ein optionales, direkt an den Trenchboden angrenzendes, z.B. unterhalb des Trenches 5 ausgebildetes, zusätzliches p-dotiertes Abschirmgebiet 17. Obwohl die Gateelektrode 4 und das Gateoxid 6, 7 als zum Graben 5 gehörig betrachtet werden können, wird der Graben hierin zusammenfassend mit dem Bezugszeichen 5 bezeichnet.
In der Halbleitervorrichtung 1 kann das vergrabene Gebiet 12 mit dem Source-Gebiet 9, 109 elektrisch leitend verbunden sein. Dafür können in einem Randbereich jeder der Halbzellen der Halbleitervorrichtung 1 parallel zum Graben 5 verlaufende p+-dotierte Gebiete 10, 110 angeordnet sein: aneinander angrenzende Gebiete gleicher Dotierung sind leitend miteinander verbunden und bilden somit die elektrisch leitende Verbindung. Die p+-dotierten Gebiete 10, 110 und/oder ihre Tails 21, 121 können sich, wie in FIG. 1 dargestellt, bis in den vergrabenen Bereich 12 erstrecken, wodurch sich ihre Dotierung dort der des vergrabenen Bereiches überlagert. In der linken Halbzelle in FIG. 1 hat es den Anschein, als würde sich das p+-dotierte Gebiet 110 lediglich in das n-dotierte nJFET-Gebiet 13 erstrecken. Die schematische Ansicht aus FIG. 3 zeigt jedoch, dass sich sowohl in der linken Halbzelle als auch in der rechten Halbzelle in einer Richtung senkrecht zur Papierebene eine Mehrzahl der nJFET-Gebiete 13 und eine Mehrzahl der vergrabenen Bereiche 12 miteinander abwechseln können. Das heißt, dass das p+-dotierte Gebiet 110 unterhalb oder oberhalb der Papierebene mit (mindestens) einem weiteren der vergrabenen Bereiche 12 in elektrisch leitendem Kontakt sein kann. In der Halbleitervorrichtung 1 ist der Graben 5 stets tiefer als die p+-dotierten Gebiete 10, 110 und ihre Tails 12, 121.
Bei der Ausführungsform aus FIG. 2 können die p+-dotierten Gebiete 10, 110 so gestaltet sein, dass sie sich nicht bis in das vergrabene Gebiet 12, sondern nur bis in das nSpreading-Gebiet 11, 111 erstrecken. Eine elektrisch leitende Verbindung zwischen dem vergrabenen Gebiet 12 und den p+-dotierten Gebieten 10, 110 kann beispielsweise mittels eines p-dotierten Verbindungsbereichs 18, 118 (der p-dotierte Verbindungsbereich 118 ist in FIG. 2 nicht zu sehen, weil er sich außerhalb der Papierebene befindet, in FIG. 4B bis FIG. 41 ist er jedoch dargestellt) bereitgestellt sein. Das ist beispielhaft in FIG. 2, Fig. 41 und FIG. 51 dargestellt. Vorteilhaft kann hierbei sein, dass eine Tiefe des tiefer als die p+-dotierten Gebiete 10, 110 reichenden Trenches 5 nicht mehr durch eine Tiefe der p+-dotierten Gebiete 10, 110 bzw. deren Tails 21, 121 bestimmt wird.
Der p-dotierte Verbindungsbereich 18, 118 kann sich, ähnlich dem p+-dotierten Bereich 10, 110, parallel zum Graben 5 über dessen gesamte Länge erstrecken (das ist beispielhaft in FIG 41 gezeigt), oder nur auf einem oder mehreren Abschnitten der gesamten Länge parallel zum Graben 5 gebildet sein, beispielsweise nur über den vergrabenen Bereichen 12. Der Verbindungsbereich 18, 118 kann dann säulenförmig gestaltet sein. In FIG. 51 zeigt der rechte Teil der Abbildung eine Seitenansicht (in Richtung der Pfeile) der auf der linken Seite abgebildeten Halbleitervorrichtung 1, was die säulenförmige Gestaltung des Verbindungsbereichs 18 erkennbar macht.
Durch die säulenförmige Ausführung des Verbindungsbereichs 18 (des pJFET-Kontaktgebiets) entstehen Querverbindungen im nSpreading-Gebiet 11, 111 zwischen benachbarten Halbleitervorrichtungen 1 (Zellen), siehe dazu die Seitenansicht in FIG. 51, die einen Durchlasswiderstand Ron der Halbleitervorrichtung zusätzlich unempfindlicher gegenüber Justagetoleranzen der p+-dotierten Gebiete 10, 110 und des Verbindungsbereichs 18, 118 gegenüber dem Trench 5 werden lassen, da ein lateraler Ausgleichsstrom zwischen benachbarten Zellen ermöglicht bzw. erleichtert wird.
Der durch den Halbleiter verlaufende Teil der elektrisch leitenden Verbindung zwischen dem mindestens einen vergrabenen Gebiet 12 und dem Source-Gebiet 9, 109 kann als Verbindungsgebiet bezeichnet werden. Das Verbindungsgebiet weist im Ausführungsbeispiel aus FIG. 1 die p+-dotierten Gebiete 10, 110 (und ggf. noch die Tails 21, 121) auf, in den Ausführungsbeispielen aus FIG. 2, FIG. 41 und FIG. 51 die p+-dotierten Gebiete 10, 110 (ggf. noch die Tails 21, 121) und die p-dotierten Verbindungsbereiche 18, 118.
Das Abschirmgebiet 17 kann durch den vergrabenen Bereich 12, der, wie unten näher ausgeführt eine „Fischgräten-Struktur“ haben kann, sowie die p+-dotierten Gebiete 10, 110 (und gegebenenfalls die Verbindungsbereiche 18, 118) elektrisch mit dem Sourcepotenzial verbunden sein und damit eine zusätzliche Abschirmung des Gateoxids 6, 7 vor bei hohen Spannungen zwischen Drain 3 und Source 2, 102 auftretenden hohen elektrischen Feldern darstellen.
Für die elektrisch leitende Verbindung zwischen dem mindestens einen vergrabenen Bereich 12 und dem Source-Gebiet 9, 109 kann ferner an der Oberseite der Halbleitervorrichtung, z.B. auf dem Source-Gebiet 9, 109 und den p+-dotierten Gebieten 10, 110, mindestens eine Metallisierung 2, 102 angeordnet sein, welche sich über das Kanalgebiet 8, 108 erstrecken kann. Die Metallisierung 2, 102 liegt auf Sourcepotenzial. Der Kontakt zwischen der Metallisierung 2, 102 und dem darunterliegenden Halbleiter bildet einen ohmschen Kontakt. In der Ausführungsform mit dem Abschirmgebiet 17 kann dieses über den vergrabenen Bereich 12 und die p+-dotierten Gebiete 10, 110 mit dem Sourcepotenzial verbunden sein.
Die Halbleitervorrichtung kann ferner einen Rückseitenkontakt 3 auf Drainpotenzial aufweisen, der das Substrat 16 kontaktiert.
In verschiedenen Ausführungsbeispielen kann die Halbleitervorrichtung 1 ferner einen Randabschluss zur Aufnahme einer Sperrspannung in lateraler Richtung und ein Gatepad (beides hier nicht gezeigt) aufweisen.
Eine Mehrzahl der Halbleitervorrichtungen 1 kann, wie in FIG. 3 angedeutet, zueinander benachbart gebildet sein und ein gemeinsames aktives Gebiet (eine Halbleitereinrichtung) bilden.
Die vergrabenen Gebiete 12 sind in FIG. 1 bis 5 stark schematisch dargestellt. In FIG. 3 ist die Lage des Trenches 5 (bzw. des direkt darunter befindlichen optionalen Abschirmgebiets 17 und der p+-dotierten-Gebiete 10, 110 gestrichelt angedeutet. Es ist ersichtlich, dass das aktive Gebiet aus parallel zueinander angeordneten vorzugsweise identischen streifenförmigen MOSFETs besteht.
In verschiedenen Ausführungsformen kann das mindestens eine vergrabene Gebiet 12 als eine Mehrzahl von vergrabenen Gebieten 12, z.B. Streifen, gebildet sein. Die Streifen können eingebettet sein in die n-dotierten nJFET-Gebiete 13. Das heißt, dass der erste Teilbereich 32 eine Mehrzahl erster Teilbereichsabschnitte aufweist, wobei sich jeweils zwischen zwei der ersten Teilbereichsabschnitte der zweite Teilbereich 34 befindet.
In verschiedenen Ausführungsformen können die vergrabenen Bereiche 12 so angeordnet sein, dass sie sich nur auf einer Seite des Grabens 5 vom Randbereich zum Graben 5 erstrecken. In verschiedenen Ausführungsformen können die vergrabenen Bereiche 12 sich auf beiden Seiten des Grabens 5 vom Randbereich zum Graben 5 erstrecken, beispielsweise wie das in FIG. 3 dargestellt ist. Jeder der vergrabenen Bereiche 12 kann so gebildet sein, dass er einen Winkel f mit der Längsrichtung des Grabens 5 einschließt, wobei 0° < f < 90° sein kann. Bevorzugte Werte können bei f = 45° ± 5° liegen, oder beispielsweise um 30° oder um 60°. Alle vergrabenen Bereiche 12, welche sich auf derselben Seite des Grabens 5 befinden, können mit demselben Winkel f angeordnet sein, d.h. zueinander parallel sein. Ein Winkel fi, welchen die vergrabenen Bereiche 12 auf der einen Seite des Grabens 5 mit diesem bilden (in FIG. 3 links vom rechten Graben 5), kann in verschiedenen Ausführungsbeispielen verschieden sein von einem Winkel F , welchen die vergrabenen Bereiche 12 auf der anderen Seite des Grabens 5 mit diesem bilden (in FIG. 3 rechts vom rechten Graben 5). Beispielsweise kann fi = 60° und f = 30° sein, wie in FIG. 3 dargestellt. In verschiedenen Ausführungsbeispielen kann fi = f 5eίh (nicht dargestellt). In verschiedenen Ausführungsbeispielen können fi und F benachbarte Winkel sein, wie in FIG. 3 dargestellt. In dem Fall können die vergrabenen Bereiche 12 eine „Fischgräten-Struktur“ bilden. Die Anordnung der vergrabenen Bereiche 12, z.B. die Fishbone- Struktur, kann sich in den lateralen Richtungen parallel und senkrecht zum Trench 5 (vorzugsweise) periodisch fortsetzen und im gesamten aktiven Gebiet ausgebildet sein. In dem in FIG. 3 dargestellten Ausführungsbeispiel verlaufen die vergrabenen Gebiete 12 in zwei nicht parallel und auch nicht senkrecht zum Trench 5 weisenden Richtungen, im Falle des Vorhandenseins der zusätzlichen Abschirmstruktur 17 sogar in drei Richtungen.
In verschiedenen Ausführungsbeispielen ist es ferner möglich, dass die vergrabenen Gebiete 12 zusätzliche Streifen beinhalten, die unterhalb der p+-dotierten Bereiche 10, 110 angeordnet sind und parallel zum Graben 5 beabstandet von diesem verlaufen.
Das Sourcepotenzial an der Metallisierung 2, 102 kann beispielsweise auf Bezugspotenzial liegen. In einem Sperrfall mit einer hohen Drainspannung am Rückseitenkontakt 3 und einer Gatespannung unterhalb einer Schwellspannung kann sich eine Raumladungszone ausgehend von Grenzen zwischen p- und n-Gebieten aufgrund von Dotierungsverhältnissen im Wesentlichen in die n-dotierten Gebiete ausdehnen, z.B. in das nSpreading-Gebiet 11, 111, das nJFET-Gebiet 13, das nSpreadingFET-Gebiet 14 und das Driftgebiet 15. Das mindestens eine vergrabene Gebiet 12 (und ggf. die Abschirmstruktur 17) kann/können dann die Aufgabe haben, das Gateoxid 6, 7 vor zu hohen Feldern zu schützen. Eine effektive Feldabschirmung eines Bodens des Trenches 5 und insbesondere von Kanten des Trenches 5 im Bereich seiner Verrundungen können durch teilweise Umschließung durch die vergrabenen (p-dotierte) Gebiete 12 und ggf. die Abschirmstruktur 17 bewirkt werden.
In einem Durchlassfall mit einer Gatespannung oberhalb der Schwellspannung kann an einer trenchseitigen Oberfläche des Kanalgebiets 8, 108 (des Body-Gebiets) ein Inversionskanal influenziert werden, sodass ein Strom vom Drain 3 über das Substrat 16, das Driftgebiet (im engeren Sinne) 15, das nSpreadFET-Gebiet 14, das nJFET-Gebiet 13, das nSpread-gebiet 11, 111, das Kanalgebiet 8, 108 und das Source-Gebiet
9, 109 zur (Source-) Metallisierung 2, 102 fließen. In verschiedenen Ausführungsbeispielen kann beispielsweise der Widerstand RDs0N dadurch reduziert werden, dass nJFET-Gebiet 13 schmaler (z.B. flacher) gestaltet und höher dotiert ist.
FIG. 4A bis 41 zeigen eine schematische Veranschaulichung eines Verfahrens zum Herstellen einer Halbleitervorrichtung gemäß einer Ausführungsform, beispielsweise einer der oben beschriebenen Halbleitervorrichtungen 1.
Beim Verfahren gemäß FIG. 4A bis 41 wird ein so genanntes Doppel-Epi-Konzept angewendet. Vereinfachend ist hier und in FIG. 5A bis 51 das nSpreadingFET-Gebiet 14, das im Zuge einer ersten Epitaxie oder als tiefer Implant nach der ersten Epitaxie hergestellt werden kann, nicht gezeigt.
Aufbauend auf einem (z.B. SiC-)Wafersubstrat 16 mit einer von einer gewünschten Durchbruchspannung der Halbleitervorrichtung 1 in Dicke und Dotierungskonzentration abhängigen ersten Epitaxieschicht (einem Driftgebiet im engeren Sinne) 15 (FIG. 4A) können ein nJFET-Gebiet 13 und mindestens ein (z.B. pJFET-) vergrabenes Gebiet 12 durch Ionenimplantation definiert werden. Daraufhin kann eine zweite Epitaxieschicht 118, 18, 19 ganzflächig über diese Strukturen aufgebracht werden. Diese kann in einem unteren Teil, der in der fertigen Halbleitervorrichtung Verbindungsbereiche 18, 118 bildet, p-dotiert sein, und in einem oberen Teil n-dotiert sein (FIG. 4B). Anschließend können p+-dotierte-Gebiete 10, 110 mittels Ionenimplantation dergestalt erzeugt werden, dass sie in den p-dotierten vergrabenen Bereich 12 der zweiten Epitaxieschicht hinein- oder an diesen heranreichen (FIG. 4C).
Daraufhin können ein Implant für ein Kanalgebiet (Body-Gebiet) 8, 108 (FIG. 4D) und ein Implant, der die p-dotierten Gebiete der zweiten Epitaxieschicht abseits der p+-dotierten-Gebiete 10, 100 zu n-dotierten nSpreading-Gebieten 1, 111 umdotiert, ausgeführt werden (FIG. 4E). Dadurch können ebenfalls die Verbindungsbereiche (pJFET-Kontaktgebiete) 18, 118 entstehen. Anschließend können jeweils ein Implant für Source-Gebiete 9, 109 (FIG. 4F), eine Ausbildung des Trenches 5 (FIG. 4G) und gegebenenfalls ein zusätzliches Abschirmgebiet 17 unter dem Trench durch Implantation in den Trench 5 erzeugt werden (FIG. 4H). Hierbei kann die Trench- Seitenwand durch eine Schutzschicht während der Implantation geschützt werden. Dann kann nach einem Trench-Anneal ein Füllen des Trenches 5 und ein Aufbringen von Metallisierungen auf Vorder- und Rückseite als Drainkontakt 3, Gatekontakt (beide nicht dargestellt) und Sourcekontakt erfolgen (FIG. 41). Prinzipiell ist die Reihenfolge der Implants für das Kanalgebiet 8, 108 und die Source-Gebiete 9, 109 miteinander vertauschbar.
FIG. 5A bis 51 zeigen eine schematische Veranschaulichung eines Verfahrens zum Herstellen einer Halbleitervorrichtung gemäß einer Ausführungsform, beispielsweise einer der oben beschriebenen Halbleitervorrichtungen 1.
Beim Verfahren gemäß FIG. 5A bis 51 kann ein so genanntes Triple-Epi-Kozept angewendet werden. Ein Wafersubstrat 16 kann im Wesentlichen dem aus FIG. 4A entsprechen (FIG. 5A), einschließlich der ersten Epitaxieschicht. Dann können ein nJFET-Gebiet 13 und mindestens ein (z.B. pJFET-) vergrabenes Gebiet 12 durch Ionenimplantation definiert werden. Ein nSpreading-Gebiet 11, 111 kann als zweite Epitaxieschicht oberhalb der ersten Epitaxieschicht aufgebracht werden (FIG. 5B). Die Verbindungsbereiche (pJFET-Kontaktgebiete) 18, 118 können mittels Implantation in die zweite Epitaxieschicht erzeugt werden (FIG. 5C). Daraufhin kann ein Aufwachsen einer vorzugsweise n-dotierten dritten Epitaxieschicht 19 auf eine Oberfläche der zweiten Epitaxieschicht erfolgen (FIG. 5D). Eine Erzeugung der p+-dotierten- Gebiete 10, 100 kann mittels Ionenimplantation erfolgen. Dann kann ein Implant für ein Sourcegebiet 9, 109 (FIG. 5E) und ein Umdotieren der dritten Epitaxieschicht 19 außerhalb der p+-dotierten-Gebiete 10, 100 zu einem Kanalgebiet 8, 108 erfolgen (FIG. 5F). Eine Ausbildung eines Trenches 5 (FIG. 5G) und gegebenenfalls eine Erzeugung eines zusätzlichen Abschirmgebiets 17 unter dem Trench 5 kann durch Implantation in den Trench 5 erzeugt werden (FIG. 5H). Hierbei kann die Trench-Seitenwand durch eine Schutzschicht während der Implantation geschützt werden. Dann kann nach einem Trench-Anneal ein Füllen des Trenches 5 und ein Aufbringen von Metallisierungen auf Vorder- und Rückseite als Drainkontakt 3, Gatekontakt (beide nicht dargestellt) und Sourcekontakt erfolgen (FIG. 51). Prizipiell ist die Reihenfolge der Implants für das Kanalgebiet 8, 108 und die Source-Gebiete 9, 109 miteinander vertauschbar. Eine Kontaktierung kann mittels in der SiCTechnologie üblicher Verfahren der Kontaktherstellung und Metallisierung realisiert werden, beispielsweise indem ein Ni-Kontakt auf Vorder- und Rückseite der Halbleitervorrichtung 1 mit hinreichendem thermischen Budget einlegiert wird und anschließend die Metallisierungen 2, 3 aufgebracht werden, z.B. die vorderseitige Metallisierung 2 auf AI- oder Cu-Basis, und die rückseitige (Drain-)Metallisierung 3 auf Pd/Au-Basis.
FIG. 6 zeigt ein Ablaufdiagramm 60 eines Verfahrens zum Herstellen einer Halbleitervorrichtung gemäß einer Ausführungsform.
Das Verfahren kann ein Bilden eines Driftgebiets eines ersten Leitfähigkeitstyps (bei 61), ein Bilden mindestens eines vergrabenen Bereichs des zweiten Leitfähigkeitstyps (bei 62), ein Bilden eines Kanalgebiets eines zweiten Leitfähigkeitstyps auf dem Driftgebiet (bei 63), ein Bilden eines Source-Gebiets vom ersten Leitfähigkeitstyp auf dem oder im Kanalgebiet (bei 64), ein Bilden eines Grabens, der ein isoliertes Gate bildet und sich durch das Source-Gebiet und das Kanalgebiet erstreckt, so dass sein Boden sich im Driftgebiet befindet (bei 65), welcher , und ein elektrisch leitendes Verbinden des vergrabenen Bereichs mit dem Source-Gebiet aufweisen, wobei der mindestens eine vergrabene Bereich sich innerhalb des Driftgebiets von einem Randbereich des Driftgebiets zum Graben erstreckt und mit einem ersten Teilbereich einer Oberfläche des Grabens in direktem Kontakt sein kann, wobei ein zweiter Teilbereich einer Oberfläche des Grabens in direktem Kontakt mit dem Driftgebiet sein kann und der zweite Leitfähigkeitstyp dem ersten Leitfähigkeitstyp entgegengesetzt sein kann (bei 66).
Weitere vorteilhafte Ausgestaltungen des Verfahrens ergeben sich aus der Beschreibung der Vorrichtung und umgekehrt.
Ferner können erfindungsgemäße Verfahrensschritte wiederholt sowie in einer anderen als in der beschriebenen Reihenfolge ausgeführt werden.
Umfasst ein Ausführungsform eine „und/oder“-Verknüpfung zwischen einem ersten Merkmal und einem zweiten Merkmal, so ist dies so zu lesen, dass das Ausführungsform gemäß einer Ausführungsform sowohl das erste Merkmal als auch das zweite Merkmal und gemäß einer weiteren Ausführungsform entweder nur das erste Merkmal oder nur das zweite Merkmal aufweist.

Claims

Patentansprüche
1. Halbleitervorrichtung (1), aufweisend: ein Driftgebiet (11, 111, 13, 14, 15) eines ersten Leitfähigkeitstyps; ein Kanalgebiet (8, 108) eines zweiten Leitfähigkeitstyps auf dem Driftgebiet (11, 111, 13,
14. 15), wobei der zweite Leitfähigkeitstyp dem ersten Leitfähigkeitstyp entgegengesetzt ist; ein Source-Gebiet (9, 109) vom ersten Leitfähigkeitstyp auf dem oder im Kanalgebiet (8, 108); einen Graben (5), der ein isoliertes Gate bildet und sich durch das Source-Gebiet (9, 109) und das Kanalgebiet (8, 108) erstreckt, so dass sein Boden sich im Driftgebiet (11, 111, 13,
14. 15) befindet; und mindestens einen vergrabenen Bereich (12) des zweiten Leitfähigkeitstyps, welcher sich innerhalb des Driftgebiets (11, 111, 13, 14, 15) von einem Randbereich des Driftgebiets (11, 111, 13, 14, 15) zum Graben (5) erstreckt und mit einem ersten Teilbereich (32) einer Oberfläche des Grabens (5) in direktem Kontakt ist, wobei ein zweiter Teilbereich (34) einer Oberfläche des Grabens (5) in direktem Kontakt mit dem Driftgebiet (11, 111, 13, 14, 15) ist, und wobei der vergrabene Bereich (12) elektrisch leitend mit dem Source-Gebiet (9, 109) verbunden ist.
2. Halbleitervorrichtung gemäß Anspruch 1, wobei der mindestens eine vergrabene Bereich (12) sich unter den Graben (5) erstreckt.
3. Halbleitervorrichtung gemäß Anspruch 1 oder Anspruch 2, wobei der mindestens eine vergrabene Bereich (12) eine Mehrzahl vergrabener Bereiche (12) aufweist; wobei der erste Teilbereich (32) der Oberfläche des Grabens (5) eine Mehrzahl erster Teilbereichsabschnitte aufweist, und wobei sich zwischen den ersten Teilbereichsabschnitten der zweite Teilbereich (34) befindet.
4. Halbleitervorrichtung gemäß Anspruch 3, wobei der Graben sich lateral in eine Längsrichtung und eine dazu senkrechte Querrichtung erstreckt, wobei die Ausdehnung des Grabens (5) in der Längsrichtung länger ist als in der Querrichtung; und wobei die ersten Teilbereichsabschnitte entlang der Längsrichtung auf einer ersten Seitenfläche des Grabens (5) und auf einer der erstem Seitenfläche gegenüberliegenden zweiten Seitenfläche des Grabens (5) angeordnet sind.
5. Halbleitervorrichtung gemäß Anspruch 4, wobei die ersten Teilbereichsabschnitte entlang der Längsrichtung abwechselnd auf der ersten Seitenfläche und auf der zweiten Seitenfläche des Grabens (5) angeordnet sind.
6. Halbleitervorrichtung gemäß einem der Ansprüche 4 bis 5, wobei jeder der vergrabenen Bereiche (12) so gebildet ist, dass er einen Winkel mit der Längsrichtung des Grabens (5) einschließt.
7. Halbleitervorrichtung gemäß Anspruch 6, wobei die vergrabenen Bereiche (12), die mit den ersten Teilbereichsabschnitten auf der ersten Seitenfläche in Kontakt sind, einen ersten Winkel fi mit der Längsrichtung des Grabens (5) einschließen, wobei die vergrabenen Bereiche (12), die mit den ersten Teilbereichsabschnitten auf der zweiten Seitenfläche in Kontakt sind, einen zweiten Winkel F2 mit der Längsrichtung des Grabens (5) einschließen.
8. Halbleitervorrichtung gemäß Anspruch 7, wobei fi = 45° + a und F2 = 45° - a für 0° < a < 45°, bevorzugt a = 5°.
9. Halbleitervorrichtung gemäß einem der Ansprüche 4 bis 8, wobei die elektrisch leitende Verbindung zwischen dem vergrabenen Bereich (12) und dem Source-Gebiet (9, 109) ein Verbindungsgebiet des zweiten Leitfähigkeitstyps aufweist, welches sich zwischen einer oberen Oberfläche des Kanalgebiets (8, 108) und dem vergrabenen Bereich (12) erstreckt.
10. Verfahren zum Herstellen einer Halbleitervorrichtung, aufweisend:
Bilden eines Driftgebiets (11, 111, 13, 14, 15) eines ersten Leitfähigkeitstyps;
Bilden mindestens eines vergrabenen Bereichs (12) des zweiten Leitfähigkeitstyps; Bilden eines Kanalgebiets (8, 108) eines zweiten Leitfähigkeitstyps auf dem Driftgebiet (11, 111,
13, 14, 15), wobei der zweite Leitfähigkeitstyp dem ersten Leitfähigkeitstyp entgegengesetzt ist;
Bilden eines Source-Gebiets (9, 109) vom ersten Leitfähigkeitstyp auf dem oder im Kanalgebiet (8, 108); Bilden eines Grabens (5), der ein isoliertes Gate bildet und sich durch das Source-Gebiet (9, 109) und das Kanalgebiet (8, 108) erstreckt, so dass sein Boden sich im Driftgebiet (11,
111, 13, 14, 15) befindet; wobei der mindestens eine vergrabene Bereich sich innerhalb des Driftgebiets (11, 111, 13, 14, 15) von einem Randbereich des Driftgebiets (11, 111, 13, 14, 15) zum Graben erstreckt und mit einem ersten Teilbereich (32) einer Oberfläche des Grabens (5) in direktem Kontakt ist, wobei ein zweiter Teilbereich (34) einer Oberfläche des Grabens (5) in direktem Kontakt mit dem Driftgebiet (11, 111, 13, 14, 15) ist; und elektrisch leitendes Verbinden des vergrabenen Bereichs (12) mit dem Source-Gebiet (9, 109).
EP20760435.6A 2019-08-23 2020-08-19 Halbleitervorrichtung und verfahren zum herstellen einer halbleitervorrichtung Pending EP4018481A1 (de)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
DE102019212649.9A DE102019212649A1 (de) 2019-08-23 2019-08-23 Halbleitervorrichtung und Verfahren zum Herstellen einer Halbleitervorrichtung
PCT/EP2020/073213 WO2021037637A1 (de) 2019-08-23 2020-08-19 Halbleitervorrichtung und verfahren zum herstellen einer halbleitervorrichtung

Publications (1)

Publication Number Publication Date
EP4018481A1 true EP4018481A1 (de) 2022-06-29

Family

ID=72178527

Family Applications (1)

Application Number Title Priority Date Filing Date
EP20760435.6A Pending EP4018481A1 (de) 2019-08-23 2020-08-19 Halbleitervorrichtung und verfahren zum herstellen einer halbleitervorrichtung

Country Status (5)

Country Link
US (1) US20220246754A1 (de)
EP (1) EP4018481A1 (de)
CN (1) CN114402438A (de)
DE (1) DE102019212649A1 (de)
WO (1) WO2021037637A1 (de)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN114944421B (zh) * 2022-06-06 2023-04-25 电子科技大学 一种沟槽型碳化硅绝缘栅场效应晶体管及其制作方法
CN116230549B (zh) * 2023-04-27 2023-08-29 浙江大学 集成低势垒二极管的沟槽型绝缘栅场效应管及其制造方法

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8421148B2 (en) 2007-09-14 2013-04-16 Cree, Inc. Grid-UMOSFET with electric field shielding of gate oxide
CN109755321B (zh) * 2013-02-05 2022-02-18 三菱电机株式会社 绝缘栅型碳化硅半导体装置及其制造方法
WO2017064949A1 (ja) * 2015-10-16 2017-04-20 富士電機株式会社 半導体装置および半導体装置の製造方法
DE102016205331A1 (de) * 2016-03-31 2017-10-05 Robert Bosch Gmbh Vertikaler SiC-MOSFET
JP6848316B2 (ja) 2016-10-05 2021-03-24 富士電機株式会社 半導体装置および半導体装置の製造方法
DE102016124973A1 (de) * 2016-12-20 2018-06-21 Infineon Technologies Ag Halbleiterbauelemente und Verfahren zum Bilden von Halbleiterbauelementen
JP7067021B2 (ja) * 2017-11-07 2022-05-16 富士電機株式会社 絶縁ゲート型半導体装置及びその製造方法
JP7006280B2 (ja) * 2018-01-09 2022-01-24 富士電機株式会社 半導体装置
DE102018127797B4 (de) * 2018-11-07 2022-08-04 Infineon Technologies Ag Einen siliziumcarbid-körper enthaltende halbleitervorrichtung

Also Published As

Publication number Publication date
DE102019212649A1 (de) 2021-02-25
WO2021037637A1 (de) 2021-03-04
CN114402438A (zh) 2022-04-26
US20220246754A1 (en) 2022-08-04

Similar Documents

Publication Publication Date Title
DE102018104581B4 (de) Siliziumcarbid-Halbleitervorrichtung und Herstellungsverfahren
DE112014000679B4 (de) Isolierschichtsiliciumcarbidhalbleiterbauteil und Verfahren zu dessen Herstellung
DE112016003510B4 (de) HALBLEITERVORRlCHTUNG UND VERFAHREN ZUR HERSTELLUNG EINER HALBLEITERVORRICHTUNG
DE102010064588B3 (de) Halbleitervorrichtung mit einer potenzialfreien Halbleiterzone
DE19848828C2 (de) Halbleiterbauelement mit kleiner Durchlaßspannung und hoher Sperrfähigkeit
DE102008044408B4 (de) Halbleiterbauelementanordnung mit niedrigem Einschaltwiderstand
DE102013113939B4 (de) Halbleiterbauelemente mit stufenförmigem Randabschluss und Verfahren zum Fertigen eines Halbleiterbauelements
DE102010064573B3 (de) Halbleitervorrichtung
DE102019129537A1 (de) Sic-leistungs-halbleitervorrichtung mit integriertem schottky-übergang
DE10041344A1 (de) SJ-Halbleitervorrichtung
DE10214151A1 (de) Halbleiterbauelement mit erhöhter Durchbruchspannung im Randbereich
EP1145324A2 (de) Mos-transistorstruktur mit einer trench-gate-elektrode und einem verringerten spezifischen einschaltwiderstand und verfahren zur herstellung einer mos-transistorstruktur
DE102018124708B4 (de) Schaltelement und Verfahren zum Herstellen desselben
DE102015121497B4 (de) Halbleitervorrichtung mit einem ersten gategraben und einem zweiten gategraben
DE112016005558B4 (de) Siliciumcarbid-Halbleitereinheit
DE102017127848A1 (de) Siliziumcarbid-Halbleiterbauelement mit Randabschlussstruktur
DE102017114681A1 (de) Halbleitervorrichtung mit einer verringerten Oberflächendotierung in einem Randabschlussbereich und Verfahren zu ihrer Herstellung
DE102004041198A1 (de) Entladestruktur und Eckstruktur für ein laterales Halbleiterbauelement mit einer Feldelektrode
DE112018007354T5 (de) Siliciumcarbid-halbleitereinheit und herstellungsverfahren für dieselbe
EP4018481A1 (de) Halbleitervorrichtung und verfahren zum herstellen einer halbleitervorrichtung
WO1998038681A1 (de) Durch feldeffekt steuerbares halbleiterbauelement
DE102019212642A1 (de) Vertikaler feldeffekttransistor und verfahren zum ausbilden desselben
DE102019129109A1 (de) Halbleitervorrichtung
DE102019106087B3 (de) Halbleitervorrichtung mit einem halbleiterkörper aus siliziumcarbid und verfahren
DE102018103836B4 (de) Siliziumcarbid-Halbleiterbauelement und Verfahren zur Herstellung eines Siliziumcarbid-Halbleiterbauelements

Legal Events

Date Code Title Description
STAA Information on the status of an ep patent application or granted ep patent

Free format text: STATUS: UNKNOWN

STAA Information on the status of an ep patent application or granted ep patent

Free format text: STATUS: THE INTERNATIONAL PUBLICATION HAS BEEN MADE

PUAI Public reference made under article 153(3) epc to a published international application that has entered the european phase

Free format text: ORIGINAL CODE: 0009012

STAA Information on the status of an ep patent application or granted ep patent

Free format text: STATUS: REQUEST FOR EXAMINATION WAS MADE

17P Request for examination filed

Effective date: 20220323

AK Designated contracting states

Kind code of ref document: A1

Designated state(s): AL AT BE BG CH CY CZ DE DK EE ES FI FR GB GR HR HU IE IS IT LI LT LU LV MC MK MT NL NO PL PT RO RS SE SI SK SM TR

DAV Request for validation of the european patent (deleted)
DAX Request for extension of the european patent (deleted)